SU1368993A1 - Преобразователь двоичного кода в двоично-дес тичный - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при построении двоично-дес тичных преобразователей с различными масштабными коэффициентами . Целью изобретени   вл етс  pac

Description

ts

(Л

00 9д 00

;о со

со

ширение класса решаемых задач за сче обеспечени  возможности изменени  разр дности входного кода и веса его младшего разр да. Поставленна  цель достигаетс  тем, что,в преобразователь , содержаЕЦИй первый двоичный счетчик 6, двоично-дес тичный счетчик 5, делители 3 и 4 частоты, первый элемент И 2, генератор импульсов 1 и дешифратор нул , дополнительно введены второй двоичный счетчик 8, мультиплексор 9, дешифратор 10, формирователь импульса 11, шифратор 12, элемент НЕ 13, второй элемент И 14 и формирователь 15 одиночного импульса

1

Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  использовани  в устройствах преобразовани  информации.

Цель изобретени  - расширение класса решаемых задач за счет обеспечени  возможности изменени  ра р дности входного кода и веса его младшего разр да.

На фиг. 1 приведена функциональна  схема преобразовател ; на фиг. 2 принципиальна  схема дешифратора нул .

Преобразователь содержит генератор 1 импульсов, первый элемент И 2, первый 3 и второй 4 делители частоты двоично-дес тичный счетчик 5, первый двоичный счетчик 6, дешифратор 7 нул , второй двоичный c feтчик 8, мультиплексор 9, дешифратор 10, формирователь 11 импульса, шифратор 12, элемент НЕ 13, второй элемент И 14, формирователь 15 одиночного импульса, информационные входы 16 преобразовател  и выходы 17 преобразовател . Дешифратор 7 нул  (фиг. 2) содержит элемент И-НЕ 18, группу элементов И-НЕ 19, группу RS-триггеров 20 и группу формирователей 21 импульсов.

Преобразователь работает следующим образом.

Генератор 1 импульсов непрерывно вырабатывает последовательность импульсов , которые не проход т через первый элемент И 2 до тех пор, пока

Выходы первого двоичного счетчика соединены с информационными входами мультиплексора, адресные входы которого соединены с выходами второго двоичного счетчика, а выход мультиплексора через элемент НЕ соединен с входом второго элемента И, выход которого соединен со счетным входом второго.двоичного счетчика и входами дешифратора, выходы которого соединены с входами дешифратора нул  и шифратора, выходы которого соединены с установочными входами первого и второго делителей частоты. 1 ЗоП. ф-лы, 2 ил.

на входах дешифратора 7 и/или/муль- типлексора 9 присутствуют низкие (запрещающие) потенциалы.

При нажатии кнопки (на фиг. 1 не показана)расположенной в формирователе 15 одиночного импульса, последним формируетс  (выдел етс ) из последовательности импульсов, непрерывно поступающих с генератора 1, одиночный импульс, который, поступив на вход записи счетчика 6, производит запись в него информации, наход щейс  на входах 16 преобразовател . Одновременно этим же одиночным импульсом с формировател  15 производитс  установка двоично-дес тичного счетчика 5 и второго двоичного счетчика 8 в нулевые состо ни , а

дешифратора нул  - в исходное состо ние . При этом единичный потенциал с выхода дешифратора 7 поступает на вход первого элемента И 2. и вход втЬ- рого элемента И 14. Одновременно

нулевой потенциал с выхода мультиплексора 9 подаетс  на первый вход элемента И 2 и через инвертор 13 - на вход элемента И 14, тем самым разреша  прохождение импульсов с генератора 1 на вход счетчика 8. i

По управл ющим сигналам с разр дных вькодов счетчика 8 мультиплексор 9 последовательно коммутирует на выход информацию, записанную в разр - дах счетчика 6, и при по влении на его выходе высокого потенциала с реперного разр да ние импульсов с элемент И 1Д на торый находитс 

запрещает прохожде- генератора 1 через вход счетчика 8, ко в этом состо нии до

конца процесса преобразовани . Одновременно , по фронту изменени  сигнала на выходе мультиплексора 9, формрователем 11 импульса формируетс  короткий импульс, записывающий в делители 4 и 3 частоты двоичные коды, формируемые шифратором 12 и определ ющие их коэффициенты делени .

Коды, формируемые шифратором 12, определ ютс  инверсными выходными сигналами дешифратора 10, которые, в свою очередь, также определ ютс  сигналами с разр дных выходов счетчика 8. В то же врем  на число импульсов заполнени  счетчика 8 выходными сигналами с инверсных выходов дешифратора 10 уменьшаетс  число разр дов счетчика 6, учитываемых при дешифрации нулевого состо ни  дешифратором

Этим завершаетс  выбор и установ- а коэффициентов делени  делителей 3

4 частоты, а также ограничение разр дности дешифратора 7, т.е. под- отовка преобразовател  к преобразованию записанного К-разр дного кода числа. Одновременно тем же положителным потенциалом с выхода мультиплексора 9 открываетс  элемент И 2, и последовательность импульсов посту- тает на делители 3 и 4 частоты. Им- тульсы с выхода делител  3 частоты поступают в двоичный счетчик 6, ра- отающий на вычитание, а выходные им ульсы делител  4 частоты - дво- чно-дес тичный счетчик 5, работаю- 1ЩЙ на сложение. Поскольку коэффици- нты делителей 3 и 4 частоты выбра- ы так, что отношени  их равн ютс  )тношению весов единиц младших раз-  дов двоичного и двоично-дес тично- о счетчиков соответственно, в момен 1кончани  преобразовани  на выходах 7 преобразовател  зафиксируетс  ,воично-дес тичный код числа, соот- етствующий поступившему двоичному оду.

Момент окончани  преобразовани  1предел етс  обнулением К младших азр дов первого двоичного счетчика

, при этом дешифратор 7 вьщает ну- :евой потенциал на второй вход зле- ента И 2, который прекращает подачу

мпульсов в оба делител  частоты.

Новый цикл преобразовани  начинаетс  нажатием кнопки в формирователе 15 одиночного импульса.

Дешифратор 7 функционирует следующим образом.

Одиночным положительным импульсом с формировател  15, поступающим на объединенные R-входы,RS-триггеры 20 0 устанавливаютс  в нулевые состо ни . Единичные потенциалы с инверсных выходов RS-триггеров 20, подаваемые на вторые входы элементов И-НЕ 19 разрешают прохождение на входы элемента 5 И-НЕ 18 сигналов со всех N разр дов первого счетчика 6, При обнулении последнего на выходе дешифратора 7 (выход элемента И-НЕ 18) по вл етс  низкий потенциал, используемый дл  0 запрета преобразовани  о

По фронтам отрицательных перепадов (сигналов) с инверсных выходов дешифратора 10 формировател ми 21 формируютс  короткие положительные 5 импульсы, перебрасывающие соответствующие RS-триггеры 20 по S-входам в единичные состо ни . При этом низкие потенциалы с инверсных выходов триггеров 20 запрещают прохождение 0 сигналов с определенного количества разр дов счетчика 6, которое определ етс  разр дностью К преобразуемого двоичного кода числа, т.е. рав ноК-К.

Формирование кодов дл  делителей частоты производитс  шунтированием на общую шину преобразовател  определенной вертикальной шины по сигналам с дешифратора 10„ Например, дл  18-разр дного кода коэффициенты делени  делителей 3 и 4 составл ют 1233 и 1247, дл  которых двоичные коды будут 10011010001 и 10011011111 соответственно.

Преобразование кодов при предлагаемой структуре преобразовател  возможно без ручной перестройки преобразовател  при неопределенном изменении разр дности двоичного кода преобразуемого числа„

Формул а изобретени  1. Преобразователь двоичного кеда в двоично-дес тичный, содержащий первый двоичный счетчик, двоично-дес тичный счетчик, первый и второй деg лители частоты, дешифратор нул ,

первый элемент И и генератор импульсов , выход которого соединен с первым входом первого элемента N, вто- |рой вход которого соединен с выходом

5

0

5

От первого SSouvHoeo счеП лгко

фиг 2

Claims (2)

1. Формула изобретения

   1. Преобразователь двоичного кеда в двоично-десятичный, содержащий первый двоичный счетчик, двоично-десятичный счетчик, первый и второй делители частоты, дешифратор нуля, первый элемент И и генератор импульсов, выход которого соединен с первым входом первого элемента N, второй вход которого соединен с выходом дешифратора нуля, входы которого соединены с выходами первого двоичного счетчика, информационные входы которого являются информационными входами преобразователя, выходы которого соединены с выходами двоично-десятичного счетчика, выход первого элемента И соединен со счетными входами первого и второго делителей частоты, ₁ выходы которых соединены соответственно со счетными входами первого двоичного и двоично-десятичного счетчиков, отличающийся тем, что, с целью расширения класса решаемых задач за счет обеспечения возможности изменения разрядности входного кода и веса его младшего разряда, в него введены второй двоичный счетчик, мультиплексор, дешифратор, шифратор, элемент НЕ, второй элемент ^ί И, формирователь импульса и формирователь одиночного импульса, выход которого подключен к входу записи первого двоичного счетчика, входу сброса двоично—десятичного счетчика, дешифратора нуля и второго двоичного счетчика, разрядные выходы которого подключены к адресным входам мультиплексора и входам дешифратора, инверсные выходы которого соеди 1НЫ с управляющими входами дешифратора нуля и шифратора, первая и вторая группы выходов которого соединены соответственно с информационными входами первого и второго делителей ( частоты, входы записи которых через формирователь импульсов соединены с выходом мультиплексора, третьим входом первого элемента И и через элемент НЕ соединен с первым входом второго элемента И, второй и третий входы которого соответственно соединены с выходом дешифратора нуля и выходом генератора импульсов, выход которого соединен с входом формирователя одиночного импульса, выход второго элемента И соединен со счетным входом второго двоичного счетчика, выходы первого двоичного счетчика соединены с информационными входами мультиплексора.
2. 2. Преобразователь по п. 1, отличающийся тем, что в нем дешифратор нуля содержит группу формирователей импульсов, группу RS-триггеров, группу элементов И-НЕ и элемент И-НЕ, выход которого является выходом дешифратора нуля, информационные входы которого соединены с первой группой входов элементов И-НЕ группы, выходы которых соединены с входами элемента И-НЕ, а вторые входы элементов И-НЕ группы соединены с инверсными выходами соответствующих RS-триггеров группы, R-входы которых соединены с входом сброса дешифратора нуля, управляющие входы которого соединены с входами формирователей импульсов группы, выходы которых соединены с S-входами соответствующих RS-триггеров группы.

   Фиг 2

   ВНИИПИ Заказ 315/56 Тираж 928___Подписное

   Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4