JPH0253328A - 符号化回路 - Google Patents
符号化回路Info
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- JPH0253328A JPH0253328A JP20388188A JP20388188A JPH0253328A JP H0253328 A JPH0253328 A JP H0253328A JP 20388188 A JP20388188 A JP 20388188A JP 20388188 A JP20388188 A JP 20388188A JP H0253328 A JPH0253328 A JP H0253328A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デジタル通信方式におけるｍ Ｂ ｎ Ｂ符
号変換装置の符号化回路に関するものである。
号変換装置の符号化回路に関するものである。
一般にｍ Ｂ ｎ Ｂ符号変換においては複数の符号変
換表が使用されるが、この変換表をそれぞれひとつずつ
の読出し専用メモリ （以下ｒＲＯＭＪという）に書き
込んだ方式と、すべての変換表をひとつのＲＯＭに書き
込んだ方式とが用いられている。この変換表の選択は、
出力したｎビットワードのディスパリティ （ｎビット
ワード内の“ｌ”の数から“０”の数を引いたもの）を
検出し、その種類により次に使用する変換表を選ぶこと
により行なわれる。
換表が使用されるが、この変換表をそれぞれひとつずつ
の読出し専用メモリ （以下ｒＲＯＭＪという）に書き
込んだ方式と、すべての変換表をひとつのＲＯＭに書き
込んだ方式とが用いられている。この変換表の選択は、
出力したｎビットワードのディスパリティ （ｎビット
ワード内の“ｌ”の数から“０”の数を引いたもの）を
検出し、その種類により次に使用する変換表を選ぶこと
により行なわれる。
一例として５８６Ｂ符号変換装置の符号化回路を例にと
り図面を参照しながら説明する。まず、５８６Ｂ符号変
換則について説明する。第２図において、ステートＳ１
でディスパリティ＋２の６ビソトワードが出力された後
、ステートをＳｌからＳ２へと変化させる。また逆に、
ステートＳ２でディスパリティ−２の６ビツトワードが
出力された後、ステートをＳ２からＳｌへと変化させる
。
り図面を参照しながら説明する。まず、５８６Ｂ符号変
換則について説明する。第２図において、ステートＳ１
でディスパリティ＋２の６ビソトワードが出力された後
、ステートをＳｌからＳ２へと変化させる。また逆に、
ステートＳ２でディスパリティ−２の６ビツトワードが
出力された後、ステートをＳ２からＳｌへと変化させる
。
すなわち、符号化回路としては、出力された６ビツトワ
ードのディスパリティを検出し、＋２゜２の場合は、次
に出力する６ビツトワードのステートを変化させること
が必要である。なお、このような符号変換則は符号化の
ビット数によって異なるが、変換則そのものは周知の手
法で予め定められている。
ードのディスパリティを検出し、＋２゜２の場合は、次
に出力する６ビツトワードのステートを変化させること
が必要である。なお、このような符号変換則は符号化の
ビット数によって異なるが、変換則そのものは周知の手
法で予め定められている。
第３図は従来の方式による符号化回路を示す系統図であ
る。入力としての５ビツトワードａはフリップフロップ
１にて一部リタイミングされた後、ＲＯＭ２にアドレス
として与えられる。このとき同時にアドレスの一部とし
てステートセレクト信号すが与えられており、ＲＯＭ２
の中の符号変換表の中から、要求された変換表を選択す
る。この時、入力された５ビツトワードに対応する６ビ
ツトワードＣとそのディスパリティ情報ｄとが出力され
る。ディスパリティ情報ｄはステートセレクト回路３に
与えられ、現在のステートと比較し、次に選択する符号
変換表に対応する１ビツトのステートセレクト信号すを
出力する。
る。入力としての５ビツトワードａはフリップフロップ
１にて一部リタイミングされた後、ＲＯＭ２にアドレス
として与えられる。このとき同時にアドレスの一部とし
てステートセレクト信号すが与えられており、ＲＯＭ２
の中の符号変換表の中から、要求された変換表を選択す
る。この時、入力された５ビツトワードに対応する６ビ
ツトワードＣとそのディスパリティ情報ｄとが出力され
る。ディスパリティ情報ｄはステートセレクト回路３に
与えられ、現在のステートと比較し、次に選択する符号
変換表に対応する１ビツトのステートセレクト信号すを
出力する。
〔発明が解決しようとする課題〕
以上述べたように、従来の回路では、ＲＯＭ２から出力
されたディスパリティ情報ｄのデコードを行ない、次に
使用する符号変換表を選ぶ信号を作成するステートセレ
クト回路３が不可欠である。
されたディスパリティ情報ｄのデコードを行ない、次に
使用する符号変換表を選ぶ信号を作成するステートセレ
クト回路３が不可欠である。
従って、回路規模が大きく複雑になるという欠点を持つ
。
。
このような欠点を除去するために本発明は、ｍビットワ
ードを入力し、予め決められた複数個の符号変換表の中
から、予め決められた使用規則により、ひとつのｎビッ
トワードを出力するｍＢｎＢ符号変換装置において、変
換表を選択するための制御表が中に組み込まれた各々の
符号変換表の全体を書き込んだひとつの読出し専用メモ
リを備え、同じｍビットワードに対して異なったｎビッ
トワードを出力するようにしたものである。
ードを入力し、予め決められた複数個の符号変換表の中
から、予め決められた使用規則により、ひとつのｎビッ
トワードを出力するｍＢｎＢ符号変換装置において、変
換表を選択するための制御表が中に組み込まれた各々の
符号変換表の全体を書き込んだひとつの読出し専用メモ
リを備え、同じｍビットワードに対して異なったｎビッ
トワードを出力するようにしたものである。
本発明においては、構成が簡単で且つ安価な符号化回路
が実現される。
が実現される。
第１図は、本発明による符号化回路の一実施例を示す系
統図である。従来のステートセレクト回路３に相当する
機能をＲＯＭＡ内に書き込んである。
統図である。従来のステートセレクト回路３に相当する
機能をＲＯＭＡ内に書き込んである。
次に、第１図の回路の動作を説明する。入力された５ビ
ツトワードｅは、フリップフロップ５にてリタイミング
された後、ＲＯＭ４に与えられる。
ツトワードｅは、フリップフロップ５にてリタイミング
された後、ＲＯＭ４に与えられる。
このとき同時に、ＲＯＭ４から出力されたステートセレ
クト信号ｆもアドレスの一部として与えられており、要
求される符号変換表の中から対応する６ビツトワードｇ
と、その次のステートを選択するステートセレクト信号
ｆが出力される。
クト信号ｆもアドレスの一部として与えられており、要
求される符号変換表の中から対応する６ビツトワードｇ
と、その次のステートを選択するステートセレクト信号
ｆが出力される。
このような動作とするためには、第２図から分かるよう
に、ステートＳｌ（またはＳ２）の変換表の中のｄ＝＋
２（または−２）の６ビソトワードにはステートＳ２
（またはＳｌ）に対応するアドレスを、ｄ＝ｏにはステ
ートＳ１ （またはＳ２）に対応するアドレスをＲＯＭ
ｄ内に書き込んでおく。
に、ステートＳｌ（またはＳ２）の変換表の中のｄ＝＋
２（または−２）の６ビソトワードにはステートＳ２
（またはＳｌ）に対応するアドレスを、ｄ＝ｏにはステ
ートＳ１ （またはＳ２）に対応するアドレスをＲＯＭ
ｄ内に書き込んでおく。
以上説明したように本発明による符号化回路は、変換表
を選択するための制御表が中に組み込まれた各々の符号
変換表の全体を書き込んだひとつの読出し専用メモリを
設け、同！；ｍビットワードに対して異なったｎビット
ワードを出力するようにしたことにより、従来のステー
トセレクト回路を不要とすることができるので、簡単か
つ安価な符号化回路を実現でき、同時に信頼性が向上す
る効果がある。
を選択するための制御表が中に組み込まれた各々の符号
変換表の全体を書き込んだひとつの読出し専用メモリを
設け、同！；ｍビットワードに対して異なったｎビット
ワードを出力するようにしたことにより、従来のステー
トセレクト回路を不要とすることができるので、簡単か
つ安価な符号化回路を実現でき、同時に信頼性が向上す
る効果がある。
第１図は本発明による符号化回路を示す系統図、第２図
は符号変換則の一例を示す説明図、第３図は従来の符号
化回路を示す系統図である。 ４・・・ＲＯＭ、５・・・フリップフロップ。 特許出願人 日本電気株式会社 宮城日本電気株式会社
は符号変換則の一例を示す説明図、第３図は従来の符号
化回路を示す系統図である。 ４・・・ＲＯＭ、５・・・フリップフロップ。 特許出願人 日本電気株式会社 宮城日本電気株式会社
Claims (1)
- ｍビットワードを入力し、予め決められた複数個の符
号変換表の中から、予め決められた使用規則により、ひ
とつのｎビットワードを出力するｍＢｎＢ符号変換装置
において、変換表を選択するための制御表が中に組み込
まれた各々の符号変換表の全体を書き込んだひとつの読
出し専用メモリを備え、同じｍビットワードに対して異
なったｎビットワードを出力することを特徴とする符号
化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20388188A JPH0253328A (ja) | 1988-08-18 | 1988-08-18 | 符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20388188A JPH0253328A (ja) | 1988-08-18 | 1988-08-18 | 符号化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0253328A true JPH0253328A (ja) | 1990-02-22 |
Family
ID=16481266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20388188A Pending JPH0253328A (ja) | 1988-08-18 | 1988-08-18 | 符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0253328A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60220628A (ja) * | 1984-04-18 | 1985-11-05 | Nec Corp | 符号誤り検出回路 |
| JPS6180917A (ja) * | 1984-09-28 | 1986-04-24 | Nec Corp | 符号化回路 |
-
1988
- 1988-08-18 JP JP20388188A patent/JPH0253328A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60220628A (ja) * | 1984-04-18 | 1985-11-05 | Nec Corp | 符号誤り検出回路 |
| JPS6180917A (ja) * | 1984-09-28 | 1986-04-24 | Nec Corp | 符号化回路 |
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