JPS621326A

JPS621326A - デ−タ・ラツチ回路

Info

Publication number: JPS621326A
Application number: JP14081785A
Authority: JP
Inventors: Toshihide Akiyama; 秋山　利秀
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-06-27
Filing date: 1985-06-27
Publication date: 1987-01-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、優劣の２状態を有するデータのデータ列から
、優先度の高いデータを識別してラッチするデータ・ラ
ッチ回路に関するものである。

従来の技術近年、ディジタル信号伝送におき、通信の信頼性向上の
為、誤り検出訂正符号が盛んに採用されている。中でも
、２つの誤り検出訂正符号（以下Ｃ１符号、Ｃ２符号と
する）を交錯させて、その間にインターリーブを施した
２重符号化は、強力な誤り訂正能力を有する一手法であ
る。２重符号化された符号の復号手法には様々なものが
あるが、その中のイレージヤ訂正手法は強力な誤り訂正
能力を有する一手法である。

２重符号化された符号の復号の１例としてコンバクトデ
ィスクに採用されているＣＩＲＣ（クロスインターリー
ブ・ド・ソロモン符号）復号がある。（例えば、特開昭
５８−２９２３７号公報）。

２重化符号のイレージヤ訂正は、第１の符号であるＣ１
符号の復号情報（ｎ重誤り）を、インターリーブが解か
れた後の、第２の符号であるＣ２符号の復号時に１．誤
り位置を示すロケーション・ポインタとして用いるもの
であり、一般に、このロケーション・ポインタとして、
Ｃ１符号の復号情報のうちの１種類のみか、又は、２種
類以上を用い、そのロケーションポインタの合計数があ
らかじめ定められる数となる時のみ、イレージヤ−訂正
が施される。例えば、上記ＣＩＲＣの例では、Ｎ１＋Ｎ
２＝３又は４（ｌ）Ｎ１：Ｃ１復号で１重又は２重誤り有りとされたシンボ
ル数。

Ｎ２：Ｃ１復号で３重以上の誤り有りとされたシンボル
数。

以下、図面を参照しながら、従来のシフトレジスタ回路
（例えば、岡村辿夫「解析ディジタル回路」　（昭５４
．１２　）　ＣＱ出版、Ｐ２Ｓ５）で構成した上述のロ
ケーション・データ・ラッチ回路について説明する。

第４図は、２種類のポインタＮ１、Ｎ２を用いた場合の
ロケーション・データ・ラッチ回路図である。第４図に
おき、３０はＮｌポインタが示すｎビットのロケーショ
ンをラッチするデータ・ラッチ回路、３１はＮ２ポイン
タが示すｎビットのロケーションをラッチするデータ・
ラッチ回路、３２はＮ１ポインタに同期したクロック入
力端子、３３はＮ２ポインタに同期したクロック入力端
子、３４はロケーションデータ入力端子である。

以上の様に構成されたデータ・ラッチ回路は、Ｎ１、Ｎ
２ポインタに同期したクロックで、それぞれのロケーシ
ョン・データがラッチ・シフトされる。そして、Ｎｌ、
Ｎ２のポインタ数が別にカウントされ、例えば（ｌ）式
を満たす時、それに対応したランチ回路のデータが出力
され、イレージヤ訂正処理に使用される。

発明が解決しようとする問題点イレージヤ訂正は、ロケーション・ポインタを示すＣ１
符号の復号情報の種類やその数が、ある条件を満足する
時に施されるが、上記の構成ではその条件整定時のロケ
ーション・データ・ラッチ回路が、復号情報の種類だけ
必要であるという回路規模上の問題を有していた。

本発明は上記問題点に鑑み、イレージヤ訂正手法を施す
場合のロケーション・データ・ラッチ回路において、簡
単な構成のデータ・ラッチ回路を提供することを目的と
する。

問題点を解決するための手段　　　　′上記問題点を解
決する為に本発明のデータ・ラッチ回路は、ｎビット巾
のデータをラッチするに段のデータ・ラッチ回路と、前
記ｎビット巾のデータ列の各々のデータの優劣を示す優
先度信号の有無をラッチしてシフトするに段の優先度判
定デコーダとを備え、前記優先度判定デコーダの１段め
（ｉ　＜　ｋ）は、ｉ−１段めの優先度信号出力と、１
＋１段めの優先度判定デコーダ出力を人力し、両信号よ
り、１段めの優先度判定デコーダ出力を出力するととも
に、ｉ＋１段め以後の優先度判定デコーダに−ｉ個中全
てに優先度信号がラッチされていなければ、１段めのデ
ータ・ラッチ回路にシフトクロックを発生させ優先度の
高いデータをシフトラッチし、またに段めの優先度判定
デコーダは、ｋ段め自身の優先度信号出力を優先度判定
デコーダ出力として入力する構成とすることにより、！
ワード長（ｌ≧ｋ）のデータ列から、優先度信号で示さ
れた優先度の高いデータが前記に段のデータ・ラッチ回
路中に最大に個まで含まれる様に選別してシフト・ラッ
チするようにしたものである。

作用本発明は、上記した構成におき、優先度信号として、Ｃ
１符号の復号情報の中で、誤りの含まれる確率の高いも
のを指定した時に、１個の復号情報により示されたロケ
ーション・データ列から、優先度の高いロケーション・
データを最大に個まで選別することが可能となる為、イ
レージヤ−訂正時に、優先度の高い、つまり誤りの含ま
れる確率の高いロケーション・データが優先的にラッチ
され、例えば（ｌ１式を満たすデータが、簡単な回路構
成で得られることになる。また、復号情報が１種類しか
送られて来ない場合でも、それに対応するロケーション
・データはラッチされる為、各復号情報に対応する専用
のデータ・ラッチ回路を設ける必要はない。

実施例以下本発明の一実施例のデータ・ラッチ回路について、
図面を参照しながら説明する。

第１図は本発明の一実施例におけるｎビット巾、４段の
データ・ラッチ回路のブロック図である。

第２図は、優先度判定デコーダ回路図である。

第１図、第２図において、１はｎビットのデータ・ラッ
チ回路、２は優先度判定デコーダ、３はｎビットのデー
タ入力端子、４はクロック入力端子、５は優先度信号入
力端子、１１はｎビット・データ入力端子、１２はｎビ
ット・データ出力端子、１３はシフト・クロック入力端
子、２１は優先度信号入力端子、２２は優先度判定デコ
ーダ入力端子、２３は優先度判定デコーダ出力端子、２
４はシフト・クロック出力端子、２５は優先度信号出力
端子、２６はクロック入力端子、２０１はＡＮＤゲート
、２０２はＯＲゲート、２０３はＮＡＮＤゲート、２０
４はＤ型Ｆ／Ｆである。

以上のように構成されたデータ・ラッチ回路について、
以下第１図、第２図を用いてその動作を説明する。

まず第１図は、ｎビット巾のデータ・ラッチ回路のブロ
ック図であり、ここで、エラーロケーションを示すｎビ
ット巾のデータ列がデータ入力端子３から、優先度信号
が優先度信号入力端子５から、クロックがクロック入力
端子４からそれぞれ入力する。またデータ列には、２種
類のデータが存在し、優先度の高い方のデータに同期し
て、優先度信号“０゛　（負論理）が送られるとする。

最初、第１図、第２図におき、ラッチ回路１及びＤ型Ｆ
／Ｆ回路２０４はクリアされる。従って、第２図におき
、Ｄ型Ｆ／Ｆ回路には、Ｏ”がセットされ、その結果、
優先度判定デコーダ２の優先度信号出力端子２５は“１
”が出力され、同時に、その出力は次段の優先度判定デ
コーダ２の優先度信号入力端子２１に入り、ＯＲゲート
２０２を通り、優先度判定デコーダ出力端子２３を経て
、元の優先度判定デコーダ２の優先度判定デコーダ入力
端子２２に加わる。そして、この入力“１″は、ＡＮＤ
ゲート２０１、ＮＡＮＤゲート２０３に入力し、両ゲー
トを開く。同様のことが、各段の優先度判定デコーダ２
に起こり、従って、全段のＡＮＤゲート２０１は開き、
シフト・クロックは、全段のラッチ回路１に人力する。

今、優先度信号入力端子２１に“０”が加わると、ＮＡ
ＮＤゲート２０３により、信号論理は反転した“１”と
なりクロックが加わるとＤ型Ｆ／Ｆ回路２０４は１”に
セットされるが、この時、後段の優先度判定デコーダ２
の全てのＤ型Ｆ／Ｆ回路２０４が“１”にセットされて
いない限り、ＯＲゲート２０２は“１″となり、従って
ＡＮＤゲート２０１は開き、シフト・クロックが発生す
る。しかし、最終段の優先度判定デコーダ２のＤ型Ｆ／
Ｆ回路２０４に“１”がセットされると、最早、その最
終段にはシフト・クロックは発生せず、その時のデータ
は保存される。そして、その前段のデータは、優先度が
低ければ、次のクロックで消滅する。この様にして、優
先度の高いデータは最大４ケまで保存され、優先度の低
いデータは、４−（優先度の高いデータの総数）だけラ
ッチされることとなる。

以上の様に本実施例によれば、ｎビット巾のデータをラ
ッチする４段のデータ・ラッチ回路と、前記ｎビット巾
のデータ列の各々のデータ優先状態を示す信号“０”　
（負論理）をラッチしてシフトする４段の優先度判定デ
コーダを備え、前記優先度判定デコーダの１段め（ｉ＜
４）は、ｉ−１段めの優先度信号出力と、ｉ＋１段めの
優先度判定デコーダ出力を入力し、両信号より、１段め
の優先度判定デコーダ出力を出力するとともに、ｉ＋１
段め以後の優先度判定デコーダ（４−ｉ）個中全てに優
先度を示す信号がラッチされていないことを判定して、
１段めのデータ・ラッチ回路にシフトクロックを発生さ
せ優先度の高いデータをシフドラフチし、また４段めの
優先度判定デコーダは、４段め自身の優先度信号出力を
優先度判定デコーダ出力として入力する構成することに
より、ｌワード長（ｌ≧４）のデータ列から、優外度信
号で示された優先度の高いデータが前記４段のデータ・
ラッチ回路中に最大４個まで含まれる様に選別してシフ
ト・ラッチすることができる。

従って、Ｎ１＋Ｎ２＝４を満たすロケーション・データをラッチできると共に、
Ｎ１又はＮ２だけのロケーション・データも何ら回路の
追加なくラッチすることができる。

なお、第１図の優先度判定デコーダ２は、第２図の回路
図で実現できるが、第３図の回路図としても実現できる
。但し、優先度信号は“１”　（正論理）となる。

発明の効果以上の様に本発明は、ｎビット巾のデータをラッチする
に段のデータ・ラッチ回路と、前記ｎビット巾のデータ
列の各々のデータの優劣を示す優先度信号の有無をラッ
チしてシフトするに段の優先度判定デコーダとを備え、
前記優先度判定デコーダの１段め（ｉ＜ｋ）は、ｉ−１
段めの優先度信号出力と、ｉ＋１段めの優先度判定デコ
ーダ出力を入力し、両信号より、１段めの優先度判定デ
コーダ出力を出力するとともに、ｉ＋１段め以後の優先
度判定デコーダ（ｋ−ｉ）個中全てに優先度信号がラッ
チされていないことを判定して、１段めのシフトレジス
タ回路にシフトクロックを発生させ優先度の高いデータ
をシフトラッチし、またに段め自身の優先度信号出力を
優先度判定デコーダ出力として入力する構成とすること
により、ｌワード長（ｌ≧ｋ）のデータ列から、優先度
信号で示された優先度の高いデータが前記に段のデータ
・ラッチ回路中に最大に個まで含まれるように選別して
シフト・ラッチするように構成することにより、同一優
先度のデータ列のみの場合でも、異った優先度のデータ
が組み合わさった場合でも、ｋ個のラッチ回路のみで、
データをラッチすることができ、従って回路規模を大巾
に縮小できるという効果を有する。

【図面の簡単な説明】

第１図は、本発明の一実施例におけるｎビット巾、４段
のデータ・ラッチ回路のブロック図、第２図は第１図中
の優先度判定デコーダの回路図、第３図は第１図中の優
先度判定デコーダの他の回路図、第４図は従来の２種類
のポインタＮ１、Ｎ２を用いた場合のロケーション・デ
ータ・ラッチ回路図である。１・・・・・・データ・ラッチ回路、２・・・・・・優
先度判定デコーダ、３・・・・・・データ入力端子、２
１・・・・・・優先度信号入力端子、２２・・・・・・
優先度判定デコーダ入力端子、２３・・・・・・優先度
判定デコーダ出力端子、２４・・・・・・シフト・クロ
ック出力端子、２５・・・・・・優先度信号出力端子。

Claims

【特許請求の範囲】

優劣の２つの状態をもつｎビット巾のデータをラッチす
るに段のデータ・ラッチ回路と、前記ｎビット巾のデー
タ列の各々のデータの優劣を示す優先度信号の有無をラ
ッチしてシフトするｋ段の優先度判定デコーダとを備え
、前記優先度判定デコーダのｉ段め（ｉ＜ｋ）は、ｉ−
１段めの優先度信号出力と、ｉ＋１段めの優先度判定デ
コーダ出力を入力し、両信号より、ｉ段めの優先度判定
デコーダ出力を出力するとともに、ｉ＋１段め以後の優
先度判定デコーダｋ−１個中全てに優先度信号がラッチ
されていないことを判定して、ｉ段めのデータ・ラッチ
回路にシフトクロックを発生させ優先度の高いデータを
シフトラッチし、またｋ段めの優先度判定デコーダは、
ｋ段め自身の優先度信号出力を優先度判定デコーダ出力
として入力する構成とすることにより、ｌワード長（ｌ
≧ｋ）のデータ列から、優先度信号で示された優先度の
高いデータが前記ｋ段のデータ・ラッチ回路中に最大ｋ
個まで含まれる様に選別してシフト・ラッチすることを
特徴とするデータ・ラッチ回路。