JPS6193724A - リ−ドソロモン符号・復号方式の２シンボル訂正実行回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、２つのリードソロモン符号をインタリープを
介して２重に組合わせたクロスインタリーブ符号の復号
方式における誤り訂正実行回路に関する。

〔従来の技術〕

ディジタル音響機器などでは、２つのリードソロモン符
号をインタリープを介して２重に組合わせる。例えばコ
ンパクトディスクでは、ＣＩＲＣ方式といいＣ２（２８
，２４）符号とＣ１（３２，２８）符号とを組合わせる
。こ工で括弧内筒１項は符号長、第２項は情報シンボル
数を示し、８ビットを１シンボルとしている。従って復
号の際にも、Ｃ１符号をＣ１デコーダで復号した後、デ
インタリープ回路でデインタリーブした後Ｃ２符号を０
２デコーダで復号する。さら［ＣＩＲＣ方式では遅延・
並替えを前後に入れる０このように複雑な処理であるか
ら、回路規模が大きく、演算も複雑であった。そこで、
遅延・デインタリープ・並替えなどメモリを利用する処
理は１つの主メモリ上で行ない、回路規模が拡大しない
ようにしている。従ってこのような状況に合った誤り訂
正実行回路が必要になる。

１　　　　　　　〔発明が解決しようとする問題点〕本
発明の目的は、上記の事情に鑑み、遅延・デインタリー
プ・並替えを行なう主メモリに格納されているデータを
一旦誤り訂正実行回路に導き、訂正実行されたデータを
再び主メモリに格納する簡単な回路で、誤り訂正を行な
うことができ、しかもＣ１符号・Ｃ２符号の誤り訂正を
時分割的に同一回路で行なうことのできる誤り訂正実行
回路を提供することにある。

〔問題点を解決するための手段〕

本発明においては、データを格納する主メモリの他に、
該主メモリのデータを一時的にストアする訂正用メモリ
を設け、両メモリ間のデータ伝送をそれぞれ単向伝送バ
スによって行なうとともに、前記訂正用メモリから主メ
モリへデータを伝送するバスに排他的論理和回路を挿入
し、エラーパターンとの論理和をとり、誤り訂正を行な
うようにする。

前記訂正用メモリのアドレスが、Ｃ１符号・Ｃ２符号の
選択信号に応じて、そ扛ぞれの符号のシンボル位置数に
対応するアドレスとなるようなアドレス信号作成手段を
設ける。すなわち、クロック入力を共通とし、所定カウ
ント値から順次逓減するカウント値を出力するダウンカ
ウンタと、カウント値がＣ１符号・Ｃ２符号の符号長に
等しくなるときに制御信号を発生するデコーダ付アップ
カウンタとを具備し、Ｃ１符号・Ｃ２符号の選択信号に
より前記アップカウンタの制御信号の１つを選択し、前
記両カウンタをクリアする手段によって、前記ダウンカ
ウンタの出力と選択信号の１ビットとを組合わせて、前
記訂正用メモリのアドレス信号・とする。

以上のように、前記訂正用メモリのアドレスがきまるか
ら、誤り訂正の実行のために、前記訂正用メモリから前
記主メモリにデータを伝送するときに、データアドレス
とシンボル誤り位置との一致を検出し、一致した場合に
前記排他的論理和回路にエラーパターンを導くゲートを
開く訂正制御手段を設けることによって、所定のデータ
について誤り訂正を実行することができる。

〔作用〕

訂正用メモリのアドレスをＣ１符号１１Ｃ２符号のそれ
ぞれについて、符号のシンボル位置数と対応させたので
、あらかじめビーターソンの方法により、シンボル誤り
位置、エラーパターンを求めておけば、シンボル誤り位
置数とアドレスとが一致したときが、訂正用メモリより
誤りデータが主メモリに送出されたときに相当するから
、このときに排他的論理回路にエラーパターンが導入さ
れるように訂正制御手段が動作する。

〔実施例〕

第１図は本発明の一実施例の回路ブロック図を示す。こ
の図には、主メモリ（図示していない）と訂正用メモリ
２とのデータの授受および誤り訂正を実行する部分が右
側および中央上部に、アドレス発生手段加が左側に、訂
正制御手段（資）が中央に図示しである。

（イ）誤り訂正実行部分のデータの流れは、先ずＤ形フ
リップフロップ（以下、Ｄ形の場合にはＤを略してＦＦ
と表示する）１を介して−Ｈ訂正用メモリ２にストアさ
れた後に、人力されたバスＡと異なるバスＢを介してＦ
Ｆ３〜５のいずれかを介する分岐路を経て、主メモリへ
データは戻る。

ＦＦ３・ＦＦ４・ＦＦ５の各分岐路はそれぞれデータの
性質により、無訂正・２シンボル訂正・１シンボル訂正
の場合に主メモリへデータ転送をする分岐路である。こ
のデータ転送はそれぞれ信号ｗ１．ｗ、、ｗ３で制御さ
れる。また２シンボル訂正◆１シンボル訂正の場合は、
それぞれ排他的論理和回路（以下、ＥＸ−ＯＲ回路とい
う）６，７で入力される王う−パターンｅｉ＋ｅｊある
いはＳｏにより誤シ訂正実行をなし、そのデータがＦＦ
４．ＦＦ５に人力される。

（ロ）　エラーパターンは訂正制御手段３０によって、
２シンボル訂正あるいは１シンボル訂正のデータが訂正
用メモリ２から出力される時点にＥＸ−ＯＲ回路６，７
に導かれる。すなわちピーターソンの方法により、２シ
ンボル訂正のシン！　　　ポル位置αｉ、αｊおよびエ
ラーパターンｅｉ、ｅｊをあらかじめ求めておく。αｉ
のフレーム内のシンボル位置ｉ（１フレーム内のシンボ
ルはαｉ・・ｉ＝０〜３１または１＝０−Ｚ７として表
示される）と訂正用メモリ２のアドレスの下位８ビット
値との一致はＥＸ−ＯＲ回路１３１で検出され、一致し
たときはゲート回路１３２は＠１°゛となりゲート回路
１３３が開く。従ってエラーパターンｅｉが人力しゲー
ト回路１３０を経てＥＸ−ＯＲ回路６に印加される。２
シンボル訂正のシンボル位置ｊについても同様である。

１シンボル訂正の場合にも、同じ回路構成で、σ＝　Ｓ
ｔ／Ｓｏ　＝αｍ（Ｓｏ、　Ｓｌ　：シンドローム）の
関係のシンボル位［ｍとアドレスとの一致なＥＸ−ＯＲ
回路３３１で検出し、一致するときはゲート回路３３２
は１”となりゲート回路３３３が開く。

従ってエラーパターンＳｏが入力しＥＸ−ＯＲ回路７に
印加される〇 （ハ）次に、アドレス信号発生手段印について説明する
。上記したように、訂正制御手段間は訂正用メモリ２に
ストアされるデータのアドレスが符号内のシンボル位置
に対応することを利用しているから、そのようなアドレ
スを作成しなければならない。

本発明の回路は、Ｃ１デコーダ、Ｃ２デコーダとして時
分割的に動作させる。ピーターソンの方法によれば復号
は（１）シンドローム演算、（２）誤り位置多項式の係
数演算、（３）誤り位置、（４）エラーパターン演算、
（５）誤シ訂正動作の順に行なう。各段階は回路的に別
個に構成される。そこで第２図（ａ）に示すようにＣ１
符号・Ｃ２符号の１フレーム処理時間を６分割し、ステ
ップＯ〜ステップ５とし、Ｃ２符号をＣＩ符号に対して
１分割区間だけずらすことで、ＣＩ符号・Ｃ２符号を同
一回路で処理できる。ステップ０で、主メモリからＣＩ
符号を訂正用メモリ２に転送し、ステップ１でＣ２符号
を転送しておく。次のステップ２，３では動作を行なわ
ずステップ４でＣ１符号を訂正用メモリ２から読出し主
メモリへ送る。このとき、（イ）の項で述べたように誤
り訂正が行なわれる。ステップ５ではＣ２符号について
同様に誤り訂正が行なわれる。Ｃ１符号、Ｃ２符号の切
替は信号Ｓ、Ｒで行ない、第２図（ＩＬ）に示すように
Ｃ１符号の処理はＳ＝１゜Ｒ＝０．Ｃ２符号の処理はＳ
＝０．Ｒ＝１とする。

以下、第２図を参照して動作の説明を行なう。

ステップ０．１およびステップ４，５の各ステップで、
　　（Ｑ）というスタートパルスで、アドレス信号を発
生してゆく。第２図（ｂ）に発生のタイミングと、それ
によるデータ転送を示しである。

ＣＩ符号、Ｃ２符号の選択はＳ、Ｈの信号により制御さ
れる。

基準クロック信号Ａ　１３はダウンカウンタ１０゜アッ
プカウンタ１１の共通りロックであり、また（イ）で述
べたＦＦＩ〜５のクロックにもなっている。＠０°信号
のスタートパルス（Ｑ）が入力−ｆると、このｌＩＯ”
信号はダウンカウンタ１０のロード信号であるとともに
（ＪＫ）　　フリップフロップ１２の出力ＦＬＯＯをｍ
ｉｓにし、また（Ｒ３）フリップフロップ１３の出力Ｆ
ＬＯ２をＯ”にする。ダウンカウンタ１０はロード信号
により設定カウント値りをロードする。ダウンカウンタ
１０のクリア端子は＠１°のとき、リセットするが、こ
のとき１０”であるからロードできる。スタートパルス
（Ｑ）が消滅すれば、そのときからダウンカウンタ１０
は設定カウント値りより順次ダウンカウントした出力を
信号（’　４２として訂正用メモリ２のアドレスバスに
送出する。例えばＣ１デコーダの動作として訂正用メモ
リ２にデータをよみこむ場合には設定カウント値りを１
３２１として、アドレス１３２″からデータをよみこん
で行くことになる。

ところで、スタートパルス（Ｑ）　ｔｒｉ　（ＪＫ）フ
リップ１２の出力ＦＬＯ（１”ｌ’にするから、アップ
カウンタ１１のクリアを解除し、アップカウンタ１１は
クロック信号Ａ　１３をカウントして行く。アップカウ
ンタ１１はデコーダ出力としてカウント数が＠３２”の
とき制御信号１１ａ、”２８″のとき制御信号１１　ｂ
を出力する。いずれも＠Ｏ″であり、Ｃ１゜Ｃ２符号の
選択信号（Ｓ、Ｒ）Ｋより選択回路１４で選択され信号
１４　ａとして出力し、フリップフロップ１２および１
３のそれぞれクリア端子、Ｓ端子に入力する。（ＪＫ）
フリップフロップ１２の出力ＦＬＯＯは′″０”となり
アップカウンタ１１はクリア状態になり、また（Ｒ８）
　７リツプフロツプ１３の出力ＦＬＯ２は′″１１とな
りダウンカウンタ１０はクリア状態になる。

Ｃ１符号のとき選択信号は（Ｓ＝１．Ｒ＝Ｏ）、Ｃ２符
号のとき選択信号は（Ｓ＝Ｏ、Ｒ＝１　）であるから信
号１４　＆はＣ１符号のときクロック数＠諺”で現われ
、Ｃ２符号のときクロック数“あ”で現われることにな
る。

このようにして、スタートパルス（Ｑ）が消滅してから
アドレス信号がＦＬＯＯが１１”の期間、ＣＩデコーダ
では′″０”番地から′″３１″３１″番地２デコーダ
では０“番地から＠ｎ”番地まで発生されることになる
。訂正用メモリ２のメモリ空間ではアドレス信号として
ＭＳＢに信号Ｈの１ビットを加えて、各メモリ領域にそ
れぞれＣ１符号・０２符号を記憶しておく。

以上、説明したように、アドレス信号のアドレス番地と
符号のシンボル位置との対応がとれることになる。

〔発明の効果〕

本発明では、主メモリから一旦訂正用メモリにデータを
転送し、再び主メモリへ転送する際に誤り訂正を実行す
る。この回路のタイミングは主メモリのタイミングと別
のタイミングクロックを基準として行なうので、正確な
訂正動作ができ、回路構成が簡単になる。また前記タイ
ミングクロックから訂正用メモリの７ドレス信号を発生
し、アドレスの位置と符号のシンボル位置とを対応づけ
ることにより、誤ったシンボルが訂正用メモリより出力
される時点に正しく、エラーパターンとの排他的論理和
をとり訂正実行をなすことができる。さらにＣ１デコー
ダ、Ｃ２デコーダとして時分割的に動作させることがで
きる０

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路ブロック図、第２
図はタイムチャートである。 １．３〜５・・・（Ｄ形）フリップフロップ、２・・・
訂正用メモリ、 ６．７・・・排他的論理和回路、 １０・・・ダウンカウンタ、 １１・・・アップカウンタ、 １２・・・（ＪＫ）フリップフロップ、１３・・・（Ｒ
８）フリップフロップ、１４・・・選択回路、 加・・・アドレス信号発生手段、 （９）・・・訂正制御手段、 １３１　、２３１　、３３１・・・ＥＸ−ＯＲ回路、１
３２．２３２，３３２・・・ゲート回路、１３３．２３
３，３３３・・・ゲート回路、１３０・・・ゲート回路
０

Claims (1)

1. 【特許請求の範囲】 リードソロモン符号のＣ１符号・Ｃ２符号の復号方式に
   おいて、データを格納する主メモリの他に、該主メモリ
   のデータを一時的にストアする訂正用メモリを設け、両
   メモリ間のデータ伝送をそれぞれ単向伝送バスによって
   行なうとともに、前記訂正用メモリから主メモリへデー
   タを伝送するバスに排他的論理和回路を挿入し、エラー
   パターンとの論理和をとり誤り訂正を行なう回路であっ
   て、 クロック入力を共通とし、所定のカウント値から順次逓
   減するカウント値を出力するダウンカウンタと、カウン
   ト値がＣ１符号・Ｃ２符号の符号長に等しくなるときに
   制御信号を発生するデコーダ付アップカウンタとを具備
   し、Ｃ１符号・Ｃ２符号の選択信号により前記アップカ
   ウンタの制御信号の１つを選択し、前記両カウンタをク
   リアする手段によって、前記ダウンカウンタの出力と選
   択信号の１ビットとを組合わせて、前記訂正用メモリの
   アドレス信号とするアドレス信号発生手段と、データを
   前記訂正用メモリから前記主メモリに伝送するときに、
   データアドレスとシンボル誤り位置との一致を検出し、
   一致した場合に前記排他的論理和回路にエラーパターン
   を導くゲートを開く訂正制御手段とを有することを特徴
   とするＣ１・Ｃ２符号の２シンボル訂正実行回路。