JPH07273754A - パターン検出回路 - Google Patents
パターン検出回路Info
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- JPH07273754A JPH07273754A JP6085635A JP8563594A JPH07273754A JP H07273754 A JPH07273754 A JP H07273754A JP 6085635 A JP6085635 A JP 6085635A JP 8563594 A JP8563594 A JP 8563594A JP H07273754 A JPH07273754 A JP H07273754A
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- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
- G06V10/70—Arrangements for image or video recognition or understanding using pattern recognition or machine learning
- G06V10/74—Image or video pattern matching; Proximity measures in feature spaces
- G06V10/75—Organisation of the matching processes, e.g. simultaneous or sequential comparisons of image or video features; Coarse-fine approaches, e.g. multi-scale approaches; using context analysis; Selection of dictionaries
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Abstract
(57)【要約】
【目的】 並列に入力されるデータ中のフレーム検出パ
ターンを検出するパターン検出回路において、並列入力
データ数を増やしても回路規模の小さいパターン検出回
路を提供する。 【構成】 ＤＦＦ１は、データ入力端子６から入力され
た並列のデータ６Ａを１クロック遅延したデータ１Ａを
出力する。比較回路２は、データ６Ａとデータ１Ａとを
比較してフレーム検出パターンの先頭１バイトを検出す
る。検出された場合には、セレクタ回路４によりデータ
がフレーム検出パターンの先頭バイトから並び換えられ
る。並び換え後のデータの残りバイト分が比較回路５に
より検出される。
ターンを検出するパターン検出回路において、並列入力
データ数を増やしても回路規模の小さいパターン検出回
路を提供する。 【構成】 ＤＦＦ１は、データ入力端子６から入力され
た並列のデータ６Ａを１クロック遅延したデータ１Ａを
出力する。比較回路２は、データ６Ａとデータ１Ａとを
比較してフレーム検出パターンの先頭１バイトを検出す
る。検出された場合には、セレクタ回路４によりデータ
がフレーム検出パターンの先頭バイトから並び換えられ
る。並び換え後のデータの残りバイト分が比較回路５に
より検出される。
Description
【０００１】
【産業上の利用分野】この発明は、高速なデータを分離
して並列化して低速に処理を行う処理回路などに用いら
れ、データ中の特定の検出パターン（フレーム検出パタ
ーン）を用いて、分離後における並列データの位置関係
を検出し、かつ、並び換えることができるパターン検出
回路についてのものである。
して並列化して低速に処理を行う処理回路などに用いら
れ、データ中の特定の検出パターン（フレーム検出パタ
ーン）を用いて、分離後における並列データの位置関係
を検出し、かつ、並び換えることができるパターン検出
回路についてのものである。
【０００２】
【従来の技術】高速なデータ列を分離して並列化を行
い、得られた複数の並列データを処理することで、高速
なデータを低速に処理することができるようにした処理
回路は、一般的に用いられている。ところで、このよう
に並列化を行う場合においては、上記の分離のタイミン
グによって並列データにおけるデータ位置が異なってし
まう。
い、得られた複数の並列データを処理することで、高速
なデータを低速に処理することができるようにした処理
回路は、一般的に用いられている。ところで、このよう
に並列化を行う場合においては、上記の分離のタイミン
グによって並列データにおけるデータ位置が異なってし
まう。
【０００３】次に、、Ｄ0 〜Ｄn に分離した時の並列デ
ータの波形図を図３に示す。図３は高速なデータ列「１
２３…ｎ…」をｎ分離して並列化する一例の波形図であ
る。図３で、このようにデータ列を分離する場合におい
て、高速なデータ列中の先頭のデータ「１」は、並列デ
ータＤ0 に分離される場合（Ａ）、並列データＤ1 に分
離される場合（Ｂ）、…、並びに並列データＤn に分離
される場合（Ｎ）の、ｎ通りの場合が存在する。
ータの波形図を図３に示す。図３は高速なデータ列「１
２３…ｎ…」をｎ分離して並列化する一例の波形図であ
る。図３で、このようにデータ列を分離する場合におい
て、高速なデータ列中の先頭のデータ「１」は、並列デ
ータＤ0 に分離される場合（Ａ）、並列データＤ1 に分
離される場合（Ｂ）、…、並びに並列データＤn に分離
される場合（Ｎ）の、ｎ通りの場合が存在する。
【０００４】このため、データ列がこのように分離され
た後の並列データの位置関係を検出するとともに、並列
データを並び換えて例えば図３のＡのように整列させる
必要がある。
た後の並列データの位置関係を検出するとともに、並列
データを並び換えて例えば図３のＡのように整列させる
必要がある。
【０００５】図４に、このような目的で使用されるパタ
ーン検出回路の従来例を示す。このパターン検出回路
は、ＤＦＦ（Ｄ型フリップフロップ）回路１、比較回路
１１、エンコード回路３、セレクタ回路４、並びにＡＮ
Ｄ回路１２から構成される。なお、図において、６はデ
ータ入力端子、７はクロック入力端子、８はデータ出力
端子、１０はリセット端子、１３は検出信号出力端子で
ある。
ーン検出回路の従来例を示す。このパターン検出回路
は、ＤＦＦ（Ｄ型フリップフロップ）回路１、比較回路
１１、エンコード回路３、セレクタ回路４、並びにＡＮ
Ｄ回路１２から構成される。なお、図において、６はデ
ータ入力端子、７はクロック入力端子、８はデータ出力
端子、１０はリセット端子、１３は検出信号出力端子で
ある。
【０００６】次に、フレーム検出パターンが３２ビット
（４バイト）である信号を３２分離して３２個の並列デ
ータにおける位置検出を行う場合のパターン検出回路の
動作を説明する。まず、パターン検出回路において、デ
ータ入力端子６から入力された３２本の並列のデータ６
Ａは、ＤＦＦ回路１へ入力される。ＤＦＦ回路１は、３
２本の並列のデータ６Ａをクロック７Ａによりリタイミ
ングし、３２本のデータ１Ａを出力する。ここで、デー
タ入力端子６から入力された３２本の並列データ６Ａを
Ｑ1(t)Ｑ2(t)Ｑ3(t)Ｑ4(t)…Ｑ32(t) とすれば、ＤＦＦ
回路１でリタイミングされたデータ１ＡはＱ1(t-1)Ｑ2
(t-1)Ｑ3(t-1)Ｑ4(t-1)…Ｑ32(t-1) となる。
（４バイト）である信号を３２分離して３２個の並列デ
ータにおける位置検出を行う場合のパターン検出回路の
動作を説明する。まず、パターン検出回路において、デ
ータ入力端子６から入力された３２本の並列のデータ６
Ａは、ＤＦＦ回路１へ入力される。ＤＦＦ回路１は、３
２本の並列のデータ６Ａをクロック７Ａによりリタイミ
ングし、３２本のデータ１Ａを出力する。ここで、デー
タ入力端子６から入力された３２本の並列データ６Ａを
Ｑ1(t)Ｑ2(t)Ｑ3(t)Ｑ4(t)…Ｑ32(t) とすれば、ＤＦＦ
回路１でリタイミングされたデータ１ＡはＱ1(t-1)Ｑ2
(t-1)Ｑ3(t-1)Ｑ4(t-1)…Ｑ32(t-1) となる。
【０００７】比較回路１１は、入力端子６から入力され
たデータ６ＡとＤＦＦ１から出力されたデータ１Ａであ
るＱ1(t-1)Ｑ2(t-1)…Ｑ32(t-1) Ｑ1(t)Ｑ2(t)…Ｑ31
(t) を入力する。そして比較回路１１は、この入力され
たＱ1(t-1)〜Ｑ32(t-1) 、Ｑ2(t-1)〜Ｑ1(t)、…、Ｑ32
(t-1) 〜Ｑ31(t) の３２ビット（４バイト）づつをフレ
ーム検出パターンの３２ビットと比較し、検出結果とし
て３２本のデータ１１Ａを出力する。
たデータ６ＡとＤＦＦ１から出力されたデータ１Ａであ
るＱ1(t-1)Ｑ2(t-1)…Ｑ32(t-1) Ｑ1(t)Ｑ2(t)…Ｑ31
(t) を入力する。そして比較回路１１は、この入力され
たＱ1(t-1)〜Ｑ32(t-1) 、Ｑ2(t-1)〜Ｑ1(t)、…、Ｑ32
(t-1) 〜Ｑ31(t) の３２ビット（４バイト）づつをフレ
ーム検出パターンの３２ビットと比較し、検出結果とし
て３２本のデータ１１Ａを出力する。
【０００８】またエンコード回路３は、これら３２本の
データ１１Ａを入力し、検出位置をエンコードしてエン
コード信号３Ａを出力する。ここで、エンコード回路３
は、検出信号により出力を記憶し、リセット端子１０か
らのリセット信号１０Ａが入るまでエンコード結果であ
るエンコード信号３Ａを保持する。
データ１１Ａを入力し、検出位置をエンコードしてエン
コード信号３Ａを出力する。ここで、エンコード回路３
は、検出信号により出力を記憶し、リセット端子１０か
らのリセット信号１０Ａが入るまでエンコード結果であ
るエンコード信号３Ａを保持する。
【０００９】セレクタ回路４は、エンコード信号３Ａを
制御信号として入力し、またデータ入力端子６から入力
されたデータ６ＡとＤＦＦ１から出力されたデータ１Ａ
であるＱ1(t-1)Ｑ2(t-1)…Ｑ32(t-1) Ｑ1(t)Ｑ2(t)…Ｑ
31(t) を入力する。そしてセレクタ回路４は、比較回路
１１で検出されたフレーム検出パターンの先頭バイトか
ら出力が並ぶように入力を切り替えてデータ４Ａを出力
する。また、ＡＮＤ回路１２は、比較回路１１の出力１
１Ａのいずれかに検出信号が現れると、フレーム検出信
号１２Ａを出力する。
制御信号として入力し、またデータ入力端子６から入力
されたデータ６ＡとＤＦＦ１から出力されたデータ１Ａ
であるＱ1(t-1)Ｑ2(t-1)…Ｑ32(t-1) Ｑ1(t)Ｑ2(t)…Ｑ
31(t) を入力する。そしてセレクタ回路４は、比較回路
１１で検出されたフレーム検出パターンの先頭バイトか
ら出力が並ぶように入力を切り替えてデータ４Ａを出力
する。また、ＡＮＤ回路１２は、比較回路１１の出力１
１Ａのいずれかに検出信号が現れると、フレーム検出信
号１２Ａを出力する。
【００１０】次に図４の比較回路１１として、３２ビッ
トの比較回路の構成例を図５に示す。図５で、比較回路
１１は、排他的論理和回路１１１、ＯＲ回路１１２から
構成されている。そして、比較用の参照データ１１３と
比較対象のデータ１１４とが一致したときに、各排他的
論理和回路１１１はＬＯＷを出力する。またＯＲ回路１
１２の出力１１５は、全ての排他的論理和回路１１１の
出力がＬＯＷになるときのみＬＯＷとなる。図４の比較
回路１１は、３２通りの場合を検出するために図６の回
路が３２個用いて構成されている。
トの比較回路の構成例を図５に示す。図５で、比較回路
１１は、排他的論理和回路１１１、ＯＲ回路１１２から
構成されている。そして、比較用の参照データ１１３と
比較対象のデータ１１４とが一致したときに、各排他的
論理和回路１１１はＬＯＷを出力する。またＯＲ回路１
１２の出力１１５は、全ての排他的論理和回路１１１の
出力がＬＯＷになるときのみＬＯＷとなる。図４の比較
回路１１は、３２通りの場合を検出するために図６の回
路が３２個用いて構成されている。
【００１１】次にエンコード回路３の構成例を図６に示
す。このエンコード回路３は、エンコーダ３３、保持回
路３４、並びにＡＮＤ回路３５から構成される。なお図
６において、３０は入力端子、３１は出力端子、３２は
リセット端子である。ここで、図５の構成の３２ビット
の比較回路１１を用いた場合、比較回路１１は３２通り
の場合を出力するため、図４においてはエンコード回路
３が３２個用いられる。つまり、図４の構成のパターン
検出回路においてはエンコード回路３の入力端子３０は
３２個存在する。エンコーダ３３は入力信号３０Ａを入
力して２進コード３３Ａを出力する。ＡＮＤ回路３５
は、入力信号３０Ａのいずれかに検出すべき信号が存在
することを検出し検出信号３５Ａを出力する。保持回路
３４は、２進コード３３Ａを検出信号３５Ａで保持し、
保持データ３１Ａを出力する。この保持データ３１Ａ
は、リセット端子３２からリセット信号３２Ａが入力さ
れ保持される。
す。このエンコード回路３は、エンコーダ３３、保持回
路３４、並びにＡＮＤ回路３５から構成される。なお図
６において、３０は入力端子、３１は出力端子、３２は
リセット端子である。ここで、図５の構成の３２ビット
の比較回路１１を用いた場合、比較回路１１は３２通り
の場合を出力するため、図４においてはエンコード回路
３が３２個用いられる。つまり、図４の構成のパターン
検出回路においてはエンコード回路３の入力端子３０は
３２個存在する。エンコーダ３３は入力信号３０Ａを入
力して２進コード３３Ａを出力する。ＡＮＤ回路３５
は、入力信号３０Ａのいずれかに検出すべき信号が存在
することを検出し検出信号３５Ａを出力する。保持回路
３４は、２進コード３３Ａを検出信号３５Ａで保持し、
保持データ３１Ａを出力する。この保持データ３１Ａ
は、リセット端子３２からリセット信号３２Ａが入力さ
れ保持される。
【００１２】次に図４のパターン検出回路の動作を、図
７のタイムチャートにより説明する。図７の７Ａはクロ
ック７Ａの波形図、６Ａは入力される並列のデータ６Ａ
の波形図、１ＡはＤＦＦ回路１の出力波形図、１１Ａは
比較回路１１の出力波形図、１２ＡはＡＮＤ回路１２の
出力波形図、１０はリセット信号の波形図、３Ａはエン
コード回路３の出力波形図、４Ａはセレクタ回路４の出
力波形図である。
７のタイムチャートにより説明する。図７の７Ａはクロ
ック７Ａの波形図、６Ａは入力される並列のデータ６Ａ
の波形図、１ＡはＤＦＦ回路１の出力波形図、１１Ａは
比較回路１１の出力波形図、１２ＡはＡＮＤ回路１２の
出力波形図、１０はリセット信号の波形図、３Ａはエン
コード回路３の出力波形図、４Ａはセレクタ回路４の出
力波形図である。
【００１３】まず、時刻Ａにおいて、リセット端子１０
からリセット信号１０Ａが入力され、エンコード回路３
が初期化される。この時、エンコード回路３は、その出
力３ＡがＬＯＷになって、比較回路１１の検出出力であ
るデータ１１Ａの待機状態となる。入力されたデータ６
Ａに、ある時刻Ｂ〜Ｃにかけてフレーム検出パターン
１，……，ｎ，ｎ＋１，……３２が入力された場合、Ｄ
ＦＦ回路１はクロック７Ａにより、入力されたデータ６
Ａを１クロック遅らせたデータ１Ａを出力する。
からリセット信号１０Ａが入力され、エンコード回路３
が初期化される。この時、エンコード回路３は、その出
力３ＡがＬＯＷになって、比較回路１１の検出出力であ
るデータ１１Ａの待機状態となる。入力されたデータ６
Ａに、ある時刻Ｂ〜Ｃにかけてフレーム検出パターン
１，……，ｎ，ｎ＋１，……３２が入力された場合、Ｄ
ＦＦ回路１はクロック７Ａにより、入力されたデータ６
Ａを１クロック遅らせたデータ１Ａを出力する。
【００１４】データ６Ａとデータ１Ａの状態を監視して
いる比較回路１１は、時間Ｃにおいてフレーム検出パタ
ーン１〜３２を検出し、３２本の出力のデータ１１Ａの
うちの１本に検出信号をＬＯＷとして出力する。ＡＮＤ
回路１２はデータ１１Ａのうち１本がＬＯＷであるのを
受け、フレーム検出信号１２ＡをＬＯＷとする。エンコ
ード回路３は、データ１１Ａを受けエンコード信号３Ａ
を出力し保持する。エンコード信号３Ａにより、セレク
タ回路出力４からのデータ４Ａは、フレーム検出パター
ン（１〜３２）が整列してデータ出力端子８に出力され
る。
いる比較回路１１は、時間Ｃにおいてフレーム検出パタ
ーン１〜３２を検出し、３２本の出力のデータ１１Ａの
うちの１本に検出信号をＬＯＷとして出力する。ＡＮＤ
回路１２はデータ１１Ａのうち１本がＬＯＷであるのを
受け、フレーム検出信号１２ＡをＬＯＷとする。エンコ
ード回路３は、データ１１Ａを受けエンコード信号３Ａ
を出力し保持する。エンコード信号３Ａにより、セレク
タ回路出力４からのデータ４Ａは、フレーム検出パター
ン（１〜３２）が整列してデータ出力端子８に出力され
る。
【００１５】
【発明が解決しようとする課題】ところで、図４のよう
な構成のパターン検出回路の場合、並列データにおける
並列入力数に比例して回路規模が大きくなってしまうと
いう問題がある。例えば図４のパターン検出回路におい
てフレーム検出パターンが３２ビットの場合には、３２
ビット比較回路が３２個必要であり、またその内部の排
他的論理和は合計で３２×３２＝１０２４個必要があ
る。そしてこれは、データ処理の低速化のために高速な
データ列の分離度を上げて並列入力数が増大した場合に
は顕著となり、回路規模が著しく増大する。
な構成のパターン検出回路の場合、並列データにおける
並列入力数に比例して回路規模が大きくなってしまうと
いう問題がある。例えば図４のパターン検出回路におい
てフレーム検出パターンが３２ビットの場合には、３２
ビット比較回路が３２個必要であり、またその内部の排
他的論理和は合計で３２×３２＝１０２４個必要があ
る。そしてこれは、データ処理の低速化のために高速な
データ列の分離度を上げて並列入力数が増大した場合に
は顕著となり、回路規模が著しく増大する。
【００１６】この発明は、上記のように並列に入力され
るデータ中のフレーム検出パターンを検出するパターン
検出回路であって、並列入力データ数を増やしても回路
規模の小さいパターン検出回路を提供する。
るデータ中のフレーム検出パターンを検出するパターン
検出回路であって、並列入力データ数を増やしても回路
規模の小さいパターン検出回路を提供する。
【００１７】
【課題を解決するための手段】この目的を達成するため
に、この発明のパターン検出回路は、入力された並列の
データを遅延させる遅延手段１と、前記入力された並列
のデータと前記遅延された並列のデータを比較して前記
入力された並列のデータ中のフレーム検出パターンを検
出して検出結果を出力する検出手段２・５と、前記検出
結果に応じて前記入力された並列データの並び換えを行
う選択手段４とを備えるパターン検出回路において、前
記検出手段２・５が、前記入力された並列データ中のフ
レーム検出パターンの一部を検出する第１の検出手段２
と、前記並び換え後において前記フレーム検出パターン
の残りを検出する第２の検出手段５を備える。
に、この発明のパターン検出回路は、入力された並列の
データを遅延させる遅延手段１と、前記入力された並列
のデータと前記遅延された並列のデータを比較して前記
入力された並列のデータ中のフレーム検出パターンを検
出して検出結果を出力する検出手段２・５と、前記検出
結果に応じて前記入力された並列データの並び換えを行
う選択手段４とを備えるパターン検出回路において、前
記検出手段２・５が、前記入力された並列データ中のフ
レーム検出パターンの一部を検出する第１の検出手段２
と、前記並び換え後において前記フレーム検出パターン
の残りを検出する第２の検出手段５を備える。
【００１８】また第１の検出結果と第２の検出結果の出
力を検出してフレーム検出信号を出力する検出信号発生
手段１４を更に備える構成とする。
力を検出してフレーム検出信号を出力する検出信号発生
手段１４を更に備える構成とする。
【００１９】
【作用】こお発明のパターン検出回路では、はじめにフ
レーム検出パターンの一部、例えば先頭１バイト分の検
出を行いデータの入れ替えを行う。次いで、フレーム検
出パターンの残りの部分、例えば検出データ先頭１バイ
トに続いた残りの部分がフレーム検出パターンであるか
を比較し検出を行う。そしてこのようにフレーム検出パ
ターンにおけるパターン検出を２段階とすることで、検
出手段（比較回路）における比較ビット数の減少による
回路規模の縮小を図る。
レーム検出パターンの一部、例えば先頭１バイト分の検
出を行いデータの入れ替えを行う。次いで、フレーム検
出パターンの残りの部分、例えば検出データ先頭１バイ
トに続いた残りの部分がフレーム検出パターンであるか
を比較し検出を行う。そしてこのようにフレーム検出パ
ターンにおけるパターン検出を２段階とすることで、検
出手段（比較回路）における比較ビット数の減少による
回路規模の縮小を図る。
【００２０】
【実施例】次に、この発明のパターン検出回路の実施例
を図１に示す。図１のパターン検出回路は、ＤＦＦ回路
１、比較回路２、エンコード回路３、セレクタ回路４、
比較回路５、ＡＮＤ回路１２、ＯＲ回路１４、データ入
力端子６、クロック入力端子７、データ出力端子８、検
出信号出力９、リセット端子１０で構成される。
を図１に示す。図１のパターン検出回路は、ＤＦＦ回路
１、比較回路２、エンコード回路３、セレクタ回路４、
比較回路５、ＡＮＤ回路１２、ＯＲ回路１４、データ入
力端子６、クロック入力端子７、データ出力端子８、検
出信号出力９、リセット端子１０で構成される。
【００２１】ここで、この実施例においては、フレーム
検出パターンが３２ビット（４バイト）である信号を３
２分離した３２の並列データにおけるパターン位置を検
出するパターン検出回路の例を示す。またこの場合、Ｄ
ＦＦ回路１、エンコード回路３、セレクタ回路４、並び
にＡＮＤ回路１２は、図４で説明したものと同じである
ので、詳しい説明は省略する。
検出パターンが３２ビット（４バイト）である信号を３
２分離した３２の並列データにおけるパターン位置を検
出するパターン検出回路の例を示す。またこの場合、Ｄ
ＦＦ回路１、エンコード回路３、セレクタ回路４、並び
にＡＮＤ回路１２は、図４で説明したものと同じである
ので、詳しい説明は省略する。
【００２２】データ入力端子６から入力された３２本の
並列のデータ６Ａは、ＤＦＦ回路１へ入力される。ＤＦ
Ｆ回路１は、３２本の並列のデータ６Ａをクロック７Ａ
によりリタイミングし、３２本のデータ１Ａを出力す
る。ここで、入力端子６から入力された３２本の並列の
データ６ＡをＱ1(t)Ｑ2(t)Ｑ3(t)Ｑ4(t)…Ｑ32(t) とお
くと、ＤＦＦ回路１でリタイミングされたデータ１Ａ
は、Ｑ1(t-1)Ｑ2(t-1)Ｑ3(t-1)Ｑ4(t-1)…Ｑ32(t-1) と
なる。
並列のデータ６Ａは、ＤＦＦ回路１へ入力される。ＤＦ
Ｆ回路１は、３２本の並列のデータ６Ａをクロック７Ａ
によりリタイミングし、３２本のデータ１Ａを出力す
る。ここで、入力端子６から入力された３２本の並列の
データ６ＡをＱ1(t)Ｑ2(t)Ｑ3(t)Ｑ4(t)…Ｑ32(t) とお
くと、ＤＦＦ回路１でリタイミングされたデータ１Ａ
は、Ｑ1(t-1)Ｑ2(t-1)Ｑ3(t-1)Ｑ4(t-1)…Ｑ32(t-1) と
なる。
【００２３】比較回路２は、入力端子６からの入力６Ａ
とＤＦＦ１出力１ＡのＱ1(t-1)Ｑ2(t-1)…Ｑ32(t-1) Ｑ
1(t)Ｑ2(t)…Ｑ7(t)を入力とする。比較回路２の内部で
は、Ｑ1(t-1)〜Ｑ8(t-1)、Ｑ2(t-1)〜Ｑ9(t-1)、…、Ｑ
32(t-1) 〜Ｑ7(t)の８ビット（１バイト）づつをフレー
ム検出パターンの先頭１バイトと比較し、この検出結果
として３２本のデータ２Ａを出力する。
とＤＦＦ１出力１ＡのＱ1(t-1)Ｑ2(t-1)…Ｑ32(t-1) Ｑ
1(t)Ｑ2(t)…Ｑ7(t)を入力とする。比較回路２の内部で
は、Ｑ1(t-1)〜Ｑ8(t-1)、Ｑ2(t-1)〜Ｑ9(t-1)、…、Ｑ
32(t-1) 〜Ｑ7(t)の８ビット（１バイト）づつをフレー
ム検出パターンの先頭１バイトと比較し、この検出結果
として３２本のデータ２Ａを出力する。
【００２４】エンコード回路３は、検出結果である３２
本のデータ２Ａを入力し、セレクタ回路４の制御信号と
なるエンコード信号３Ａを出力し、またリセット端子１
０からのリセット信号１０Ａが入るまではこのエンコー
ド信号３Ａを保持する。
本のデータ２Ａを入力し、セレクタ回路４の制御信号と
なるエンコード信号３Ａを出力し、またリセット端子１
０からのリセット信号１０Ａが入るまではこのエンコー
ド信号３Ａを保持する。
【００２５】セレクタ回路４は、エンコード信号３Ａを
受け、入力端子６から入力されるデータ６ＡとＤＦＦ１
から出力されるデータ１ＡのＱ1(t-1)Ｑ2(t-1)…Ｑ32(t
-1)Ｑ1(t)Ｑ2(t)…Ｑ31(t) を入力とし、第１の比較回
路２で検出された先頭バイトから出力が並ぶように入力
を切り替えて、データ４Ａを出力する。ここで、セレク
タ回路４から出力されるデータ４ＡをＱ'1(t-1) Ｑ'2(t
-1) Ｑ'3(t-1) Ｑ'4(t-1) …Ｑ'32(t-1)とおくと、Ｑ'1
(t-1) 〜Ｑ'8(t-1) がフレーム検出パターンの先頭バイ
ト（フレーム先頭パターン）となる。
受け、入力端子６から入力されるデータ６ＡとＤＦＦ１
から出力されるデータ１ＡのＱ1(t-1)Ｑ2(t-1)…Ｑ32(t
-1)Ｑ1(t)Ｑ2(t)…Ｑ31(t) を入力とし、第１の比較回
路２で検出された先頭バイトから出力が並ぶように入力
を切り替えて、データ４Ａを出力する。ここで、セレク
タ回路４から出力されるデータ４ＡをＱ'1(t-1) Ｑ'2(t
-1) Ｑ'3(t-1) Ｑ'4(t-1) …Ｑ'32(t-1)とおくと、Ｑ'1
(t-1) 〜Ｑ'8(t-1) がフレーム検出パターンの先頭バイ
ト（フレーム先頭パターン）となる。
【００２６】次いで、Ｑ'9(t-1) 〜Ｑ'32(t-1)が検出さ
れたフレーム先頭パターンに続くフレーム検出パターン
の残り３バイトであるか調べるために、この残りの３バ
イトが比較回路５に入力される。比較回路５は、セレク
タ回路４から出力されるデータ４Ａの内のＱ'9(t-1) 〜
Ｑ'32(t-1)の２４本を比較し、検出信号５Ａを出力す
る。
れたフレーム先頭パターンに続くフレーム検出パターン
の残り３バイトであるか調べるために、この残りの３バ
イトが比較回路５に入力される。比較回路５は、セレク
タ回路４から出力されるデータ４Ａの内のＱ'9(t-1) 〜
Ｑ'32(t-1)の２４本を比較し、検出信号５Ａを出力す
る。
【００２７】ＡＮＤ回路１２は、比較回路２から出力さ
れるデータ２Ａのいずれかに検出信号が現れるとフレー
ム検出信号１２Ａを出力する。このフレーム検出信号１
２Ａは、ＯＲ回路１４によって第２の比較回路５の検出
信号５Ａと合わされる。そしてＯＲ回路１４は、比較回
路２と比較回路５が同時にフレーム検出パターンを検出
したときのみ、フレーム検出信号１４Ａを発生する。
れるデータ２Ａのいずれかに検出信号が現れるとフレー
ム検出信号１２Ａを出力する。このフレーム検出信号１
２Ａは、ＯＲ回路１４によって第２の比較回路５の検出
信号５Ａと合わされる。そしてＯＲ回路１４は、比較回
路２と比較回路５が同時にフレーム検出パターンを検出
したときのみ、フレーム検出信号１４Ａを発生する。
【００２８】ここで、図４の従来のパターン検出回路を
構成する比較回路１１は排他的論理和３２個による３２
ビット比較回路が３２個により構成されている。これに
対してこの発明の実施例のパターン検出回路では、比較
回路２は排他的論理和８個による、３２個の８ビット比
較回路により構成されている。また、比較回路５は排他
的論理和２４個による、１個の２４ビット比較回路が１
個により構成されている。また実施例のこれら比較回路
２・５を構成するｎビット比較回路は、図５の比較回路
１１と同様な構成である。
構成する比較回路１１は排他的論理和３２個による３２
ビット比較回路が３２個により構成されている。これに
対してこの発明の実施例のパターン検出回路では、比較
回路２は排他的論理和８個による、３２個の８ビット比
較回路により構成されている。また、比較回路５は排他
的論理和２４個による、１個の２４ビット比較回路が１
個により構成されている。また実施例のこれら比較回路
２・５を構成するｎビット比較回路は、図５の比較回路
１１と同様な構成である。
【００２９】次に実施例のパターン検出回路の動作を、
図２のタイムチャートにより説明する。なお図２におい
て、７Ａは入力クロック７Ａの波形図、６Ａはデータ６
Ａの波形図、１ＡはＤＦＦ回路１の出力波形図、２Ａは
比較回路２の出力波形図、１０はリセット信号１０Ａの
波形図、３Ａはエンコード回路３の出力波形図、４Ａは
セレクタ回路４の出力波形図、５Ａは比較回路２の出力
波形図、１２ＡはＡＮＤ回路１２の出力波形図、９はフ
レーム検出信号の出力波形図である。
図２のタイムチャートにより説明する。なお図２におい
て、７Ａは入力クロック７Ａの波形図、６Ａはデータ６
Ａの波形図、１ＡはＤＦＦ回路１の出力波形図、２Ａは
比較回路２の出力波形図、１０はリセット信号１０Ａの
波形図、３Ａはエンコード回路３の出力波形図、４Ａは
セレクタ回路４の出力波形図、５Ａは比較回路２の出力
波形図、１２ＡはＡＮＤ回路１２の出力波形図、９はフ
レーム検出信号の出力波形図である。
【００３０】まず、時刻Ａにおいてリセット端子１０か
らのリセット信号１０Ａが入力され、エンコード回路３
が初期化されてその出力３ＡがＬＯＷになることで、エ
ンコード回路３は比較回路２からの検出出力であるデー
タ２Ａの待機状態となる。そして、入力されたデータ６
Ａに、ある時刻Ｂ〜Ｃにかけてフレーム検出パターン
１，……，ｎ，ｎ＋１，……，３２が入力された場合、
ＤＦＦ回路１は、クロック７Ａにより、入力データ６Ａ
を１クロック遅らせたデータ１Ａを出力する。
らのリセット信号１０Ａが入力され、エンコード回路３
が初期化されてその出力３ＡがＬＯＷになることで、エ
ンコード回路３は比較回路２からの検出出力であるデー
タ２Ａの待機状態となる。そして、入力されたデータ６
Ａに、ある時刻Ｂ〜Ｃにかけてフレーム検出パターン
１，……，ｎ，ｎ＋１，……，３２が入力された場合、
ＤＦＦ回路１は、クロック７Ａにより、入力データ６Ａ
を１クロック遅らせたデータ１Ａを出力する。
【００３１】一方、データ６Ａとデータ１Ａの状態を監
視している比較回路２は、時刻Ｃにおいてフレーム検出
パターン１〜８を検出し、３２本の出力のデータ２Ａの
うちの１本をＬＯＷとして検出信号を出力する。ＡＮＤ
回路１２は、データ２Ａのうち１本がＬＯＷとなること
でフレーム検出信号１２ＡをＬＯＷとする。エンコード
回路３は、データ２Ａを受けエンコード信号３Ａを出力
し保持する。
視している比較回路２は、時刻Ｃにおいてフレーム検出
パターン１〜８を検出し、３２本の出力のデータ２Ａの
うちの１本をＬＯＷとして検出信号を出力する。ＡＮＤ
回路１２は、データ２Ａのうち１本がＬＯＷとなること
でフレーム検出信号１２ＡをＬＯＷとする。エンコード
回路３は、データ２Ａを受けエンコード信号３Ａを出力
し保持する。
【００３２】またエンコード信号３Ａにより、セレクタ
出力４Ａは、フレーム検出パターン（１〜８）をＱ'1〜
Ｑ'8に整列して出力する。この時、セレクタ回路４から
の出力であるデータ４ＡのうちＱ'9〜Ｑ'32 がフレーム
検出パターンの残り４バイトであれば、比較回路２は検
出信号５ＡをＬＯＷとする。ＯＲ回路１４は、フレーム
検出信号１２Ａと検出信号５ＡがＬＯＷであるとき、フ
レーム検出信号１４ＡをＬＯＷとする。このように比較
回路１と比較回路２の検出結果が、ＡＮＤ回路１４から
のフレーム検出信号９により同時検出かどうかが判定す
ることで、パターン検出が正確に行われたかどうかが判
断される。
出力４Ａは、フレーム検出パターン（１〜８）をＱ'1〜
Ｑ'8に整列して出力する。この時、セレクタ回路４から
の出力であるデータ４ＡのうちＱ'9〜Ｑ'32 がフレーム
検出パターンの残り４バイトであれば、比較回路２は検
出信号５ＡをＬＯＷとする。ＯＲ回路１４は、フレーム
検出信号１２Ａと検出信号５ＡがＬＯＷであるとき、フ
レーム検出信号１４ＡをＬＯＷとする。このように比較
回路１と比較回路２の検出結果が、ＡＮＤ回路１４から
のフレーム検出信号９により同時検出かどうかが判定す
ることで、パターン検出が正確に行われたかどうかが判
断される。
【００３３】以上のように構成される実施例のパターン
検出回路においては、比較回路２では８ビット比較回路
が３２個であり、また比較回路５では２４ビット比較回
路が１個必要である。したがって、比較回路に用いる排
他的論理和は８×３２＋２４×１＝２８０個必要とな
る。これは同条件下における従来回路の実施例の約１／
４の回路規模で実現できる。
検出回路においては、比較回路２では８ビット比較回路
が３２個であり、また比較回路５では２４ビット比較回
路が１個必要である。したがって、比較回路に用いる排
他的論理和は８×３２＋２４×１＝２８０個必要とな
る。これは同条件下における従来回路の実施例の約１／
４の回路規模で実現できる。
【００３４】つまり、フレーム検出パターンがｎバイト
で、また並列処理本数をｍ本とした場合において、従来
技術では比較回路がｎ×８×ｍ個の排他的論理和が必要
であったが、この発明によれば比較回路が８×ｍ＋（ｎ
−１）×８個の排他的論理和で構成できる。このため、
小規模の回路規模でフレームパターンの検出回路を実現
できる。
で、また並列処理本数をｍ本とした場合において、従来
技術では比較回路がｎ×８×ｍ個の排他的論理和が必要
であったが、この発明によれば比較回路が８×ｍ＋（ｎ
−１）×８個の排他的論理和で構成できる。このため、
小規模の回路規模でフレームパターンの検出回路を実現
できる。
【００３５】
【発明の効果】この発明によれば、フレーム検出パター
ンにおけるパターン検出を２段階としたので、検出手段
（比較回路）における比較ビット数の減少による回路規
模の縮小が図れ、並列入力データ数を増やしても回路規
模の小さいパターン検出回路を提供することができる。
ンにおけるパターン検出を２段階としたので、検出手段
（比較回路）における比較ビット数の減少による回路規
模の縮小が図れ、並列入力データ数を増やしても回路規
模の小さいパターン検出回路を提供することができる。
【図１】この発明のパターン検出回路の実施例の構成を
示したブロック図である。
示したブロック図である。
【図２】図１のパターン検出回路のタイムチャートであ
る。
る。
【図３】高速なデータを分離して並列化した例を示した
説明図である。
説明図である。
【図４】従来技術によるパターン検出回路の一例の構成
を示すブロック図である。
を示すブロック図である。
【図５】図４のパターン検出回路を構成する比較回路の
説明図である。
説明図である。
【図６】図４のパターン検出回路を構成するエンコーダ
回路の説明図である。
回路の説明図である。
【図７】図４のパターン検出回路のタイムチャートであ
る。
る。
１ Ｄ型フリップフロップ回路 ２ 比較回路 ３ エンコード回路 ４ セレクタ回路 ５ 比較回路 １１ 比較回路 １２ ＡＮＤ回路 １４ ＯＲ回路 １１１ 排他的論理和回路 １１２ ＯＲ回路 ３３ エンコーダ ３４ 保持回路 ３５ ＡＮＤ回路
Claims (2)
- 【請求項１】 入力された並列のデータを遅延させる遅
延手段(1) と、前記入力された並列のデータと前記遅延
された並列のデータを比較して前記入力された並列のデ
ータ中のフレーム検出パターンを検出して検出結果を出
力する検出手段(2,5) と、前記検出結果に応じて前記入
力された並列データの並び換えを行う選択手段(4) とを
備えるパターン検出回路において、 前記検出手段(2,5) が、前記入力された並列データ中の
フレーム検出パターンの一部を検出する第１の検出手段
(2) と、前記並び換え後において前記フレーム検出パタ
ーンの残りを検出する第２の検出手段(5) を有してなる
ことを特徴とするパターン検出回路。 - 【請求項２】 前記第１の検出結果の出力と前記第２の
検出結果の出力を検出してフレーム検出信号を出力する
検出信号発生手段(14)を更に備えたことを特徴とする請
求項１記載のパターン検出回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6085635A JPH07273754A (ja) | 1994-03-31 | 1994-03-31 | パターン検出回路 |
| FR9503691A FR2718261B1 (fr) | 1994-03-31 | 1995-03-29 | Circuit de détection de configuration. |
| DE19511541A DE19511541C2 (de) | 1994-03-31 | 1995-03-29 | Musterdetektionsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6085635A JPH07273754A (ja) | 1994-03-31 | 1994-03-31 | パターン検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273754A true JPH07273754A (ja) | 1995-10-20 |
Family
ID=13864299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6085635A Pending JPH07273754A (ja) | 1994-03-31 | 1994-03-31 | パターン検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH07273754A (ja) |
| DE (1) | DE19511541C2 (ja) |
| FR (1) | FR2718261B1 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060143A (en) * | 1988-08-10 | 1991-10-22 | Bell Communications Research, Inc. | System for string searching including parallel comparison of candidate data block-by-block |
| GB2253296B (en) * | 1991-02-28 | 1995-05-24 | Toshiba Kk | Pattern recognition apparatus |
| JPH05206973A (ja) * | 1992-01-29 | 1993-08-13 | Nec Corp | フレームパタン検出回路 |
| JPH05206974A (ja) * | 1992-01-29 | 1993-08-13 | Nec Corp | フレームパタン検出回路 |
-
1994
- 1994-03-31 JP JP6085635A patent/JPH07273754A/ja active Pending
-
1995
- 1995-03-29 DE DE19511541A patent/DE19511541C2/de not_active Expired - Fee Related
- 1995-03-29 FR FR9503691A patent/FR2718261B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2718261B1 (fr) | 2001-07-06 |
| DE19511541C2 (de) | 2002-10-24 |
| DE19511541A1 (de) | 1995-10-05 |
| FR2718261A1 (fr) | 1995-10-06 |
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