DE19511541A1 - Musterdetektionsschaltung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Musterdetektionsschaltung gemäß dem Anspruch 1. Eine derartige Musterdetektionsschaltung detektiert ein in mehreren parallelen Daten enthaltenes Rahmendetektionsmuster, so daß die mehreren parallelen Daten in einer vorgegebenen Reihenfolge zu sortiert werden.

Im allgemeinen wird ein Hochgeschwindigkeitsdatenstring in mehrere, parallele Daten zerlegt, so daß das parallel­ verarbeitende System diese parallelen Daten verarbeitet, um eventuell den Hochgeschwindigkeitsdatenstring (String = Sequenz von Zeichen) mit niedriger Geschwindigkeit ab­ zuarbeiten. Bei einer derartigen Parallelisierung hängt eine Positionsbeziehung zwischen den parallelen Daten vom Timing (Timing = Steuerung des zeitlichen Ablaufs mit mindestens einem Taktsignal) der Zerlegung des Hochgeschwindigkeitsdatenstrings ab.

Die Fig. 3A bis 3C zeigen Beispiele der Anordnung von parallelen Daten D0-Dn, von denen jede aus einer Code-Sequenz besteht. Dabei wird ein durch Codes 1, 2, 3, . . ., n, . . . dargestellter Hochgeschwindigkeits­ datenstring in "n" parallele Daten zerlegt. Ein erstes Beispiel in Fig. 3A zeigt, daß ein erster Code "1" dem parallelen Datum D0 zugewiesen wird; ein zweites Beispiel in Fig. 3B zeigt, daß der erste Code "1" dem parallelen Datum D1 zugewiesen wird; und ein drittes Beispiel in Fig. 3C zeigt, daß der erste Code "1" dem parallelen Datum Dn zugewiesen wird. Deshalb gibt es "n" Möglichkeiten der Anordnung der parallelen Daten D0-Dn.

Nach dem Zerlegen des Hochgeschwindigkeitsdatenstrings in die mehreren, parallelen Daten ist es erforderlich, eine Positionsbeziehung zwischen den mehreren, parallelen Daten zu detektieren. Überdies ist es erforderlich, sie in eine gewünschten Anordnung, z. B. einer Anordnung gemäß Fig. 3A zu sortieren.

Fig. 4 zeigt ein Beispiel der Mustererkennungsschaltung. Diese Mustererkennungsschaltung enthält ein D-Flip-Flop ("DFF" in Fig. 4) 1, eine Vergleichschaltung 11, eine Codierschaltung 3, eine Auswählschaltung 4 und eine UND-Schaltung 12. Überdies sind ein Dateneingang 6, ein Takteingang 7, ein Datenausgang 8, ein Resetanschluß 10 und ein Detektionssignalausgang 13 vorgesehen.

Nun wird die Mustererkennungsschaltung mit Bezug auf eine bestimmte Operation beschrieben, in welcher ein Signal mit einem Rahmendetektionsmuster mit 32 Bit (also mit 4 Byte der Wortbreite 8) in "32" parallele Daten zerlegt wird, so daß eine Positionsbeziehung mit Bezug zu diesen parallelen Daten dedektiert wird. Zuerst werden "32" durch das Bezugszeichen "6A" bezeichnete parallele Daten am Dateneingang 6 angelegt und der DFF-Schaltung 1 zugeführt. In der DFF-Schaltung 1 werden die 32 parallelen Daten 6A unter Verwendung des Taktsignales 7A Re-Timing-Operationen (also Operationen zur erneuten Zeitablaufsteuerung) unterworfen, so daß verzögerte parallele Daten "1A" ausgegeben werden. Wenn die 32 parallelen Daten 6A als Q1 (t), Q2 (t), Q3 (t), Q4 (t), . . . , Q32 (t) dargestellt werden, werden die verschobenen parallelen Daten 1A durch Q1 (t-1), Q2 (t-1), Q3 (t-1), Q4 (t-1), . . . , Q32 (t-1) dargestellt.

Die Vergleichschaltung 11 empfängt als Input die parallelen Daten 6A des Dateneingangs 6 und die von der DFF-Schaltung ausgegebenen, verzögerten, parallelen Daten 1A; in anderen Worten empfängt die Vergleichsschaltung 11 als Input einen Satz von parallelen Daten Q1 (t), Q2 (t), . . . , Q31 (t) und einen Satz verschobener, paralleler Daten Q1 (t-1), Q2 (t-1), . . . , Q32 (t-1). Dann vergleicht die Vergleichsschaltung 11 jeweils die Daten "Q1 (t-1) bis 32 (t-1)", "Q2 (t-1) bis Q1 (t)", . . . ., "Q32 (t-1) bis Q31 (t)" mit dem Rahmendetektionsmuster von 32 Bit, so daß "32" Daten 11A als Ergebnisse des Vergleichs ausgegeben werden.

Die Codierschaltung 3 nimmt die 32 Daten 11A als Input auf und codiert sie, um so detektierte Positionen zu erhalten, welche als codiertes Signal 3A ausgegeben werden. Wenn ein zu detektierendes Signal in den "32" Daten 11A auftritt, speichert die Codierschaltung 3 ein Codiersignal 3A und hält es, bis ihr ein Reset-Signal 10A von der Resetleitung 10 zugeführt wird.

Die Auswählschaltung 4 empfängt als Input das Codiersignal 3A als Steuersignal davon. Überdies nimmt die Auswählschaltung 4 die parallelen Daten 6A, also Q1 (t), Q2 (t) Q31 (t), sowie die verschobenen, parallelen Daten 1A, also Q1 (t-1), Q2 (t-1), . . . , Q32 (t-1). Dann wandelt die Auswählschaltung 4 ihre Inputs und gibt Daten 4A derart aus, daß ihre Outputs in einer bestimmten Reihenfolge angeordnet sind, die mit dem Top-Byte (also dem Byte an einem bestimmten Ende) des von der Vergleichschaltung 11 detektierten Rahmen-Detektions­ musters beginnt. Wenn das Detektionssignal bei irgendeinem der Outputs 11A der Vergleichsschaltung 11 auftritt, gibt die UND-Schaltung 12 ein Rahmendedektionssignal 12A aus.

Fig. 5 zeigt ein Beispiel des Aufbaus der Vergleichschaltung 11 für 32 Bit. In Fig. 5 ist die Vergleichschaltung mit einer Exklusiv-ODER-Schaltung 111 und einer ODER-Schaltung 112 ausgebildet. Wenn für den Vergleich verwendete Referenzdaten 113 mit Daten 114 koinzidieren (also übereinstimmen), die ein zu vergleichendes Objekt darstellen, wird jeder Output der Exklusiv-ODER-Schaltung 111 auf "LOW" gesetzt. Ein Output 115 der ODER-Schaltung 112 wird zu "LOW" wenn alle Outputs der Exklusiv-ODER-Schaltung 111 auf "LOW" stehen. Um die "32" Möglichkeiten der Anordnung der Daten zu detektieren ist die Vergleichschaltung 11 in Fig. 4 unter Einsatz von "32" Sätzen der Schaltung gemäß Fig. 5 ausgebildet.

Fig. 6 zeigt ein Beispiel des Aufbaus der Codierschaltung 3. Diese Codierschaltung ist mit einem Codierer 33, einer Halteschaltung 34 und einer UND-Schaltung 35 ausgebildet. In Fig. 6 sind ein Eingang 30, ein Ausgang 31 und eine Reset-Leitung 32 vorgesehen. Wenn eine 32-Bit-Vergleichsschaltung 11 des Aufbaus gemäß Fig. 5 verwendet wird, erzeugt die Vergleichsschaltung 11 32 Arten von Outputs; daher werden in Fig. 4 "32" Sätze der Codierschaltung eingesetzt. In anderen Worten werden "32" Eingänge für die Codierschaltung 3 in der Mustererkennungsschaltung nach Fig. 4 vorgesehen. Der Codierer 33 empfängt Input-Signale 30A und gibt als Output einen binären Code 33A aus. Die UND-Schaltung 35 gibt ein Detektionssignal 35A aus, wenn ein zu detektierendes Signal unter den Eingangssignalen (Inputs) 30A vorliegt. Die Halteschaltung 34 hält den binären Code 33A durch das Detektionssignal 35A, so daß als Output die Haltedaten 34A ausgegeben werden. Die Haltedaten 34A werden gehalten, bis die Halteschaltung 34 von der Resetleitung 32 ein Resetsignal 32A empfängt.

Nun werden die Operationen der Musterdetektionsschaltung in Fig. 4 mit Bezug auf das Zeitdiagramm in Fig. 7 beschrieben. Fig. 7 zeigt einen Impulsfolgen-Kurven­ verlauf des Taktsignales 7A, eine Datenanordnung der parallelen Daten 6A, eine Datenanordnung der verzögerten, parallelen Daten 1A, die als Output von der DFF-Schaltung 1 ausgegeben werden, die Ausgangssignale (Output) 12A der UND-Schaltung 12, das Resetsignal 10A, das Ausgangssignal 3A der Codierschaltung 3 und die Ausgangssignale 4A der Auswählschaltung 4.

Nach einer Zeit "A" nimmt die Codierschaltung 3 das Resetsignal 10A von der Resetleitung 10 als Input an, so daß die Codierschaltung 3 initialisiert ist. Zu diesem Zeitpunkt ist der Output 3A der Codierschaltung 3 auf "LOW", so daß ein Standby-Zustand (also ein Wartezustand) für die Daten 11A gesetzt ist, was die Folge der Detektion der Vergleichschaltung 11 ist. Wenn die parallelen Daten 6A das Rahmendetektionsmuster in Form der Bits 1, . . . , n, n+1, . . . , 32 zu den Zeiten "B" und "C" enthält, verschiebt die DFF-Schaltung 1 die parallelen Daten 6A um einen Takt des Taktsignales 7A, um so die Daten 1A als Output auszugeben.

Die Vergleichschaltung 11, die die Zustände der Daten 6A und 1A überwacht, detektiert das Rahmendetektionsmuster (1-32) in der Zeit C; eines der "32" Output-Daten 11A wird als Detektionssignal verwendet, das auf "LOW" gesetzt. Da eine der "32" Output-Daten 11A auf "LOW" gesetzt wird, setzt die UND-Schaltung 12 das Rahmendetektionssignal 12A auf "LOW". Auf den Erhalt der Daten 11A hin gibt die Codierschaltung 3 das Codiersignal 3A aus, das eine Zeit lang gehalten wird. Die Auswählschaltung 4 gibt als Output die Daten 4A an den Datenausgang 8 aus, wobei das Rahmendetektionsmuster (1-32) einer Sortieroperation unterworfen wird. Die Musterdetektionsschaltung nach Fig. 4 weist das schwerwiegende Problem auf, daß die Größe der Schaltung mit ansteigender Anzahl paralleler Daten wächst. Wenn z. B. die Musterdetektionsschaltung nach Fig. 4 das Rahmendetektionsmuster mit 32 Bit verwendet, ist es erforderlich, "32" Sätze der 32-Bit-Vergleichschaltung 32 einzusetzen. Deshalb berechnet sich die Anzahl der Exklusiv-Oder-Schaltungen die in einer derartigen großen Vergleichschaltung erforderlich sind folgendermaßen:
32×32 = 1024.

Diese Tendenz tritt deutlich hervor, wenn die Zerlegungsrate für den Hochgeschwindigkeitsdatenstring erhöht wird, um die Datenverarbeitungsgeschwindigkeit zu verringern, so daß die Anzahl der als Input eingegebenen, parallelen Daten ansteigt. In diesem Fall wird die Größe der Schaltung erheblich gesteigert.

Aufgabe der vorliegenden Erfindung ist es, eine Musterdetektionsschaltung zu schaffen, bei der die Größe der Schaltung reduziert werden kann, sogar wenn die Anzahl der als Input eingegebenen, parallelen Daten erhöht wird.

Diese Aufgabe wird durch den Anspruch 1 gelöst.

Die vorliegende Erfindung bezieht sich auf eine Musterdetektionsschaltung die von dem parallelen Verarbeitungssystem verwendet wird, in welchem ein Hoch­ geschwindigkeitsdatenstring in mehrere parallele Daten zerlegt wird, so daß die mehreren parallelen Daten mit niedriger Geschwindigkeit verarbeitet werden. Die Musterdetektionsschaltung detektiert ein Rahmendetektions­ muster, welches eine Positionsbeziehung zwischen den mehreren parallelen Daten repräsentiert. Dabei werden die als Input eingegebenen, mehreren parallelen Daten um z. B. einen Takt verzögert; dann vergleicht eine erste Vergleichsschaltung die als Input eingegebenen, parallelen Daten mit den verzögerten parallelen Daten, um so ein Anfangsstück (z. B. das Top-Byte) des Rahmen­ detektionsmusters zu detektieren. Dann werden die mehreren, verzögerten, parallelen Daten in einer durch das detektierte Rahmendetektionsmuster definierten Reihenfolge sortiert. Eine zweite Vergleichsschaltung vergleicht die mehreren, sortierten, parallelen Daten miteinander, um so einen verbleibenden Teil des Rahmendetektionsmusters zu detektieren. Ein zur Detektion des Rahmendetektionsmusters korrespondierendes Detektionssignal wird außerdem basierend auf Outputs der Vergleichschaltungen erzeugt.

Da die vorliegende Erfindung zwei Vergleichsschaltungen einsetzt, kann jede von ihnen mit einer relativ niedrigen Anzahl von Exklusiv-ODER-Schaltungen gebildet werden. Daher kann die Gesamt-Schaltungsgröße der Musterdetektionsschaltung insgesamt verringert werden.

Weitere Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung eines Ausführungsbeispieles anhand der Zeichnung. Dabei zeigt:

Fig. 1 als Blockschaltbild den Aufbau einer Musterdetektionsschaltung gemäß einer Ausführungsform der vorliegenden Erfindung,

Fig. 2 ein Zeitdiagramm einer Vielzahl von in der Musterdetektionsschaltung in Fig. 1 verwendeten Daten und Signale,

Fig. 3A-3C aufeinanderfolgende Sequenzen von parallelen Daten, die durch Zerlegung des Hochgeschwindigkeitsdatenstrings erhalten werden,

Fig. 4 ein Blockschaltbild eines Beispiels der Musterdetektionsschaltung,

Fig. 5 als Blockschaltbild den detaillierten Aufbau einer in Fig. 4 verwendeten Vergleichschaltung,

Fig. 6 ein Blockschaltbild eines detaillierten Aufbaus einer in Fig. 4 verwendeten Codierschaltung und

Fig. 7 ein Zeitdiagramm mehrerer von der Musterdetektionsschaltung in Fig. 4 verwendeter Signale und Daten.

Fig. 1 zeigt eine Musterdetektionsschaltung nach einer Ausführungsform der vorliegenden Erfindung. Diese Musterdetektionsschaltung besteht aus der D-Flip-Flop-Schal­ tung 1, einer Vergleichsschaltung 2, der Codierschaltung 3, einer Auswählschaltung 4, einer Vergleichschaltung 5, der UND-Schaltung 12 und einer ODER-Schaltung 14. Überdies sind die Dateneingänge 6, der Takteingang 7, die Datenausgänge 8, ein Detektionssignal-Aus­ gang 9 und die Resetleitung 10 vorgesehen.

Die vorliegende Ausführungsform gemäß Fig. 1 zeigt ein Beispiel der Musterdetektionsschaltung die musterbezogene Positionen in den "32" durch Zerlegung des Signals das das Rahmendetektionsmuster von 32 Bits aufweist (also 4 Bytes) mit einem Faktor "32" erhaltenen, parallelen Daten detektiert. In Fig. 1 sind die DFF-Schaltung 1, die Codierschaltung 3, die Auswählschaltung 4 und die UND-Schaltung 12 alle äquivalent zu denjenigen in Fig. 4; daher wird ihre detaillierte Beschreibung weggelassen.

Die am Dateneingang 6 anliegenden "32" parallelen Daten 6A werden der DFF-Schaltung 1 zugeführt. In der DFF-Schaltung 1 werden diese parallelen Daten 6A Re-Timing-Operationen unter Verwendung des Taktsignals 7A unterworfen, so daß die "32" verschobenen parallelen Daten 1A als Output ausgegeben werden. Dabei werden die dem Dateneingang 6 zugeführten "32" parallelen Daten als Q1 (t), Q2 (t), Q3 (t), Q4 (t), . . . , Q32 (t) dargestellt, wobei die "32" verschobenen, parallelen Daten 1A, die Re- Timing-Operationen in der DFF-Schaltung unterworfen worden sind, durch Q1 (t-1), Q2 (t-1), Q3 (t-1), Q4 (t-1), . . . , Q32 (t-1) dargestellt werden.

Die Vergleichschaltung 2 empfängt als Input sowohl einige der parallelen Daten 6A wie auch die verzögerten parallelen Daten 1A; in anderen Worten empfängt die Vergleichschaltung 2 als Input Q1 (t), Q2 (t), . . . , Q7 (t) sowie Q1 (t-1), Q2 (t-1), . . . , Q32 (t-1). Die Vergleichschaltung 2 vergleicht Daten mit 8 Bit (also ein Byte der Wortbreite 8), die zu jedem der "Q1 (t-1) bis Q8 (t-1)", "Q2 (t-1) bis Q9 (t-1)", . . . , "Q32 (t-1) bis Q7 (t)" korrespondiert, beginnend mit dem 1. Byte des Rahmendetektionsmusters, so daß "32" Daten 2A als Vergleichsergebnisse zu erzeugt werden.

Die Codierschaltung 3 empfängt als Input die "32" Daten 2A, um als Output das Codiersignal 3A auszugeben, welches das Steuerungssignal für die Auswähleinheit 4 ist. Bis zum Empfang des Resetsignals 10A von der Resetleitung 10 hält die Codierschaltung 3 das obige Signal 3A.

Die Auswählschaltung 4 empfängt das Codiersignal 3A und bekommt auch als Input die parallelen Daten 6A und die verzögerten parallelen Daten 1A, also Q1 (t), Q2 (t), . . . , Q31 (t) und Q1 (t-1), Q2 (t-1), . . . , Q32 (t-1). Die Auswählschaltung 4 verändert diese Inputs derart, daß die Anordnung ihrer Outputs beim ersten Byte das von der Vergleichschaltung 2 detektiert wird beginnt, so daß sie die Daten 4A ausgibt. Wenn die Daten 4A, die von der Auswählschaltung 4 ausgegeben werden durch Q′1 (t-1), Q′2 (t-1), Q′3 (t-1), Q′4 (t-1), . . ., Q′32 (t-1) repräsentiert werden, korrespondiert ein Satz mit den Daten Q′1 (t-1), Q′8 (t-1) zum Top-Byte, also zum ersten Byte des Rahmendetektionsmusters, welches als "Rahmen- Anfangs-Muster" bezeichnet wird.

Um zu überprüfen, ob ein Satz von Daten Q′9 (t-1) bis Q′32 (t-1) äquivalent zu den übrigen 3 Bytes des Rahmendetektionsmusters (also zum Restteil) ist, welche auf das Rahmen-Anfangs-Muster folgend angeordnet sind, werden dann diese Daten der Vergleichschaltung 5 zugeführt. Die Vergleichschaltung 5 führt einen Vergleich mit den "24" Daten Q′9 (t-1) bis Q′32 (t-1), die in den von der Auswählschaltung 4 ausgegebenen Daten 4A geliefert werden, durch, um als Output ein Detektionssignal 5A auszugeben.

Die UND-Schaltung 12 gibt als Output das Rahmen­ detektionssignal 12A aus, wenn das Detektionssignal in irgendeiner der von der Vergleichschaltung 2 als Output ausgebenen Daten 2A auftritt. Dieses Rahmendetektionssignal 12A wird zusammen mit dem Detektionssignal 5A der Vergleichschaltung 5 einer ODER-Operation in der ODER-Schaltung 14 unterworfen. Die ODER-Schaltung 14 produziert nur dann ein Rahmendetektionssignal 14A wenn die beiden Vergleichschaltungen 2 und 5 gleichzeitig das Rahmen­ detektionsmuster detektieren, also erkennen.

Wie oben beschrieben wird die in der Musterdetektionsschaltung nach Fig. 4 eingesetzte Vergleichschaltung 11 aus "32" Sätzen der Vergleichschaltung mit 32 Bit gebildet, wobei jeder Satz der Vergleichschaltung für 32 Bit aus "32" Exklusiv-ODER-Schal­ tungen gebildet wird. Hingegen ist die Musterdetektionsschaltung gemäß der vorliegenden Erfindung derart ausgebildet, daß die Vergleichschaltung 2 mit "32" Sätzen der Vergleichschaltung für 8 Bit gebildet wird, wobei jeder Satz der Vergleichschaltung für 8 Bit mit "8" Exklusiv-ODER-Schaltungen gebildet wird. Überdies wird die Vergleichschaltung 5 durch eine Vergleichschaltung für 24 Bit gebildet, welche aus "24" Exklusiv-ODER-Schaltungen gebildet ist.

Nun werden die Operationen der Mustererkennungsschaltung der vorliegenden Erfindung detailliert mit Bezug auf das Zeitdiagramm in Fig. 2 beschrieben. Fig. 2 zeigt den Impulsfolgen-förmigen Kurvenverlauf des Taktsignales 7A, die Anordnung der Daten 6A, die Anordnung der Daten 1A, die als Output ausgegebenen Daten 2A der Vergleichschaltung 2, das Resetsignal 10A, das Codiersignal 3A, die Anordnung der von der Auswählschaltung 4 als Output ausgegebenen Daten 4A, das Detektionssignal 5A der Vergleichschaltung 5, das von der UND-Schaltung 12 ausgegebene Rahmendetektionssignal 12A und das von der ODER-Schaltung 14 ausgegebene Rahmendetektionssignal 14A.

Zuerst empfängt zu einer Zeit A die Codierschaltung 3 das Resetsignal 10A von der Resetleitung 10, so daß die Codierschaltung 3 initialisiert wird. Dann wird das Codiersignal 3A auf "LOW" gesetzt, so daß die Codierschaltung 3 in einen Standby-Zustand gesetzt wird, in welchem die Codierschaltung 3 auf die von der Vergleichschaltung 2 als Output ausgegebenen Daten 2A wartet. In den Zeiten B und C verschiebt die DFF-Schaltung 1 die parallelen Daten 6A um einen Takt, um so die verzögerten, parallelen Daten 1A auszugeben, wenn die als Input eingegebenen, parallelen Daten 6A das Rahmendetektionsmuster mit den Bits 1, . . . , n, n+1, . . . , 32 enthalten.

Währenddessen überwacht die Vergleichschaltung 2 den Zustand der Daten 6A und 1A. Zur Zeit C detektiert die Vergleichschaltung 2 das Rahmendetektionsmuster der Bits 1 bis 8, so daß eines der "32" Daten 2A, die von der Vergleichschaltung 2 ausgegeben werden, auf "LOW" gesetzt wird und als Detektionssignal ausgegeben wird. Da eines der "32" Daten 2A auf "LOW" gesetzt ist, setzt die UND-Schaltung 12 den Pegel des Rahmendetektionssignals 12A auf "LOW". Auf den Empfang der Daten 2A hin gibt die Codierschaltung 3 als Output das Codiersignal 3A aus, welches gehalten wird.

Wegen des Codiersignals 3A ordnet die Auswählschaltung 4 ihre Daten 4A in einer Reihenfolge von Q′1 bis Q′8 basierend auf dem Rahmendetektionsmuster mit den Bits 1 bis 8 an. Zu diesem Zeitpunkt setzt, wenn Q′9 bis Q′32 innerhalb der von der Auswählschaltung 4 als Output ausgegebenen Daten 4A äquivalent zu den verbleibenden 3 Bytes des Rahmendetektionsmusters sind, die Vergleichschaltung 5A den Pegel des Detektionssignales 5 auf "LOW". Wenn das Rahmendetektionssignal 12A und das Detektionssignal 5A auf "LOW" gesetzt sind, wird das von der ODER-Schaltung 14 als Output ausgegebene Rahmendetektionssignal 14A auf "LOW" gesetzt. Damit wird das als Output von der ODER-Schaltung 14 ausgegebene Rahmendetektionssignal 14A verwendet, um eine Entscheidung zu treffen, ob die Ergebnisse des Vergleichs durch die Vergleichschaltungen 2 und 5 gleichzeitig erhalten werden.

Deshalb ist es möglich, eine Entscheidung zu treffen, ob die Musterdetektion präzise ausgeführt wurde.

In der Musterdetektionsschaltung der vorliegenden, oben beschriebenen Erfindung sind für die Vergleichschaltung 2 "32" Sätze der 8 Bit-Vergleichschaltungen erforderlich, während eine 24-Bit-Vergleichschaltung für die Vergleichschaltung 5 erforderlich ist.

Deshalb berechnet sich die Gesamtzahl der Exklusiv-ODER-Schal­ tungen, die in diesen Vergleichschaltungen erforderlich sind, folgendermaßen:
8×32 + 24×1 = 280.

Kurz ausgedrückt kann die vorliegende Erfindung mit einer sehr geringen Größe der Schaltung realisiert werden, wobei die erforderliche Anzahl der Exklusiv-ODER-Schaltungen etwa ein Viertel der in den eingangs erwähnten Musterdetektionsschaltungen erforderlichen Anzahl von Exklusiv-ODER-Schaltungen ist.

In anderen Worten erfordert, wenn das Rahmendetektionsmuster mit "n" Bytes und die Anzahl der als Input eingebenen, parallelen Daten durch "m" dargestellt wird, die Vergleichschaltung nach herkömmlicher Technologie eine große Anzahl von Exklusiv-ODER-Schaltungen, die mit "n×8×m" bezeichnet wird, während die Vergleichschaltung gemäß der vorliegenden Erfindung nur eine kleine Anzahl von Exklusiv-ODER-Schaltungen erfordert, die mit "8×m + (n-1)×8" dargestellt wird. Derart ist es möglich, eine Musterdetektionsschaltung mit einer geringen Schaltungsgröße zu realisieren.

Der Aufbau und die Anordnung der für die vorliegende Erfindung einsetzbaren Schaltungselemente sind nicht auf die im in Fig. 1 gezeigten Ausführungsbeispiel eingesetzten beschränkt.

Da die vorliegende Erfindung in unterschiedlichen Formen ausgebildet werden kann, ohne von den Grundgedanken der wesentlichen Merkmale abzuweichen, dient das vorliegende Ausführungsbeispiel lediglich der Veranschaulichung und nicht der Beschränkung, da der Schutzbereich der Erfindung lediglich durch die beiliegenden Ansprüche definiert wird und nicht durch die vorhergehende Beschreibung beschränkt wird, und alle Abwandlungen innerhalb der Anforderungen und Grenzen dieser Ansprüche oder Äquivalenzen dieser Anforderungen und Grenzen sind deshalb von den Ansprüchen gedeckt.

Claims (6)

1. Eine Musterdetektionsschaltung die

• - eine Inputeinrichtung (6) für den Input mehrerer, erster paralleler Daten (6A), die durch Zerlegung eines Hochgeschwindigkeitsdatenstrings erzeugbar sind;
• - eine Verzögerungseinrichtung (1) zur Verzögerung der mehreren ersten parallelen Daten zur Erzeugung von mehreren zweiten parallelen Daten (1A);
• - eine erste Detektionseinrichtung (2) für den jeweiligen Vergleich der ersten parallelen Daten mit den zweiten, parallelen Daten, um so ein Anfangsteil des Rahmendetektionsmuster innerhalb der mehreren ersten, parallelen Daten zu detektieren;
• - Sortiereinrichtungen (3, 4) zum Sortieren der mehreren, zweiten, parallelen Daten in einer durch das Rahmendetektionsmuster festgelegten Reihenfolge, um so mehrere dritte, parallele Daten (4A) zu erzeugen; und
• - eine zweite Detektionseinrichtung (5) zur Detektion eines Restteiles des Rahmendetektionsmusters innerhalb der mehreren dritten, parallelen Daten umfaßt.

2. Musterdetektionsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß sie überdies eine Detektionssignalerzeugungseinrichtung (12, 14) zur Erzeugung eines Detektionssignales aufweist, die auf die basierend auf den Detektions-Ergebnissen der ersten und zweiten Detektionseinrichtung durchgeführte Detektion des Rahmendetektionsmusters anspricht.

3. Musterdetektionsschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Verzögerungseinrichtung als D-Flip-Flop ausgebildet ist.

4. Musterdetektionsschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Detektionseinrichtung mit einer Vergleichschaltung für den jeweiligen Vergleich der ersten, parallelen Daten mit den zweiten, parallelen Daten ausgebildet ist, während die zweite Detektionsschaltung mit einer Vergleichsschaltung für den Vergleich der mehreren dritten, parallelen Daten miteinander ausgebildet ist, um die Detektion des Restteils des Rahmendetektionsmusters zu ermöglichen.

5. Musterdetektionsschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Rahmendetektionsmuster aus 32 Bit Daten besteht, so daß die Anzahl der mehreren, ersten, parallelen Daten gleich 32 ist.

6. Musterdetektionsschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Rahmendetektionsmuster aus 4 Bytes Daten besteht, so daß sein Anfangsteil das erste Byte der Daten und sein Restteil die zweiten bis vierten Bytes der Daten sind.