JPH05206973A - フレームパタン検出回路 - Google Patents
フレームパタン検出回路Info
- Publication number
- JPH05206973A JPH05206973A JP4036942A JP3694292A JPH05206973A JP H05206973 A JPH05206973 A JP H05206973A JP 4036942 A JP4036942 A JP 4036942A JP 3694292 A JP3694292 A JP 3694292A JP H05206973 A JPH05206973 A JP H05206973A
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- JP
- Japan
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- frame pattern
- frame
- signal
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Abstract
(57)【要約】
【目的】 フレームパタン検出を低速で行うことによ
り、回路の動作安定度を上げる。 【構成】 同一のフレームパタンを持つ信号をブロック
多重して作られた信号中のフレームパタンを検出する回
路において、信号ドロップ回路１０３によって受信信号
中から一定の割合で信号を抽出し、その抽出信号列に一
定の法則で現われるフレームパタンをパタン検出回路１
０４で検出する構成にした。
り、回路の動作安定度を上げる。 【構成】 同一のフレームパタンを持つ信号をブロック
多重して作られた信号中のフレームパタンを検出する回
路において、信号ドロップ回路１０３によって受信信号
中から一定の割合で信号を抽出し、その抽出信号列に一
定の法則で現われるフレームパタンをパタン検出回路１
０４で検出する構成にした。
Description
【０００１】
【産業上の利用分野】本発明はＰＣＭ通信装置等のディ
ジタル通信装置のフレーム同期回路におけるフレームパ
タン検出回路に係り、特に高いクロック周波数で使用さ
れクロック周期に対して回路の遅延時間が大きくなり通
常使用される従来のフレーム同期回路の使用が不可能に
なる場合に有効なフレームパタン検出回路に関するもの
である。
ジタル通信装置のフレーム同期回路におけるフレームパ
タン検出回路に係り、特に高いクロック周波数で使用さ
れクロック周期に対して回路の遅延時間が大きくなり通
常使用される従来のフレーム同期回路の使用が不可能に
なる場合に有効なフレームパタン検出回路に関するもの
である。
【０００２】
【従来の技術】ディジタル通信装置、特にＰＣＭ通信装
置においては伝送されるディジタル信号はワードあるい
はフレーム単位に多重化されるが、この多重化順序を受
信側において正しく認識するためにフレーム同期のため
の手段が必要であり、通常は伝送されるディジタル信号
の中にフレーム同期のためのあらかじめ決められ、かつ
フレーム内の他の位置では生じない特別のパタンを挿入
し、そのパタンを受信側で捜索し、受信装置のタイミン
グ回路を同期させることによって行われる。この特別な
フレームパタンを検出する従来のフレームパタン検出回
路としては次のようなものが一般的である。
置においては伝送されるディジタル信号はワードあるい
はフレーム単位に多重化されるが、この多重化順序を受
信側において正しく認識するためにフレーム同期のため
の手段が必要であり、通常は伝送されるディジタル信号
の中にフレーム同期のためのあらかじめ決められ、かつ
フレーム内の他の位置では生じない特別のパタンを挿入
し、そのパタンを受信側で捜索し、受信装置のタイミン
グ回路を同期させることによって行われる。この特別な
フレームパタンを検出する従来のフレームパタン検出回
路としては次のようなものが一般的である。
【０００３】図２は従来例で用いたフレーム構成例を示
す説明図である。この例では、フレームパタンとしてＡ
１，Ａ２，Ａ３の３バイトを割り当てている。例えば、
Ａ１にはＡＡｈ、Ａ２には１１ｈ、Ａ３として０１ｈを
挿入する。残りの１３バイトを情報信号に割り当て１フ
レーム１６バイトで構成される。
す説明図である。この例では、フレームパタンとしてＡ
１，Ａ２，Ａ３の３バイトを割り当てている。例えば、
Ａ１にはＡＡｈ、Ａ２には１１ｈ、Ａ３として０１ｈを
挿入する。残りの１３バイトを情報信号に割り当て１フ
レーム１６バイトで構成される。
【０００４】従来のフレームパタン検出回路の一例を図
６に示し説明する。まず、受信信号は受信信号入力端子
２０１から、受信クロックは受信クロック入力端子２０
２からシフトレジスタ２０３にそれぞれ入力される。こ
のシフトレジスタ２０３は、フレームパタンに割り当て
られている３バイト分の情報を蓄えられるよう２４ビッ
トの容量を持つ。そして、このシフトレジスタ２０３の
内容はコンパレータ２０４に入力される。つぎに、この
コンパレータ２０４は予め設定されているフレームパタ
ンＡＡ１１０１ｈとシフトレジスタ２０３から入力され
る２４ビットの情報を比較し、一致していればパルスを
フレームパルス出力端子２０５から出力する。この機能
はＡＮＤゲート等により簡単に実現できる。
６に示し説明する。まず、受信信号は受信信号入力端子
２０１から、受信クロックは受信クロック入力端子２０
２からシフトレジスタ２０３にそれぞれ入力される。こ
のシフトレジスタ２０３は、フレームパタンに割り当て
られている３バイト分の情報を蓄えられるよう２４ビッ
トの容量を持つ。そして、このシフトレジスタ２０３の
内容はコンパレータ２０４に入力される。つぎに、この
コンパレータ２０４は予め設定されているフレームパタ
ンＡＡ１１０１ｈとシフトレジスタ２０３から入力され
る２４ビットの情報を比較し、一致していればパルスを
フレームパルス出力端子２０５から出力する。この機能
はＡＮＤゲート等により簡単に実現できる。
【０００５】
【発明が解決しようとする課題】上述した従来のフレー
ムパタン検出回路では、回路の動作速度が受信クロック
のスピードで決まるため、信号の多重度が高くビットレ
ートが高い場合は、高速クロックでの動作が要求され、
フレームパタン検出回路の実現が困難になるという課題
があった。
ムパタン検出回路では、回路の動作速度が受信クロック
のスピードで決まるため、信号の多重度が高くビットレ
ートが高い場合は、高速クロックでの動作が要求され、
フレームパタン検出回路の実現が困難になるという課題
があった。
【０００６】
【課題を解決するための手段】本発明のフレームパタン
検出回路は、互いにビットレートが等しくフレーム構成
も同一な信号２ｎ本をフレームアラインメントをとった
後にｍビット毎にブロック多重し（ｍ，ｎ：自然数）、
かつ多重化されるチャネル毎に各チャネル同一のフレー
ムパタン（Ｆ１）と各チャネル独自のチャネル識別パタ
ン（Ｆ２）をもつディジタル多重化方式で多重化された
信号中のフレームパタンを検出するフレームパタン検出
回路において、受信符号列を（ｍ×ｋ）ビット毎にブロ
ックに分け、上記各ブロックから（ｍ×ｊ）ビット抽出
するビット抽出手段（ｋはｐｋ＝２ｎを満たす自然数、
ただしｐは２以上の自然数、また、ｊはｊ≦ｋなる自然
数）と、抽出信号列に発生するフレームパタン（Ｆ１）
を検出するフレームパタン検出手段と、このフレームパ
タン検出手段により検出したフレームパタン検出位置と
上記ブロック分けを行ったブロックの境界とのビット位
相差を検出するビット位相差検出手段と、このビット位
相差検出手段により検出したビット位相差だけ受信符号
列を遅延させる遅延手段と、前記フレームパタン検出手
段により検出したフレームパタン（Ｆ１）から決定され
るフレームパタン（Ｆ２）位置を上記抽出信号列から検
出しこのフレームパタン（Ｆ２）位置に検出されるパタ
ンと上記ビット位相差とを基に抽出信号列のチャネル識
別を行うチャネル識別手段と、このチャネル識別手段に
よって得られたチャネル識別結果から一意に決まる位相
でパルスを発生させるパルス発生手段とを備えるもので
ある。
検出回路は、互いにビットレートが等しくフレーム構成
も同一な信号２ｎ本をフレームアラインメントをとった
後にｍビット毎にブロック多重し（ｍ，ｎ：自然数）、
かつ多重化されるチャネル毎に各チャネル同一のフレー
ムパタン（Ｆ１）と各チャネル独自のチャネル識別パタ
ン（Ｆ２）をもつディジタル多重化方式で多重化された
信号中のフレームパタンを検出するフレームパタン検出
回路において、受信符号列を（ｍ×ｋ）ビット毎にブロ
ックに分け、上記各ブロックから（ｍ×ｊ）ビット抽出
するビット抽出手段（ｋはｐｋ＝２ｎを満たす自然数、
ただしｐは２以上の自然数、また、ｊはｊ≦ｋなる自然
数）と、抽出信号列に発生するフレームパタン（Ｆ１）
を検出するフレームパタン検出手段と、このフレームパ
タン検出手段により検出したフレームパタン検出位置と
上記ブロック分けを行ったブロックの境界とのビット位
相差を検出するビット位相差検出手段と、このビット位
相差検出手段により検出したビット位相差だけ受信符号
列を遅延させる遅延手段と、前記フレームパタン検出手
段により検出したフレームパタン（Ｆ１）から決定され
るフレームパタン（Ｆ２）位置を上記抽出信号列から検
出しこのフレームパタン（Ｆ２）位置に検出されるパタ
ンと上記ビット位相差とを基に抽出信号列のチャネル識
別を行うチャネル識別手段と、このチャネル識別手段に
よって得られたチャネル識別結果から一意に決まる位相
でパルスを発生させるパルス発生手段とを備えるもので
ある。
【０００７】
【作用】本発明においては、信号ドロップ回路によって
受信信号中から一定の割合で信号を抽出し、その抽出信
号列に一定の法則で現われるフレームパタンをフレーム
パタン検出回路で検出する。
受信信号中から一定の割合で信号を抽出し、その抽出信
号列に一定の法則で現われるフレームパタンをフレーム
パタン検出回路で検出する。
【０００８】
【実施例】図１は本発明によるフレームパタン検出回路
の一実施例を示すブロック図である。この図１におい
て、１０１は受信信号が印加される受信信号入力端子、
１０２は受信クロックが入力する受信クロック入力端
子、１０３は信号ドロップ回路で、この信号ドロップ回
路１０３は受信符号列を（ｍ×ｋ）ビット毎にブロック
に分け、この各ブロックから（ｍ×ｊ）ビット抽出する
ビット抽出手段（ｋはｐｋ＝２ｎを満たす自然数、ただ
しｐは２以上の自然数、また、ｊはｊ≦ｋなる自然数）
を構成している。１０４はパタン検出回路で、このパタ
ン検出回路１０４は抽出信号列に発生するフレームパタ
ン（Ｆ１）を検出するフレームパタン検出手段とこのフ
レームパタン検出手段により検出したフレームパタン検
出位置と上記ブロック分けを行ったブロックの境界との
ビット位相差を検出するビット位相差検出手段およびフ
レームパタン検出手段により検出したフレームパタン
（Ｆ１）から決定されるフレームパタン（Ｆ２）位置を
上記抽出信号列から検出しこのフレームパタン（Ｆ２）
位置に検出されるパタンと上記ビット位相差とを基に抽
出信号列のチャネル識別を行うチャネル識別手段ならび
にこのチャネル識別手段によって得られたチャネル識別
結果から一意に決まる位相でパルスを発生させるパルス
発生手段を有している。１０５は可変遅延回路で、この
可変遅延回路１０５は上記ビット位相差検出手段により
検出したビット位相差だけ受信符号列を遅延させる遅延
手段を構成している。１０６は信号出力端子、１０７は
フレームパルス出力端子である。
の一実施例を示すブロック図である。この図１におい
て、１０１は受信信号が印加される受信信号入力端子、
１０２は受信クロックが入力する受信クロック入力端
子、１０３は信号ドロップ回路で、この信号ドロップ回
路１０３は受信符号列を（ｍ×ｋ）ビット毎にブロック
に分け、この各ブロックから（ｍ×ｊ）ビット抽出する
ビット抽出手段（ｋはｐｋ＝２ｎを満たす自然数、ただ
しｐは２以上の自然数、また、ｊはｊ≦ｋなる自然数）
を構成している。１０４はパタン検出回路で、このパタ
ン検出回路１０４は抽出信号列に発生するフレームパタ
ン（Ｆ１）を検出するフレームパタン検出手段とこのフ
レームパタン検出手段により検出したフレームパタン検
出位置と上記ブロック分けを行ったブロックの境界との
ビット位相差を検出するビット位相差検出手段およびフ
レームパタン検出手段により検出したフレームパタン
（Ｆ１）から決定されるフレームパタン（Ｆ２）位置を
上記抽出信号列から検出しこのフレームパタン（Ｆ２）
位置に検出されるパタンと上記ビット位相差とを基に抽
出信号列のチャネル識別を行うチャネル識別手段ならび
にこのチャネル識別手段によって得られたチャネル識別
結果から一意に決まる位相でパルスを発生させるパルス
発生手段を有している。１０５は可変遅延回路で、この
可変遅延回路１０５は上記ビット位相差検出手段により
検出したビット位相差だけ受信符号列を遅延させる遅延
手段を構成している。１０６は信号出力端子、１０７は
フレームパルス出力端子である。
【０００９】図２は本発明の実施例で用いるフレーム構
成の一例を示す説明図で、１フレーム８×１６＝１２８
ビットである。
成の一例を示す説明図で、１フレーム８×１６＝１２８
ビットである。
【００１０】図３は図２のフレームを持つ信号を４多重
した場合のフレーム構成例を示し、この場合、ビットレ
ートは図２の信号の４倍に上昇する。この実施例ではｍ
＝８（バイト多重）、ｎ＝２（４多重）の場合を示して
いる。この図３の（ａ）はフレーム構成を示し、（ｂ）
はそのフレーム構成の一例を示す。
した場合のフレーム構成例を示し、この場合、ビットレ
ートは図２の信号の４倍に上昇する。この実施例ではｍ
＝８（バイト多重）、ｎ＝２（４多重）の場合を示して
いる。この図３の（ａ）はフレーム構成を示し、（ｂ）
はそのフレーム構成の一例を示す。
【００１１】また、各チャネル同一のフレームパタン
（Ｆ１）としてＡ１，Ａ２の２バイトを、各チャネル独
自のチャネル識別パタン（Ｆ２）としてＡ３の１バイト
を割り当てている。実施例ではＡ１にはＡＡｈ、Ａ２に
は１１ｈを割り当て、Ａ３として例えば、第１チャネル
では１、第２チャネルでは２を挿入する。そして、残り
の１３バイトを情報信号に割り当て、１フレーム１６バ
イトで構成される。
（Ｆ１）としてＡ１，Ａ２の２バイトを、各チャネル独
自のチャネル識別パタン（Ｆ２）としてＡ３の１バイト
を割り当てている。実施例ではＡ１にはＡＡｈ、Ａ２に
は１１ｈを割り当て、Ａ３として例えば、第１チャネル
では１、第２チャネルでは２を挿入する。そして、残り
の１３バイトを情報信号に割り当て、１フレーム１６バ
イトで構成される。
【００１２】図４および図５は図１の動作説明に供する
信号列を示す説明図である。
信号列を示す説明図である。
【００１３】つぎに図１に示す実施例の動作を図４およ
び図５を参照して説明する。この実施例では、ｋ＝２，
ｊ＝１とした。まず、受信信号は受信信号入力端子１０
１に、受信クロックは受信クロック入力端子１０２にそ
れぞれ入力される。そして、信号ドロップ回路１０３で
は、入力信号から一定の割合でデータをパタン検出回路
１０４に出力する。この実施例では、１６ビット毎に、
その１６ビット中最初の８ビットを出力する。この態様
を図４に示す。この出力されるビット列は回路の初期状
態により、ｍ×ｋ種類存在する。この場合は１６種類で
る。このとき、４多重されたフレームの最初のビットか
ら順番に番号を振っていくと、１番目のＡ１バイトの最
初のビットが１次のビットが２、２番目のＡ１バイトの
最初のビットが９・・・・というようになる。（図５参
照。） ここで、もう一度図４を見ると、場合１では１〜８ビッ
トによりＡ１が、３３〜４０ビットによりＡ２のパタン
が現われている。さらにその後にＡ３バイト列の一部が
現われる。また、場合２では、９，１８〜２４ビットに
よりＡ１が、４１，５０〜５６ビットによりＡ２が現わ
れ、その後にＡ３バイト列の一部が現われる。他の場合
にも同様に受信信号のフレームのある特定の場所で１バ
イトおきにＡ１，Ａ２およびＡ３バイト列の１部のパタ
ンが現われる。これは、本発明のようなフレーム構成、
受信信号のドロップ方法をとれば、必然的に生じるもの
であり、一般には少なくともｐ−１ブロックのフレーム
パタンがドロップ信号列に生じる。
び図５を参照して説明する。この実施例では、ｋ＝２，
ｊ＝１とした。まず、受信信号は受信信号入力端子１０
１に、受信クロックは受信クロック入力端子１０２にそ
れぞれ入力される。そして、信号ドロップ回路１０３で
は、入力信号から一定の割合でデータをパタン検出回路
１０４に出力する。この実施例では、１６ビット毎に、
その１６ビット中最初の８ビットを出力する。この態様
を図４に示す。この出力されるビット列は回路の初期状
態により、ｍ×ｋ種類存在する。この場合は１６種類で
る。このとき、４多重されたフレームの最初のビットか
ら順番に番号を振っていくと、１番目のＡ１バイトの最
初のビットが１次のビットが２、２番目のＡ１バイトの
最初のビットが９・・・・というようになる。（図５参
照。） ここで、もう一度図４を見ると、場合１では１〜８ビッ
トによりＡ１が、３３〜４０ビットによりＡ２のパタン
が現われている。さらにその後にＡ３バイト列の一部が
現われる。また、場合２では、９，１８〜２４ビットに
よりＡ１が、４１，５０〜５６ビットによりＡ２が現わ
れ、その後にＡ３バイト列の一部が現われる。他の場合
にも同様に受信信号のフレームのある特定の場所で１バ
イトおきにＡ１，Ａ２およびＡ３バイト列の１部のパタ
ンが現われる。これは、本発明のようなフレーム構成、
受信信号のドロップ方法をとれば、必然的に生じるもの
であり、一般には少なくともｐ−１ブロックのフレーム
パタンがドロップ信号列に生じる。
【００１４】つぎに、このドロップ信号に含まれるフレ
ームパタンを検出することにより受信信号のフレームパ
タンを検出することができる。まず、ｍ×ｋビット（例
では１６ビット）の区切りと検出されるＦ１（例ではＡ
１Ａ２バイト）の位相差を検出することにより、ｍ（例
では８）ビットのブロック同期がとられる。この情報を
もとに可変遅延回路１０５により受信信号に必要な遅延
を加え、ブロック同期がとられた出力信号が信号出力端
子１０６に得られる。ただし、これだけでは、ｍ×ｋ種
類中ｍ種類の判定しかできない。（この例では図４に示
す場合１と場合９、場合２と場合１０等の区別ができな
い。）しかし、Ｆ１（Ａ１Ａ２）の次に現われるＦ２
（Ａ３）は各チャネル独自の値が入力されているため、
Ｆ２の値を確認することにより正確にフレームパタンの
検出が可能になり、フレームパルス出力端子１０７から
出力される。ところで、上述の操作はすべてドロップ信
号に対する処理である。この例ではドロップ信号のスピ
ードは受信信号の１／２であるが、一般には、ドロップ
信号の速度は受信信号のｊ／ｋになる。
ームパタンを検出することにより受信信号のフレームパ
タンを検出することができる。まず、ｍ×ｋビット（例
では１６ビット）の区切りと検出されるＦ１（例ではＡ
１Ａ２バイト）の位相差を検出することにより、ｍ（例
では８）ビットのブロック同期がとられる。この情報を
もとに可変遅延回路１０５により受信信号に必要な遅延
を加え、ブロック同期がとられた出力信号が信号出力端
子１０６に得られる。ただし、これだけでは、ｍ×ｋ種
類中ｍ種類の判定しかできない。（この例では図４に示
す場合１と場合９、場合２と場合１０等の区別ができな
い。）しかし、Ｆ１（Ａ１Ａ２）の次に現われるＦ２
（Ａ３）は各チャネル独自の値が入力されているため、
Ｆ２の値を確認することにより正確にフレームパタンの
検出が可能になり、フレームパルス出力端子１０７から
出力される。ところで、上述の操作はすべてドロップ信
号に対する処理である。この例ではドロップ信号のスピ
ードは受信信号の１／２であるが、一般には、ドロップ
信号の速度は受信信号のｊ／ｋになる。
【００１５】
【発明の効果】以上説明したように本発明は、信号ドロ
ップ回路によって受信信号中から一定の割合で信号を抽
出し、その抽出信号列に一定の法則で現われるフレーム
パタンをフレームパタン検出回路で検出するようにした
ので、フレームパタン検出を受信信号のうちｊ／ｋの信
号を用いて行うためフレームパタン検出回路の動作速度
をｊ／ｋに落とすことができ、回路の動作安定度を向上
することができる効果がある。
ップ回路によって受信信号中から一定の割合で信号を抽
出し、その抽出信号列に一定の法則で現われるフレーム
パタンをフレームパタン検出回路で検出するようにした
ので、フレームパタン検出を受信信号のうちｊ／ｋの信
号を用いて行うためフレームパタン検出回路の動作速度
をｊ／ｋに落とすことができ、回路の動作安定度を向上
することができる効果がある。
【図１】本発明によるフレームパタン検出回路の一実施
例を示すブロック図である。
例を示すブロック図である。
【図２】フレーム構成例を示す説明図である。
【図３】図２のフレームを持つ信号を４多重した場合の
フレーム構成例を示す説明図である。
フレーム構成例を示す説明図である。
【図４】図１の動作説明に供する信号列を示す説明図で
ある。
ある。
【図５】図１の動作説明に供する信号列を示す説明図で
ある。
ある。
【図６】従来のフレームパタン検出回路の一例を示すブ
ロック図である。
ロック図である。
１０１ 受信信号入力端子 １０２ 受信クロック入力端子 １０３ 信号ドロップ回路 １０４ パタン検出回路 １０５ 可変遅延回路 １０６ 信号出力端子 １０７ フレームパルス出力端子
Claims (1)
- 【請求項１】 互いにビットレートが等しくフレーム構
成も同一な信号２ｎ本をフレームアラインメントをとっ
た後にｍビット毎にブロック多重し（ｍ，ｎ：自然
数）、かつ多重化されるチャネル毎に各チャネル同一の
フレームパタン（Ｆ１）と各チャネル独自のチャネル識
別パタン（Ｆ２）をもつディジタル多重化方式で多重化
された信号中のフレームパタンを検出するフレームパタ
ン検出回路において、受信符号列を（ｍ×ｋ）ビット毎
にブロックに分け、この各ブロックから（ｍ×ｊ）ビッ
ト抽出するビット抽出手段（ｋはｐｋ＝２ｎを満たす自
然数、ただしｐは２以上の自然数、また、ｊはｊ≦ｋな
る自然数）と、抽出信号列に発生するフレームパタン
（Ｆ１）を検出するフレームパタン検出手段と、このフ
レームパタン検出手段により検出したフレームパタン検
出位置と前記ブロック分けを行ったブロックの境界との
ビット位相差を検出するビット位相差検出手段と、この
ビット位相差検出手段により検出したビット位相差だけ
受信符号列を遅延させる遅延手段と、前記フレームパタ
ン検出手段により検出したフレームパタン（Ｆ１）から
決定されるフレームパタン（Ｆ２）位置を前記抽出信号
列から検出しこのフレームパタン（Ｆ２）位置に検出さ
れるパタンと前記ビット位相差とを基に抽出信号列のチ
ャネル識別を行うチャネル識別手段と、このチャネル識
別手段によって得られたチャネル識別結果から一意に決
まる位相でパルスを発生させるパルス発生手段とを備え
ることを特徴とするフレームパタン検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036942A JPH05206973A (ja) | 1992-01-29 | 1992-01-29 | フレームパタン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036942A JPH05206973A (ja) | 1992-01-29 | 1992-01-29 | フレームパタン検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206973A true JPH05206973A (ja) | 1993-08-13 |
Family
ID=12483807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036942A Pending JPH05206973A (ja) | 1992-01-29 | 1992-01-29 | フレームパタン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206973A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2718261A1 (fr) * | 1994-03-31 | 1995-10-06 | Ando Electric | Circuit de détection de configuration. |
-
1992
- 1992-01-29 JP JP4036942A patent/JPH05206973A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2718261A1 (fr) * | 1994-03-31 | 1995-10-06 | Ando Electric | Circuit de détection de configuration. |
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