JPH05206974A - フレームパタン検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 フレームパタン検出を低速で行うことによ
り、回路の動作安定度を上げる。 【構成】 同一のフレームパタンを持つ信号をブロック
多重して作られた信号中のフレームパタンを検出する回
路において、直並列変換回路１０３にて信号を１：ｍに
直並列変換した後、信号ドロップ回路１０４によって一
定の割合で信号を抽出し、その抽出信号列に一定の法則
で現れるフレームパタンをフレームパタン検出回路１０
５で検出する構成にした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＰＣＭ通信装置等のディ
ジタル通信装置のフレーム同期回路におけるフレームパ
タン検出回路に係り、特に高いクロック周波数で使用さ
れクロック周期に対して回路の遅延時間が大きくなり通
常使用される従来のフレーム同期回路の使用が不可能に
なる場合に有効なフレームパタン検出回路に関するもの
である。

【０００２】

【従来の技術】ディジタル通信装置、特にＰＣＭ通信装
置においては伝送されるディジタル信号はワードあるい
はフレーム単位に多重化されるが、この多重化順序を受
信側において正しく認識するためにフレーム同期のため
の手段が必要であり、通常は伝送されるディジタル信号
の中にフレーム同期のためのあらかじめ決められ、かつ
フレーム内の他の位置では生じない特別のパタンを挿入
し、そのパタンを受信側で捜索し、受信装置のタイミン
グ回路を同期させることによって行われる。この特別な
フレームパタンを検出する従来のフレームパタン検出回
路としては次のようなものが一般的である。

【０００３】図２は従来例で用いたフレーム構成例を示
す説明図である。この例では、フレームパタンとしてＡ
１、Ａ２、Ａ３の３バイトを割り当てている。例えば、
Ａ１にはＡＡｈ、Ａ２には１１ｈ、Ａ３として０１ｈを
挿入する。残りの１３バイトを情報信号に割り当てて、
１フレーム１６バイトで構成される。

【０００４】従来のフレームパタン検出回路の一例を図
６に示し説明する。まず、受信信号は受信信号入力端子
２０１から、受信クロックは受信クロック入力端子２０
２からそれぞれシフトレジスタ２０３に入力される。こ
のシフトレジスタ２０３は、フレームパタンに割り当て
られている３バイト分の情報を蓄えられるよう２４ビッ
トの容量を持つ。そして、このレジスタ２０３の内容は
コンパレータ２０４に入力される。つぎに、このコンパ
レータ２０４は予め設定されているフレームパタンＡＡ
１１０１ｈとシフトレジスタ２０３から入力される２４
ビットの情報を比較し、一致していればパルスをフレー
ムパルス出力端子２０５から出力する。この機能はＡＮ
Ｄゲート等により簡単に実現できる。

【０００５】

【発明が解決しようとする課題】上述した従来のフレー
ムパタン検出回路では、回路の動作速度が受信クロック
のスピードで決まるため、信号の多重度が高くビットレ
ートが高い場合は、高速クロックでの動作が要求され、
フレームパタン検出回路の実現が困難になるという課題
があった。

【０００６】

【課題を解決するための手段】本発明のフレームパタン
検出回路は、互いにビットレートが等しくフレーム構成
も同一な信号２ｎ本をフレームアラインメントをとった
後にｍビット毎にブロック毎にブロック多重し（ｍ、
ｎ：自然数）、かつ多重化されるチャネル毎に各チャネ
ル同一のフレームパタン（Ｆ１）と各チャネル独自のチ
ャネル識別パタン（Ｆ２）をもつディジタル多重化方式
で多重化された信号中のフレームパタンを検出するフレ
ームパタン検出回路において、受信符号列を１：ｍに直
並列変換する１：ｍに直並列変換する１：ｍ直並列変換
回路と、前記ｍ本の信号各々についてｋビット毎にブロ
ックに分けこの各ブロックからｊビット抽出するビット
抽出手段（ｋはｐｋ＝２ｎを満たす自然数、ただしｐは
２以上の自然数、また、ｊはｊ≦ｋなる自然数）と、上
記ｍ本の抽出信号列に発生するｍ種類のフレームパタン
（Ｆ１）を検出するフレームパタン検出手段と、このフ
レームパタン検出手段により検出したｍ種類のフレーム
パタンに応じて上記１：ｍ直並列変換回路の出力のチャ
ネル入れ替えをチャネル入替手段と、上記フレームパタ
ン検出手段により検出したフレームパタン（Ｆ１）から
決定されるフレームパタン（Ｆ２）位置を上記抽出信号
列から検出しこのフレームパタン（Ｆ２）位置に検出さ
れるパタンを基に抽出信号列のチャネル識別を行うチャ
ネル識別手段と、このチャネル識別手段によって得られ
たチャネル識別結果から一意に決まる位相でパルスを発
生させるパルス発生手段とを備えるものである。

【０００７】

【作用】本発明においては、直並列変換回路にて信号を
１：ｍに直並列変換した後、信号ドロップ回路によって
一定の割合で信号を抽出し、その抽出信号列に一定の法
則で現れるフレームパタンをフレームパタン検出回路で
検出する。

【０００８】

【実施例】図１は本発明によるフレームパタン検出回路
の一実施例を示すブロック図である。この図１におい
て、１０１は受信信号が印加される受信信号入力端子、
１０２は受信クロックが入力する受信クロック入力端
子、１０３は受信符号列を１：ｍに直並列変換する１：
ｍ直並列変換回路、１０４は信号ドロップ回路で、この
信号ドロップ回路１０４はｍ本の信号各々についてｋビ
ット毎にブロックに分けこの各ブロックからｊビット抽
出するビット抽出手段（ｋはｐｋ＝２ｎを満たす自然
数、ただしｐは２以上の自然数、また、ｊはｊ≦ｋなる
自然数）を構成している。１０５はこの信号ドロップ回
路１０４の出力を入力とするパタン検出回路で、このパ
タン検出回路１０５はｍ本の抽出信号列に発生するｍ種
類のフレームパタン（Ｆ１）を検出するフレームパタン
検出手段とこのフレームパタン検出手段により検出した
フレームパタン（Ｆ１）から決定されるフレームパタン
（Ｆ２）位置を前記抽出信号列から検出しこのフレーム
パタン（Ｆ２）位置に検出されるパタンを基に抽出信号
列のチャネル識別を行うチャネル識別手段およびこのチ
ャネル識別手段によって得られるチャネル識別結果から
一意に決まる位相でパルスを発生させるパルス発生手段
を有している。１０６はチャネル入れ替え回路で、この
チャネル入れ替え回路６は上記フレームパタン検出手段
により検出したｍ種類のフレームパタンに応じて１：ｍ
直並列変換回路１０３の出力のチャネル入れ替えを行う
チャネル入替手段を構成している。１０７は信号出力端
子、１０８はフレームパルス出力端子である。

【０００９】図２は本発明の実施例で用いるフレーム構
成例を示す説明図で、１フレーム８×１６＝１２８ビッ
トである。

【００１０】図３は図２のフレームを持つ信号を４多重
した場合のフレーム構成を示し、この場合、ビットレー
トは図２の信号の４倍に上昇する。この実施例では、ｍ
＝８（バイト多重）、ｎ＝２（４多重）の場合を示して
いる。

【００１１】また、各チャネル同一のフレームパタン
（Ｆ１）としてＡ１、Ａ２の２バイトを、各チャネル独
自のチャネル識別パタン（Ｆ２）としてＡ３の１バイト
を割り当てている。実施例ではＡ１にはＡＡｈ、Ａ２に
は１１ｈを割り当て、Ａ３として例えば第１チャネルで
は１、第２チャネルでは２を挿入する。そして、残りの
１３バイトを情報信号に割り当て、１フレーム１６バイ
トで構成される。

【００１２】図４および図５は図１の動作説明に供する
信号列を示す説明図である。

【００１３】つぎに図１に示す実施例の動作を図４およ
び図５を参照して説明する。この実施例では、ｋ＝２、
ｊ＝１とした。まず、受信信号は受信信号入力端子１０
１に、受信クロックは受信クロック入力端子１０２にそ
れぞれ入力される。そして、直並列変換回路１０３では
入力信号は１：８に直並列変換される。その後、８本の
出力は２方向に分岐され、一方はチャネル入れ替え回路
１０６に、他方は信号ドロップ回路１０４にそれぞれ入
力される。この信号ドロップ回路１０４では各入力信号
から一定の割合でデータを抽出し、パタン検出回路１０
５に出力される。この実施例では、１ビットおきに１ビ
ットだけ出力する。そして、この出力されるビット列は
回路の初期状態により、ｍ×ｋ種類存在する。ここで、
ｍは直並列変換回路の分周カウンタの初期状態によっ
て、またｋはｋビット毎にパタン検出回路に出力するた
めの分周カウンタの初期状態によってそれぞれ決まる。
この場合はｍ×ｋ＝１６種類である。この信号ドロップ
回路１０４の出力の態様を図４に示す。この時、４多重
されたフレームの最初のビットから順番に番号を振って
いくと、１番目のＡ１バイトの最初のビットが１次のビ
ットが２、２番目のＡ１バイトの最初のビットが９・・
・というようになる。（図５参照。） ここで、もう一度図４を見ると、場合１では１〜８ビッ
トによりＡ１が、３３〜４０ビットによりＡ２のパタン
が現れている。さらにその後にＡ３バイト列の一部が現
れる。また、場合２では、９、１７〜２４ビットにより
Ａ１が、４１、５０〜５６ビットによりＡ２が現れ、そ
の後にＡ３バイト列の一部が現れる。他の場合にも同様
に受信信号のフレームのある特定の場所で１バイトおき
にＡ１、Ａ２およびＡ３バイト列の１部のパタンが現れ
る。これは、本発明のようなフレーム構成、受信信号の
ドロップ方法をとれば、必然的に生じるものであり、一
般には少なくともｐ−１ブロックのフレームパタンがド
ロップ信号列に生じる。

【００１４】つぎに、このドロップ信号に含まれるフレ
ームパタンを検出することにより受信信号のフレームパ
タンを検出することができる。まず、１：ｍの直並列変
換の区切りと検出されるＦ１（例ではＡ１Ａ２バイト）
の位相差を検出することにより、ｍ（例では８）ビット
のブロック同期がとられる。この情報をもとにチャネル
入れ替え回路１０６により受信信号を入れ替え、ブロッ
ク同期がとられた８並列展開信号が信号出力端子１０７
に得られる。ただし、これだけでは、ｍ×ｋ種類中ｍ種
類の判定しかできない。（例では場合１と場合９、場合
２と場合１０等の区別ができない。）しかし、Ｆ１（Ａ
１Ａ２）の次に現れるＦ２（Ａ３）は各チャネル独自の
値が入力されているため、Ｆ２の値を確認することによ
り正確にフレームパタンの検出が可能になり、フレーム
パルス出力端子１０８から出力される。ところで、上述
の操作はすべてドロップ信号に対する処理である。この
例ではドロップ信号のスピードは受信信号の１／１６で
あるが、一般には、ドロップ信号の速度は受信信号のｊ
／（ｋ×ｍ）になる。

【００１５】

【発明の効果】以上説明したように本発明は、直並列変
換回路にて信号を１：ｍに直並列変換した後、信号ドロ
ップ回路によって一定の割合で信号を抽出し、その抽出
信号列に一定の法則で現れるフレームパタンをフレーム
パタン検出回路で検出するようにしたので、フレームパ
タン検出を受信信号を１：ｍに直並列変換し、その直並
列変換信号のうちｊ／ｋの信号を用いて行うためフレー
ムパタン検出回路の動作速度をｊ／（ｋ×ｍ）に落とす
ことができ、回路の動作安定度を向上することができる
効果がある。

【図面の簡単な説明】

【図１】本発明によるフレームパタン検出回路の一実施
例を示すブロック図である。

【図２】フレーム構成例を示す説明図である。

【図３】図２のフレームを持つ信号を４多重した場合の
フレーム構成例を示す説明図である。

【図４】図１の動作説明に供する信号列を示す説明図で
ある。

【図５】図１の動作説明に供する信号列を示す説明図で
ある。

【図６】従来のフレームパタン検出回路の一例を示すブ
ロック図である。

【符号の説明】

１０１ 受信信号入力端子 １０２ 受信クロック入力端子 １０３ 直並列変換回路 １０４ 信号ドロップ回路 １０５ パタン検出回路 １０６ チャネル入れ替え回路 １０７ 信号出力端子 １０８ フレームパルス出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 互いにビットレートが等しくフレーム構
   成も同一な信号２ｎ本をフレームアラインメントをとっ
   た後にｍビット毎にブロック多重し（ｍ、ｎ：自然
   数）、かつ多重化されるチャネル毎に各チャネル同一の
   フレームパタン（Ｆ１）と各チャネル独自のチャネル識
   別パタン（Ｆ２）をもつディジタル多重化方式で多重化
   された信号中のフレームパタンを検出するフレームパタ
   ン検出回路において、受信符号列を１：ｍに直並列変換
   する１：ｍ直並列変換回路と、前記ｍ本の信号各々につ
   いてｋビット毎にブロックに分けこの各ブロックからｊ
   ビット抽出するビット抽出手段（ｋはｐｋ＝２ｎを満た
   す自然数、ただしｐは２以上の自然数、また、ｊはｊ≦
   ｋなる自然数）と、前記ｍ本の抽出信号列に発生するｍ
   種類のフレームパタン（Ｆ１）を検出するフレームパタ
   ン検出手段と、このフレームパタン検出手段により検出
   したｍ種類のフレームパタンに応じて前記１：ｍ直並列
   変換回路の出力のチャネル入れ替えを行うチャネル入替
   手段と、前記フレームパタン検出手段により検出したフ
   レームパタン（Ｆ１）から決定されるフレームパタン
   （Ｆ２）位置を前記抽出信号列から検出しこのフレーム
   パタン（Ｆ２）位置に検出されるパタンを基に抽出信号
   列のチャネル識別を行うチャネル識別手段と、このチャ
   ネル識別手段によって得られたチャネル識別結果から一
   意に決まる位相でパルスを発生させるパルス発生手段と
   を備えることを特徴とするフレームパタン検出回路。