JPH08191402A - ビデオフレームグラバーシステム及び利得因子決定方法 - Google Patents
ビデオフレームグラバーシステム及び利得因子決定方法Info
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- JPH08191402A JPH08191402A JP7179625A JP17962595A JPH08191402A JP H08191402 A JPH08191402 A JP H08191402A JP 7179625 A JP7179625 A JP 7179625A JP 17962595 A JP17962595 A JP 17962595A JP H08191402 A JPH08191402 A JP H08191402A
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Abstract
(57)【要約】
【目的】 広範囲のアナログビデオフオーマットに対し
てビデオタイミングを決定する。 【構成】 アナログビデオ信号をデジタル化するための
ビデオフレームグラバーが記載される。システムは、ア
ナログビデオ信号に対応する同期信号をデジタル化する
ための手段を具備する。ビデオ利得及びオフセット、同
期利得及び同期しきい値が、電子的に調整される。可変
時間遅延が、標本化クロック信号と水平基準信号に課せ
られる。
てビデオタイミングを決定する。 【構成】 アナログビデオ信号をデジタル化するための
ビデオフレームグラバーが記載される。システムは、ア
ナログビデオ信号に対応する同期信号をデジタル化する
ための手段を具備する。ビデオ利得及びオフセット、同
期利得及び同期しきい値が、電子的に調整される。可変
時間遅延が、標本化クロック信号と水平基準信号に課せ
られる。
Description
【０００１】
【産業上の利用分野】本発明は、アナログビデオ信号タ
イミングを導出するために、ビデオ同期信号をデジタル
化及び分析する能力を有するアナログビデオ信号のデジ
タル化のためのシステムに関する。アナログビデオ信号
は、白黒画像と、赤、緑と青に各一つの３つの単色チャ
ネルを具備するカラー画像を表現することができ、低、
中又は高ライン率アナログビデオ信号である。
イミングを導出するために、ビデオ同期信号をデジタル
化及び分析する能力を有するアナログビデオ信号のデジ
タル化のためのシステムに関する。アナログビデオ信号
は、白黒画像と、赤、緑と青に各一つの３つの単色チャ
ネルを具備するカラー画像を表現することができ、低、
中又は高ライン率アナログビデオ信号である。
【０００２】
【従来技術及びその課題】アナログビデオ信号のデジタ
ル化のためのシステムは、ビデオフレームグラバーと呼
ばれる。アナログビデオ信号は、画像がビデオモニター
において直接に視覚化されるように画像についての情報
を担う。デジタル化は、デジタルフォーマットの画像を
獲得するために必要である。デジタルフォーマットにお
いて、画像は、容易に処理及び記憶され、そして種々の
形式のハードコピー装置に正確に送信及び再生される。
ＣＴ及びＭＲスキャナーと超音波装置の如く放射線医学
診断のための医療システムを含む多数のシステムは、観
察対象の電子画像を発生し、ビデオモニターにおいて人
による解釈のための画像を表示する。通常、それらは、
ハードコピー装置へのデジタル画像伝送手段を有さな
い。これらの場合に、アナログビデオデータを画像のデ
ジタル表現に変換するビデオフレームグラバーにアナロ
グビデオ信号を分岐することが可能である。こうして獲
得されたデジタル画像信号は、白黒写真透明フィルムの
如く、ハードコピーに観察対象の画像を記録するために
使用される。
ル化のためのシステムは、ビデオフレームグラバーと呼
ばれる。アナログビデオ信号は、画像がビデオモニター
において直接に視覚化されるように画像についての情報
を担う。デジタル化は、デジタルフォーマットの画像を
獲得するために必要である。デジタルフォーマットにお
いて、画像は、容易に処理及び記憶され、そして種々の
形式のハードコピー装置に正確に送信及び再生される。
ＣＴ及びＭＲスキャナーと超音波装置の如く放射線医学
診断のための医療システムを含む多数のシステムは、観
察対象の電子画像を発生し、ビデオモニターにおいて人
による解釈のための画像を表示する。通常、それらは、
ハードコピー装置へのデジタル画像伝送手段を有さな
い。これらの場合に、アナログビデオデータを画像のデ
ジタル表現に変換するビデオフレームグラバーにアナロ
グビデオ信号を分岐することが可能である。こうして獲
得されたデジタル画像信号は、白黒写真透明フィルムの
如く、ハードコピーに観察対象の画像を記録するために
使用される。
【０００３】ビデオフィルムグラバーは、７５オームの
特性インピーダンスを有する同軸ＢＮＣケーブル又はフ
ァイバーオプティックケーブルの如く、バイポーラ素子
又は物理的伝送媒体におけるアナログ電圧を標本し、デ
ジタル画像信号を記憶し、その値は、例えば、バイポー
ラ素子における信号の電圧振幅に比例する。アナログビ
デオ信号は、画像を表現する。最も簡単な場合に、全画
像は、最先ラインから始まって各ライン毎にアナログビ
デオ信号によって与えられる。各画像ラインごとに、ま
ず、最左データが与えられ、所与のデータの右側のデー
タが続けられる。同一画像は、主に、ビデオモニターに
おける連続的な視覚化のために、繰り返して連続的に送
信される。全画像のデータが開始する位置と画像の新ラ
インが開始する位置を指示するために、特別な信号が、
画像を表現するアナログデータとともに、送信される。
これらの特別な信号は、同期信号と呼ばれ、”ｓｙｎ
ｃ”信号と略記される。基本的に、図１に示された如
く、画像の第１ラインが続くことを指示するＶＳＹＮＣ
と呼ばれる垂直同期信号と、次のラインのビデオデータ
が続くことを指示するＨＳＹＮＣと呼ばれる水平同期信
号とがある。ＶＳＹＮＣ信号は、垂直ドライブと呼ばれ
る異なる物理的伝送媒体で送信することができる。通
常、これは、絶えず、高電圧レベルと、垂直同期の瞬間
と一致する立下り縁と、立下り縁の直後の立上り縁とを
有する２進信号である。垂直同期信号の２つの立下り縁
の間の時間は、フレーム周期と呼ばれる。垂直同期信号
の立下り縁と立下り縁の後に生ずる立上り縁の間の時間
は、垂直同期チップ幅と呼ばれる。
特性インピーダンスを有する同軸ＢＮＣケーブル又はフ
ァイバーオプティックケーブルの如く、バイポーラ素子
又は物理的伝送媒体におけるアナログ電圧を標本し、デ
ジタル画像信号を記憶し、その値は、例えば、バイポー
ラ素子における信号の電圧振幅に比例する。アナログビ
デオ信号は、画像を表現する。最も簡単な場合に、全画
像は、最先ラインから始まって各ライン毎にアナログビ
デオ信号によって与えられる。各画像ラインごとに、ま
ず、最左データが与えられ、所与のデータの右側のデー
タが続けられる。同一画像は、主に、ビデオモニターに
おける連続的な視覚化のために、繰り返して連続的に送
信される。全画像のデータが開始する位置と画像の新ラ
インが開始する位置を指示するために、特別な信号が、
画像を表現するアナログデータとともに、送信される。
これらの特別な信号は、同期信号と呼ばれ、”ｓｙｎ
ｃ”信号と略記される。基本的に、図１に示された如
く、画像の第１ラインが続くことを指示するＶＳＹＮＣ
と呼ばれる垂直同期信号と、次のラインのビデオデータ
が続くことを指示するＨＳＹＮＣと呼ばれる水平同期信
号とがある。ＶＳＹＮＣ信号は、垂直ドライブと呼ばれ
る異なる物理的伝送媒体で送信することができる。通
常、これは、絶えず、高電圧レベルと、垂直同期の瞬間
と一致する立下り縁と、立下り縁の直後の立上り縁とを
有する２進信号である。垂直同期信号の２つの立下り縁
の間の時間は、フレーム周期と呼ばれる。垂直同期信号
の立下り縁と立下り縁の後に生ずる立上り縁の間の時間
は、垂直同期チップ幅と呼ばれる。
【０００４】分離ＶＳＹＮＣの場合に、ＨＳＹＮＣ信号
も水平ドライブと呼ばれるさらに別の物理的伝送媒体で
送信される。ＨＳＹＮＣもまた、水平同期の瞬間と一致
する立下り縁と立下り縁の直後の立上り縁を有する２進
信号である。水平同期信号の２つの立下り縁の間の時間
は、ライン周期と呼ばれる。水平同期信号の立下り縁と
立下り縁の後に生ずる立上り縁の間の時間は、水平同期
チップ幅と呼ばれる。それから、画像を表現するアナロ
グビデオ信号は、第３物理的伝送媒体において搬送さ
れ、デジタル画像信号を発生するためにデジタル化され
る。両同期信号は、アナログビデオ信号の標本化動作を
同期化するために使用される。
も水平ドライブと呼ばれるさらに別の物理的伝送媒体で
送信される。ＨＳＹＮＣもまた、水平同期の瞬間と一致
する立下り縁と立下り縁の直後の立上り縁を有する２進
信号である。水平同期信号の２つの立下り縁の間の時間
は、ライン周期と呼ばれる。水平同期信号の立下り縁と
立下り縁の後に生ずる立上り縁の間の時間は、水平同期
チップ幅と呼ばれる。それから、画像を表現するアナロ
グビデオ信号は、第３物理的伝送媒体において搬送さ
れ、デジタル画像信号を発生するためにデジタル化され
る。両同期信号は、アナログビデオ信号の標本化動作を
同期化するために使用される。
【０００５】ＨＳＹＮＣ及びＶＳＹＮＣ信号はまた、一
つの物理的伝送媒体において組み合わされ、ＣＳＹＮＣ
（複合同期）信号と呼ばれる。ＣＳＹＮＣ信号における
ＨＳＹＮＣ及びＶＳＹＮＣ信号の間の差は、垂直及び水
平同期チップ幅の間の幅差により示される。産業用ビデ
オフォーマットにおいて、垂直同期チップ幅は３ライン
周期の大きさである。通常、垂直同期チップ幅は、半ラ
イン周期の鋸歯状パルスが導入されるために、半ライン
周期の最小持続時間を有し、一方、水平同期チップ幅
は、ライン周期のほんの小部分の持続時間を有する。ビ
デオフレームグラバーは、ＶＳＹＮＣ信号からＨＳＹＮ
Ｃ信号を区別することができなければならない。このた
め、フレームグラバーは、種々の同期チップの持続時間
についての情報を有さなければならない。分離ＣＳＹＮ
Ｃと純アナログビデオ信号の場合に、２つの物理的伝送
媒体が、ビデオ画像を十分に規定するために必要であ
る。
つの物理的伝送媒体において組み合わされ、ＣＳＹＮＣ
（複合同期）信号と呼ばれる。ＣＳＹＮＣ信号における
ＨＳＹＮＣ及びＶＳＹＮＣ信号の間の差は、垂直及び水
平同期チップ幅の間の幅差により示される。産業用ビデ
オフォーマットにおいて、垂直同期チップ幅は３ライン
周期の大きさである。通常、垂直同期チップ幅は、半ラ
イン周期の鋸歯状パルスが導入されるために、半ライン
周期の最小持続時間を有し、一方、水平同期チップ幅
は、ライン周期のほんの小部分の持続時間を有する。ビ
デオフレームグラバーは、ＶＳＹＮＣ信号からＨＳＹＮ
Ｃ信号を区別することができなければならない。このた
め、フレームグラバーは、種々の同期チップの持続時間
についての情報を有さなければならない。分離ＣＳＹＮ
Ｃと純アナログビデオ信号の場合に、２つの物理的伝送
媒体が、ビデオ画像を十分に規定するために必要であ
る。
【０００６】ＣＳＹＮＣ信号はまた、純アナログビデオ
信号と組み合わされる。その場合に、唯一の物理的伝送
媒体が、「複合ビデオ」と呼ばれる必要なビデオ情報の
すべてを搬送する。このため、利用可能な電圧範囲は、
２つの小範囲に分離される。第１小範囲は、通常０ｍＶ
〜３００ｍＶの低電圧であり、同期信号のために確保さ
れる。他方の小範囲は、通常３００ｍＶ〜１０００ｍＶ
の高電圧であり、純アナログビデオ信号のために確保さ
れる。複合ビデオ信号が設けられるならば、ビデオフレ
ームグラバーは、ビデオデータにおける立下り縁が水平
又は垂直同期信号に対して取られない如く、ビデオ信号
からＣＳＹＮＣ信号を分離することができることは重要
である。このため、ビデオフレームグラバーは、上記の
電圧小範囲についての知識を有さなければならない。
信号と組み合わされる。その場合に、唯一の物理的伝送
媒体が、「複合ビデオ」と呼ばれる必要なビデオ情報の
すべてを搬送する。このため、利用可能な電圧範囲は、
２つの小範囲に分離される。第１小範囲は、通常０ｍＶ
〜３００ｍＶの低電圧であり、同期信号のために確保さ
れる。他方の小範囲は、通常３００ｍＶ〜１０００ｍＶ
の高電圧であり、純アナログビデオ信号のために確保さ
れる。複合ビデオ信号が設けられるならば、ビデオフレ
ームグラバーは、ビデオデータにおける立下り縁が水平
又は垂直同期信号に対して取られない如く、ビデオ信号
からＣＳＹＮＣ信号を分離することができることは重要
である。このため、ビデオフレームグラバーは、上記の
電圧小範囲についての知識を有さなければならない。
【０００７】医療応用における多くのアナログビデオ信
号は、フレーム記憶メモリにおけるデジタル画像から導
出され、視覚的解釈のためのビデオモニターにおいて連
続的に表示されなければならない。フレーム記憶は、フ
レーム記憶内の固定ベースクロックから導出された率に
おいてアナログ信号を発生する。このベースクロック
は、システムのピクセルクロックと呼ばれる。アナログ
ビデオ画像のライン内で、ピクセルクロックの周期毎
に、デジタル画像における対応するラインの次のピクセ
ルが、例えば８ビットのデジタル信号からアナログ信号
例えばアナログ電圧に、デジタル対アナログ変換器によ
って変換される。全システムの帯域幅により、アナログ
信号は、新ピクセル値がアナログ対デジタル変換器に設
けられた後、ピクセルクロック周期の部分においてその
目標値に達する。アナログビデオ信号、例えば、連続ピ
クセルに対して全範囲オン／オフパターンを表現する信
号に対して、実最小及び最大目標値は、帯域幅制限によ
り達せられないが、２つのピクセルオンに２つのピクセ
ルオフが続くパターンに対して、目標値は達せられる。
号は、フレーム記憶メモリにおけるデジタル画像から導
出され、視覚的解釈のためのビデオモニターにおいて連
続的に表示されなければならない。フレーム記憶は、フ
レーム記憶内の固定ベースクロックから導出された率に
おいてアナログ信号を発生する。このベースクロック
は、システムのピクセルクロックと呼ばれる。アナログ
ビデオ画像のライン内で、ピクセルクロックの周期毎
に、デジタル画像における対応するラインの次のピクセ
ルが、例えば８ビットのデジタル信号からアナログ信号
例えばアナログ電圧に、デジタル対アナログ変換器によ
って変換される。全システムの帯域幅により、アナログ
信号は、新ピクセル値がアナログ対デジタル変換器に設
けられた後、ピクセルクロック周期の部分においてその
目標値に達する。アナログビデオ信号、例えば、連続ピ
クセルに対して全範囲オン／オフパターンを表現する信
号に対して、実最小及び最大目標値は、帯域幅制限によ
り達せられないが、２つのピクセルオンに２つのピクセ
ルオフが続くパターンに対して、目標値は達せられる。
【０００８】通常、フレーム記憶は、同一ベースクロッ
クから同期信号ＨＳＹＮＣとＶＳＹＮＣを導出する。こ
のため、ライン周期は、多くの場合に、ピクセルクロッ
ク周期の整数倍であり、そしてフレーム周期は、ライン
周期の整数倍であるが、ライン周期がピクセル周期のそ
のような倍数ではないアナログビデオ信号を生成するシ
ステムが存在する。
クから同期信号ＨＳＹＮＣとＶＳＹＮＣを導出する。こ
のため、ライン周期は、多くの場合に、ピクセルクロッ
ク周期の整数倍であり、そしてフレーム周期は、ライン
周期の整数倍であるが、ライン周期がピクセル周期のそ
のような倍数ではないアナログビデオ信号を生成するシ
ステムが存在する。
【０００９】上記の如く、ビデオフレームグラバーは、
同期チップ幅、ＣＳＹＮＣのための電圧小範囲、及び純
アナログビデオ信号、等についての知識を有さなければ
ならない。一つの特定ビデオ標準、例えばＣＣＩＲ６２
５に対して、これらのパラメータのすべては、十分に規
定され、ビデオフレームグラバーにおいて一定である。
そのような形式のビデオフレームグラバーは、この標準
により、アナログビデオ信号をデジタル化することがで
きる。医療応用において、主に画像の特性により、アナ
ログビデオ信号と同期信号は、上記のパラメータに対し
て特定の設定を有する。このため、これらのパラメータ
は、ビデオフレームグラバーに対して調整され、実装さ
れ、又は通知されなければならない。これらのパラメー
タの幾つかは、フレーム記憶の製造業者により周知であ
り、幾つかは、現実に、実装依存性である。さらに、種
々の製造業者からフレーム記憶についての情報を収集
し、ビデオフレームグラバーを実装する技術者にこの情
報を提供することは、かなり不便である。通常、ビデオ
タイミングの判定は、共通ビデオ信号でトリガーするこ
とができる汎用オシロスコープを使用して手動で行われ
る。これは、非常にめんどうな作業であり、操作者の多
大な熟練を必要とし、幾つかのビデオ信号に対して、オ
シロスコープの４００ＭＨｚの帯域幅を必要とする。幾
つかのパラメータに対して最も最適な設定を見付けるた
めに、透明写真フィルムの如く、高品質ハードコピーに
おいてデジタル画像を再生することが、しばしば必要で
あった。幾つかの試みが、最適設定を見付けるために必
要であった。試みの数が低下されるならば、パラメータ
の最適下限設定が行われた。これは、ある状況におい
て、正しい設定に達することを非常に困難又は非常に高
価にし、デジタル像の品質を低下させた。これらの画像
が、白黒透明写真フィルムの如く、高感光性のハードコ
ピーにおいて再生されるならば、悪いパラメータ設定
が、画像の診断品質を劣化させる明らかな見掛けの人為
物を生ずる。
同期チップ幅、ＣＳＹＮＣのための電圧小範囲、及び純
アナログビデオ信号、等についての知識を有さなければ
ならない。一つの特定ビデオ標準、例えばＣＣＩＲ６２
５に対して、これらのパラメータのすべては、十分に規
定され、ビデオフレームグラバーにおいて一定である。
そのような形式のビデオフレームグラバーは、この標準
により、アナログビデオ信号をデジタル化することがで
きる。医療応用において、主に画像の特性により、アナ
ログビデオ信号と同期信号は、上記のパラメータに対し
て特定の設定を有する。このため、これらのパラメータ
は、ビデオフレームグラバーに対して調整され、実装さ
れ、又は通知されなければならない。これらのパラメー
タの幾つかは、フレーム記憶の製造業者により周知であ
り、幾つかは、現実に、実装依存性である。さらに、種
々の製造業者からフレーム記憶についての情報を収集
し、ビデオフレームグラバーを実装する技術者にこの情
報を提供することは、かなり不便である。通常、ビデオ
タイミングの判定は、共通ビデオ信号でトリガーするこ
とができる汎用オシロスコープを使用して手動で行われ
る。これは、非常にめんどうな作業であり、操作者の多
大な熟練を必要とし、幾つかのビデオ信号に対して、オ
シロスコープの４００ＭＨｚの帯域幅を必要とする。幾
つかのパラメータに対して最も最適な設定を見付けるた
めに、透明写真フィルムの如く、高品質ハードコピーに
おいてデジタル画像を再生することが、しばしば必要で
あった。幾つかの試みが、最適設定を見付けるために必
要であった。試みの数が低下されるならば、パラメータ
の最適下限設定が行われた。これは、ある状況におい
て、正しい設定に達することを非常に困難又は非常に高
価にし、デジタル像の品質を低下させた。これらの画像
が、白黒透明写真フィルムの如く、高感光性のハードコ
ピーにおいて再生されるならば、悪いパラメータ設定
が、画像の診断品質を劣化させる明らかな見掛けの人為
物を生ずる。
【００１０】このため、広範囲のアナログビデオフォー
マットに対してビデオタイミングを決定することができ
るシステムを提供することが、発明の第１目的である。
マットに対してビデオタイミングを決定することができ
るシステムを提供することが、発明の第１目的である。
【００１１】デジタル化プロセスに対して必要なパラメ
ータを測定することができる、アナログビデオ信号をデ
ジタル化するためのシステムを提供することが、発明の
第２目的である。
ータを測定することができる、アナログビデオ信号をデ
ジタル化するためのシステムを提供することが、発明の
第２目的である。
【００１２】他の目的は、以後の説明から明らかになる
であろう。
であろう。
【００１３】
【課題を解決するための手段】本発明により、純アナロ
グビデオ信号と同期信号から成るアナログビデオ信号か
らデジタル画像信号を獲得するためのビデオフレームグ
ラバーシステムにおいて、該純アナログビデオ信号をデ
ジタル画像信号にデジタル化するためのアナログビデオ
デジタイザー手段と、該同期信号をデジタル同期信号に
デジタル化するための同期信号デジタイザー手段とを具
備するビデオフレームグラバーシステムが記載される。
グビデオ信号と同期信号から成るアナログビデオ信号か
らデジタル画像信号を獲得するためのビデオフレームグ
ラバーシステムにおいて、該純アナログビデオ信号をデ
ジタル画像信号にデジタル化するためのアナログビデオ
デジタイザー手段と、該同期信号をデジタル同期信号に
デジタル化するための同期信号デジタイザー手段とを具
備するビデオフレームグラバーシステムが記載される。
【００１４】
【実施例】本発明は、添付の図面を参照して実施例によ
り以後記載される。
り以後記載される。
【００１５】図２において、本発明によるビデオフレー
ムグラバーシステムのブロック図が示される。２つの最
も重要な構成ブロックは、アナログビデオデジタイザー
３３と同期信号デジタイザー４３である。アナログビデ
オデジタイザー３３は、アナログビデオ信号を受信し、
標本し、デジタル化し、デジタル画像信号を送出しなけ
ればならない。ビデオフレームグラバーシステムに設け
られるアナログビデオ信号は、図２の上半分のブロック
によって示唆された、いくつかの変換を優先的に受け
る。まず第１に、アナログビデオ信号は、アナログビデ
オデジタイザー３３の作用可能領域に縮小されなければ
ならない。デジタイザーは、−２Ｖの低電圧と０Ｖの高
電圧を期待する。純アナログビデオ信号の電圧範囲が２
ボルトでないならば、ビデオ利得回路３０は、その範囲
内に純アナログビデオ信号を入れるために調整される。
優先的に、ビデオ利得回路３０は、アナログビデオ信号
の振幅を増幅又は低減する。ビデオ利得因子は、こうし
て、可変でなければならない。好ましい実施態様におい
て、ビデオ利得因子は、０〜２５５の値を記憶すること
ができる８ビットレジスターによって電子的に設定さ
れ、デジタル値に関して線形的に変化する電圧を送り出
すためにデジタル対アナログ変換器に結合される。値０
において、ビデオ利得回路３０内の掛算器（不図示）
は、０．３Ｖの電圧を供給され、そして２５５におい
て、１．３Ｖを供給される。ビデオ利得回路３０によっ
てリサイズされるアナログビデオ信号は、その後、アナ
ログフィルター回路３１に送信される。アナログビデオ
信号の使用帯域幅により、特定アナログ低域フィルター
が、リサイズされたアナログビデオ信号を濾波するため
に選択される。好ましい実施態様において、フィルター
選択は省かれ、濾波効果を与えず、８０ＭＨｚ、４０Ｍ
Ｈｚ又は１２ＭＨｚの遮断周波数を有する低域フィルタ
ーが、選択される。ビデオ信号の使用帯域幅は、優先的
に、アナログビデオ信号が発生される推定ピクセルクロ
ック周波数から導出される。アナログビデオ信号を濾波
する利点は、システムに付加された高周波数雑音が、相
当に低減される事実にある。濾波されたアナログビデオ
信号は、それから、最低アナログビデオレベルにクラン
プするユニットに送信される。これは、バックポーチク
ランピング回路３２によって概略される。この回路は、
濾波されたアナログビデオ信号と、同期信号から導出さ
れた信号とを取り入れる。最終信号は、ビデオ信号のバ
ックポーチが標本される瞬間を指示するために使用され
る。バックポーチのレベルは、他のアナログビデオレベ
ルが参照されなければならない絶対レベルである。バッ
クポーチクランピング回路内に、２つのレジスター（不
図示）が設置され、第１レジスターは、バックポーチを
標本する前に導入されなければならないＨＳＹＮＣ信号
に関する遅延を指示し、そして第２レジスターは、標本
が行われなければならない時間区間を指示する。技術に
おいて公知の如く、幾つかのビデオフォーマットは、絶
対ブランクを表現するブランキングレベルの上の設定レ
ベルを有する。設定レベルに関してすべてのアクティブ
ビデオ信号を参照するために、ビデオオフセット因子
が、バックポーチクランピング回路３２において実装さ
れる。優先的に、８ビットのデジタルレジスターは、０
〜２５５の値を含む。該レジスターに結合されたデジタ
ル対アナログ変換器は、濾波されたアナログビデオ信号
に印加される設定レベルにデジタル値を変換する。バッ
クポーチクランピング回路３２は、アナログビデオデジ
タイザー３３によってデジタル化される純アナログビデ
オ信号を出力する。優先的に、これは、８ビットのアナ
ログ対デジタル変換器であり、１２０ＭＨｚの最大標本
周波数を有する。アナログビデオデジタイザー回路３３
の標本周波数は、標本化クロック発生器４２によって課
せられ、アナログビデオ信号がデジタル化されなければ
ならない各時点において立上りクロック信号を発生す
る。アナログビデオデジタイザー回路の出力は、優先的
に、８ビットデジタル画像信号であり、後の処理のため
にデジタルメモリユニット３５に記憶される。デジタル
メモリユニット３５は、ランダムアクセスメモリ（ＲＡ
Ｍ）、ハードディスク、磁気テープ、等である。デジタ
ルメモリ３５内に記憶されたデジタル画像信号は、Ａｇ
ｆａ−Ｇｅｖａｅｒｔ Ｎ．Ｖ．、Ｍｏｒｔｓｅｌ、Ｂ
ｅｌｇｉｕｍによって販売されるＡｇｆａ ＬＲ ３０
００レーザー記録器システムの如く、ハードコピー装置
に送信され、写真フィルムの如くハードコピーにおいて
アクセスビデオ信号によって表現された画像を再生す
る。
ムグラバーシステムのブロック図が示される。２つの最
も重要な構成ブロックは、アナログビデオデジタイザー
３３と同期信号デジタイザー４３である。アナログビデ
オデジタイザー３３は、アナログビデオ信号を受信し、
標本し、デジタル化し、デジタル画像信号を送出しなけ
ればならない。ビデオフレームグラバーシステムに設け
られるアナログビデオ信号は、図２の上半分のブロック
によって示唆された、いくつかの変換を優先的に受け
る。まず第１に、アナログビデオ信号は、アナログビデ
オデジタイザー３３の作用可能領域に縮小されなければ
ならない。デジタイザーは、−２Ｖの低電圧と０Ｖの高
電圧を期待する。純アナログビデオ信号の電圧範囲が２
ボルトでないならば、ビデオ利得回路３０は、その範囲
内に純アナログビデオ信号を入れるために調整される。
優先的に、ビデオ利得回路３０は、アナログビデオ信号
の振幅を増幅又は低減する。ビデオ利得因子は、こうし
て、可変でなければならない。好ましい実施態様におい
て、ビデオ利得因子は、０〜２５５の値を記憶すること
ができる８ビットレジスターによって電子的に設定さ
れ、デジタル値に関して線形的に変化する電圧を送り出
すためにデジタル対アナログ変換器に結合される。値０
において、ビデオ利得回路３０内の掛算器（不図示）
は、０．３Ｖの電圧を供給され、そして２５５におい
て、１．３Ｖを供給される。ビデオ利得回路３０によっ
てリサイズされるアナログビデオ信号は、その後、アナ
ログフィルター回路３１に送信される。アナログビデオ
信号の使用帯域幅により、特定アナログ低域フィルター
が、リサイズされたアナログビデオ信号を濾波するため
に選択される。好ましい実施態様において、フィルター
選択は省かれ、濾波効果を与えず、８０ＭＨｚ、４０Ｍ
Ｈｚ又は１２ＭＨｚの遮断周波数を有する低域フィルタ
ーが、選択される。ビデオ信号の使用帯域幅は、優先的
に、アナログビデオ信号が発生される推定ピクセルクロ
ック周波数から導出される。アナログビデオ信号を濾波
する利点は、システムに付加された高周波数雑音が、相
当に低減される事実にある。濾波されたアナログビデオ
信号は、それから、最低アナログビデオレベルにクラン
プするユニットに送信される。これは、バックポーチク
ランピング回路３２によって概略される。この回路は、
濾波されたアナログビデオ信号と、同期信号から導出さ
れた信号とを取り入れる。最終信号は、ビデオ信号のバ
ックポーチが標本される瞬間を指示するために使用され
る。バックポーチのレベルは、他のアナログビデオレベ
ルが参照されなければならない絶対レベルである。バッ
クポーチクランピング回路内に、２つのレジスター（不
図示）が設置され、第１レジスターは、バックポーチを
標本する前に導入されなければならないＨＳＹＮＣ信号
に関する遅延を指示し、そして第２レジスターは、標本
が行われなければならない時間区間を指示する。技術に
おいて公知の如く、幾つかのビデオフォーマットは、絶
対ブランクを表現するブランキングレベルの上の設定レ
ベルを有する。設定レベルに関してすべてのアクティブ
ビデオ信号を参照するために、ビデオオフセット因子
が、バックポーチクランピング回路３２において実装さ
れる。優先的に、８ビットのデジタルレジスターは、０
〜２５５の値を含む。該レジスターに結合されたデジタ
ル対アナログ変換器は、濾波されたアナログビデオ信号
に印加される設定レベルにデジタル値を変換する。バッ
クポーチクランピング回路３２は、アナログビデオデジ
タイザー３３によってデジタル化される純アナログビデ
オ信号を出力する。優先的に、これは、８ビットのアナ
ログ対デジタル変換器であり、１２０ＭＨｚの最大標本
周波数を有する。アナログビデオデジタイザー回路３３
の標本周波数は、標本化クロック発生器４２によって課
せられ、アナログビデオ信号がデジタル化されなければ
ならない各時点において立上りクロック信号を発生す
る。アナログビデオデジタイザー回路の出力は、優先的
に、８ビットデジタル画像信号であり、後の処理のため
にデジタルメモリユニット３５に記憶される。デジタル
メモリユニット３５は、ランダムアクセスメモリ（ＲＡ
Ｍ）、ハードディスク、磁気テープ、等である。デジタ
ルメモリ３５内に記憶されたデジタル画像信号は、Ａｇ
ｆａ−Ｇｅｖａｅｒｔ Ｎ．Ｖ．、Ｍｏｒｔｓｅｌ、Ｂ
ｅｌｇｉｕｍによって販売されるＡｇｆａ ＬＲ ３０
００レーザー記録器システムの如く、ハードコピー装置
に送信され、写真フィルムの如くハードコピーにおいて
アクセスビデオ信号によって表現された画像を再生す
る。
【００１６】同期信号は、異なるパスに従う。それら
は、アナログビデオ信号から導出され、この場合、これ
らの信号は、伝統的な白黒モニター用の如く、複合ビデ
オ信号である。これらの信号は、ビデオ利得回路３０に
おけるビデオ利得リサイズの後獲得される。その場合、
ビデオ利得回路はまた、同期利得回路として使用され
る。ＲＧＢカラー画像に対する３つの分離アナログビデ
オ信号の場合に、同期信号は、緑チャネルであるが、赤
チャネルは、デジタル化されなければならない。その場
合に、緑アナログビデオ信号は、赤チャネルとは別の利
得因子を必要とし、これは、外部同期利得回路３６にお
いて為される。また、垂直駆動信号又は分離ＨＳＹＮＣ
及びＶＳＹＮＣ信号は、一様なＣＳＹＮＣを発生するた
めに、同期選択及び分離回路３７において選択される。
アナログＣＳＹＮＣ信号は、優先的に、高周波数雑音を
除去するために、アナログ低域フィルター３１とは異な
る低域フィルター（不図示）によって濾波される。アナ
ログＣＳＹＮＣ信号は、比較器回路３８に供給され、ア
ナログＣＳＹＮＣ信号を値０又は１を有する２進デジタ
ル信号に変換する。低アナログＣＳＹＮＣレベルは、レ
ベル０に変換されるが、高アナログＣＳＹＮＣレベル
は、レベル１に変換される。どのアナログＣＳＹＮＣレ
ベルが低又は高であるかの判別は、比較器回路内の同期
しきい値設定によって行われる。優先的に、同期しきい
値は、０〜２５５の値を含む、８ビットレジスターによ
って設定される。このレジスターは、アナログＣＳＹＮ
Ｃ値が比較されるしきいレベルにデジタル値を変換する
デジタル対アナログ変換器に結合される。比較器回路３
８からのデジタル信号は、同期信号デジタイザー４３に
送られる。このデジタイザーは、標本化クロック発生器
４２によって駆動され、標本化クロック信号の各立上り
縁毎に比較器回路３８からのデジタル値をデジタルメモ
リ３５に記憶する。どのデジタル値が記憶されなければ
ならないかをデジタルメモリ３５に指示するために、ビ
デオ又は同期デジタル化選択回路３４が、アナログビデ
オデジタイザー回路と同期信号デジタイザーの間に実装
される。
は、アナログビデオ信号から導出され、この場合、これ
らの信号は、伝統的な白黒モニター用の如く、複合ビデ
オ信号である。これらの信号は、ビデオ利得回路３０に
おけるビデオ利得リサイズの後獲得される。その場合、
ビデオ利得回路はまた、同期利得回路として使用され
る。ＲＧＢカラー画像に対する３つの分離アナログビデ
オ信号の場合に、同期信号は、緑チャネルであるが、赤
チャネルは、デジタル化されなければならない。その場
合に、緑アナログビデオ信号は、赤チャネルとは別の利
得因子を必要とし、これは、外部同期利得回路３６にお
いて為される。また、垂直駆動信号又は分離ＨＳＹＮＣ
及びＶＳＹＮＣ信号は、一様なＣＳＹＮＣを発生するた
めに、同期選択及び分離回路３７において選択される。
アナログＣＳＹＮＣ信号は、優先的に、高周波数雑音を
除去するために、アナログ低域フィルター３１とは異な
る低域フィルター（不図示）によって濾波される。アナ
ログＣＳＹＮＣ信号は、比較器回路３８に供給され、ア
ナログＣＳＹＮＣ信号を値０又は１を有する２進デジタ
ル信号に変換する。低アナログＣＳＹＮＣレベルは、レ
ベル０に変換されるが、高アナログＣＳＹＮＣレベル
は、レベル１に変換される。どのアナログＣＳＹＮＣレ
ベルが低又は高であるかの判別は、比較器回路内の同期
しきい値設定によって行われる。優先的に、同期しきい
値は、０〜２５５の値を含む、８ビットレジスターによ
って設定される。このレジスターは、アナログＣＳＹＮ
Ｃ値が比較されるしきいレベルにデジタル値を変換する
デジタル対アナログ変換器に結合される。比較器回路３
８からのデジタル信号は、同期信号デジタイザー４３に
送られる。このデジタイザーは、標本化クロック発生器
４２によって駆動され、標本化クロック信号の各立上り
縁毎に比較器回路３８からのデジタル値をデジタルメモ
リ３５に記憶する。どのデジタル値が記憶されなければ
ならないかをデジタルメモリ３５に指示するために、ビ
デオ又は同期デジタル化選択回路３４が、アナログビデ
オデジタイザー回路と同期信号デジタイザーの間に実装
される。
【００１７】代替的に、アナログＣＳＹＮＣ信号はま
た、アナログビデオデジタイザー回路３３に直接に送信
され、ここで、セレクタは、純アナログビデオ信号又は
アナログＣＳＹＮＣ信号のいずれがデジタル化されなけ
ればならないかを選定する。
た、アナログビデオデジタイザー回路３３に直接に送信
され、ここで、セレクタは、純アナログビデオ信号又は
アナログＣＳＹＮＣ信号のいずれがデジタル化されなけ
ればならないかを選定する。
【００１８】比較器回路３８のための同期しきい値と外
部同期利得回路３６のための同期利得因子は、以下に議
論される如く、しきい値がアナログＣＳＹＮＣ信号の立
上り又は立下り縁の中央に位置するように設定される。
同期利得因子と同期しきい値の自由な選択は、同期タイ
ミングが最も正確に知られる如く、アナログ同期レベル
が標本されるという利点を有する。これは、同期信号デ
ジタイザーにおける同期信号の標本と、デジタルＣＳＹ
ＮＣ信号から獲得されたＨＳＹＮＣ信号からそのベース
クロックを導出するアナログビデオデジタイザー３３の
標本化クロック発生器４２のために利点を有する。デジ
タル化ＣＳＹＮＣ信号はまた、ＨＳＹＮＣ信号の立下り
縁を指示するＨＳＹＮＣ信号を主に発生するデジタル同
期分析回路３９に送られる。これらのＨＳＹＮＣ信号
は、標本化クロック発生回路４２のためのベースクロッ
ク信号として役立つためにベースクロック選定回路４０
によって選定される。ベースクロック選定回路４０は、
約６０ｋＨｚの一定周波数を有する、本実施態様におい
て、一定システムベースクロック４１を選定する。この
一定ベースクロック４１は、同期信号がデジタル化され
なければならない時、ベースクロックとして役立つため
に主に使用される。その時、ベースクロック信号は、プ
ログラマブル遅延回路２７によって遅延され、以下に議
論される如く、最適時においてアナログビデオ信号を標
本する。デジタル画像信号に対してメモリ空間と伝送時
間を節約するために、アクティブウインドウ画定回路４
４が実装され、アナログビデオ信号がアクティブウイン
ドウの外側にある限り、標本化クロック発生器４２から
アナログビデオデジタイザー３３への標本化クロック信
号を抑止する。これは、特に、ＨＳＹＮＣ及びＶＳＹＮ
Ｃ信号がアナログビデオ信号において発生する期間に対
して正しい。アクティブウインドウ画定回路４４は、Ｈ
ＳＹＮＣ信号における立下り縁が発生する毎にピクセル
カウンターをリセットしなければならない。標本化クロ
ック信号の立下り縁の瞬間と立上り縁の瞬間は、相互に
一致する又は臨界的に接近するために、ＨＲＥＦ（水平
基準）遅延が、ＨＲＥＦ調整回路４５によってＨＳＹＮ
Ｃ信号に導入される。優先的に、ＨＲＥＦ調整回路は、
１ナノ秒の増分において７〜１４ナノ秒の範囲の可変遅
延時間でＨＳＹＮＣ信号を遅延させる。次の節におい
て、高品質デジタル画像信号を与えるために、各種の設
定が、幾つかのビデオタイミングに基づいていかに最適
に選定されるかを議論する。
部同期利得回路３６のための同期利得因子は、以下に議
論される如く、しきい値がアナログＣＳＹＮＣ信号の立
上り又は立下り縁の中央に位置するように設定される。
同期利得因子と同期しきい値の自由な選択は、同期タイ
ミングが最も正確に知られる如く、アナログ同期レベル
が標本されるという利点を有する。これは、同期信号デ
ジタイザーにおける同期信号の標本と、デジタルＣＳＹ
ＮＣ信号から獲得されたＨＳＹＮＣ信号からそのベース
クロックを導出するアナログビデオデジタイザー３３の
標本化クロック発生器４２のために利点を有する。デジ
タル化ＣＳＹＮＣ信号はまた、ＨＳＹＮＣ信号の立下り
縁を指示するＨＳＹＮＣ信号を主に発生するデジタル同
期分析回路３９に送られる。これらのＨＳＹＮＣ信号
は、標本化クロック発生回路４２のためのベースクロッ
ク信号として役立つためにベースクロック選定回路４０
によって選定される。ベースクロック選定回路４０は、
約６０ｋＨｚの一定周波数を有する、本実施態様におい
て、一定システムベースクロック４１を選定する。この
一定ベースクロック４１は、同期信号がデジタル化され
なければならない時、ベースクロックとして役立つため
に主に使用される。その時、ベースクロック信号は、プ
ログラマブル遅延回路２７によって遅延され、以下に議
論される如く、最適時においてアナログビデオ信号を標
本する。デジタル画像信号に対してメモリ空間と伝送時
間を節約するために、アクティブウインドウ画定回路４
４が実装され、アナログビデオ信号がアクティブウイン
ドウの外側にある限り、標本化クロック発生器４２から
アナログビデオデジタイザー３３への標本化クロック信
号を抑止する。これは、特に、ＨＳＹＮＣ及びＶＳＹＮ
Ｃ信号がアナログビデオ信号において発生する期間に対
して正しい。アクティブウインドウ画定回路４４は、Ｈ
ＳＹＮＣ信号における立下り縁が発生する毎にピクセル
カウンターをリセットしなければならない。標本化クロ
ック信号の立下り縁の瞬間と立上り縁の瞬間は、相互に
一致する又は臨界的に接近するために、ＨＲＥＦ（水平
基準）遅延が、ＨＲＥＦ調整回路４５によってＨＳＹＮ
Ｃ信号に導入される。優先的に、ＨＲＥＦ調整回路は、
１ナノ秒の増分において７〜１４ナノ秒の範囲の可変遅
延時間でＨＳＹＮＣ信号を遅延させる。次の節におい
て、高品質デジタル画像信号を与えるために、各種の設
定が、幾つかのビデオタイミングに基づいていかに最適
に選定されるかを議論する。
【００１９】幾つかのビデオタイミングの決定に対し
て、同期信号をデジタル化し分析することは都合が良
い。上記の如く、同期信号は、別個にＶＳＹＮＣとＨＳ
ＹＮＣとして、ＶＳＹＮＣとＨＳＹＮＣを組み合わせる
複合ＣＳＹＮＣとして、又は複合ビデオ信号におけるア
ナログビデオデータとともに与えられる。好ましい実施
態様において、別個のＶＳＹＮＣとＨＳＹＮＣが、ＣＳ
ＹＮＣに組み合わされ、所与のＣＳＹＮＣは不変にさ
れ、そして複合ビデオ信号において、同期信号は、孤立
されるか、又は同期分離回路３７によって取り除かれ
る。同期分離回路の入力は、複合ビデオ信号であり、出
力はＣＳＹＮＣ信号である。
て、同期信号をデジタル化し分析することは都合が良
い。上記の如く、同期信号は、別個にＶＳＹＮＣとＨＳ
ＹＮＣとして、ＶＳＹＮＣとＨＳＹＮＣを組み合わせる
複合ＣＳＹＮＣとして、又は複合ビデオ信号におけるア
ナログビデオデータとともに与えられる。好ましい実施
態様において、別個のＶＳＹＮＣとＨＳＹＮＣが、ＣＳ
ＹＮＣに組み合わされ、所与のＣＳＹＮＣは不変にさ
れ、そして複合ビデオ信号において、同期信号は、孤立
されるか、又は同期分離回路３７によって取り除かれ
る。同期分離回路の入力は、複合ビデオ信号であり、出
力はＣＳＹＮＣ信号である。
【００２０】こうして、優先的に、３つの可能状況が、
同期セレクタと同期発生回路３７においてＣＳＹＮＣ信
号が利用可能になる状況まで縮小される。
同期セレクタと同期発生回路３７においてＣＳＹＮＣ信
号が利用可能になる状況まで縮小される。
【００２１】システムは、標本化クロック発生器４２を
具備し、即ち、図３に示された如く優先的に実現され
る。標本化クロック発生器は、周波数ｆBを有する低周
波数ベースクロック信号を受信し、周波数ｆSを有する
高周波数標本化クロック信号を送り出すシステムであ
る。標本化クロック周波数ｆSは、ベースクロック周波
数ｆBの整数倍である。即ち、ｆS＝Ｎ＊ｆBである。本
発明のシステムにおいて、ベースクロック信号は、一定
ベースクロック４１又はＨＳＹＮＣ信号の立下り縁によ
って発生される。標本化クロック発生器４２は、電圧制
御発振器ＶＣＯ２１、オプションの周波数プリスケーラ
回路２２、標本カウンター回路２３と位相差及び周波数
検出器２４を具備する、図３に示された如く、位相同期
ループシステムとして優先的に実現される。標本化クロ
ック発生回路４２の動作は次の如くである。以下に記載
される如く、位相差及び周波数検出器２４は、電圧△Ｖ
を発生する。この電圧は、ＶＣＯ２１に印加される。Ｖ
ＣＯ２１に印加された電圧により、ＶＣＯは、その出力
において発振信号を発生し、その周波数は、印加電圧△
Ｖに比例する。この周波数は、一般に６０〜１２０ＭＨ
ｚである。ＶＣＯ２１からの発振出力信号は、オプショ
ンの周波数プリスケーラ回路２２に印加される。この回
路は、ある入力周波数において発振信号を受信し、そし
て同一入力周波数又は２、４又は８の因子で分割した入
力周波数において出力発振信号を送信する。標本化クロ
ック信号は、こうして、６０／８＝７．５ＭＨｚ〜１２
０ＭＨｚの範囲を取る周波数ｆsを有する。オプション
の周波数プリスケーラ回路２２は、こうして、ＶＣＯ回
路の範囲を低周波数に広げる。分割因子は、優先的に、
可能な値１、２、４又は８の間で容易に変化される。好
ましい実施態様において、周波数の分割因子は、優先的
にマイクロプロセッサー手段の制御下で、電子的にセッ
トされる。標本化クロック信号ｆSは、今、標本カウン
ター回路２３を介して回路において帰還される。この回
路は、その入力に印加された発振パルスの数又は立上り
縁の数を計数し、そして所定数Ｎが達するとすぐにその
出力において一つの立上り縁を発生し、その後、カウン
ターをゼロにリセットする。出力信号は、立上り縁の直
後に降下される。標本カウンター２３からの出力信号Ａ
は、標本クロック発生器４２の入力におけるベースクロ
ック信号Ｂに非常に類似し、そして正確にｆA＝ｆS／Ｎ
の周波数において発生する。カウンター値Ｎは、一ライ
ン周期内の標本周期数を指示する。優先的に、この値
は、マイクロプロセッサー手段の制御下で自由にセット
される。位相差及び周波数検出器２４は、分割標本化ク
ロック信号Ａとベースクロック信号Ｂの両方を受信し、
そして分割標本化クロック信号Ａの立上り縁がベースク
ロック信号Ｂの立上り縁と一致しないならば、その出力
電圧△Ｖを修正する。電圧△Ｖは、２つの立上り縁の間
の時間差が減少するという意味においてＶＣＯの出力周
波数を修正する。いったん２つの立上り縁が一致したな
らば、ＶＣＯ２１の周波数出力は、変化されず、従っ
て、ｆA＝ｆBである。ｆA＝ｆS／Ｎであるために、ｆS
＝Ｎ＊ｆBである。
具備し、即ち、図３に示された如く優先的に実現され
る。標本化クロック発生器は、周波数ｆBを有する低周
波数ベースクロック信号を受信し、周波数ｆSを有する
高周波数標本化クロック信号を送り出すシステムであ
る。標本化クロック周波数ｆSは、ベースクロック周波
数ｆBの整数倍である。即ち、ｆS＝Ｎ＊ｆBである。本
発明のシステムにおいて、ベースクロック信号は、一定
ベースクロック４１又はＨＳＹＮＣ信号の立下り縁によ
って発生される。標本化クロック発生器４２は、電圧制
御発振器ＶＣＯ２１、オプションの周波数プリスケーラ
回路２２、標本カウンター回路２３と位相差及び周波数
検出器２４を具備する、図３に示された如く、位相同期
ループシステムとして優先的に実現される。標本化クロ
ック発生回路４２の動作は次の如くである。以下に記載
される如く、位相差及び周波数検出器２４は、電圧△Ｖ
を発生する。この電圧は、ＶＣＯ２１に印加される。Ｖ
ＣＯ２１に印加された電圧により、ＶＣＯは、その出力
において発振信号を発生し、その周波数は、印加電圧△
Ｖに比例する。この周波数は、一般に６０〜１２０ＭＨ
ｚである。ＶＣＯ２１からの発振出力信号は、オプショ
ンの周波数プリスケーラ回路２２に印加される。この回
路は、ある入力周波数において発振信号を受信し、そし
て同一入力周波数又は２、４又は８の因子で分割した入
力周波数において出力発振信号を送信する。標本化クロ
ック信号は、こうして、６０／８＝７．５ＭＨｚ〜１２
０ＭＨｚの範囲を取る周波数ｆsを有する。オプション
の周波数プリスケーラ回路２２は、こうして、ＶＣＯ回
路の範囲を低周波数に広げる。分割因子は、優先的に、
可能な値１、２、４又は８の間で容易に変化される。好
ましい実施態様において、周波数の分割因子は、優先的
にマイクロプロセッサー手段の制御下で、電子的にセッ
トされる。標本化クロック信号ｆSは、今、標本カウン
ター回路２３を介して回路において帰還される。この回
路は、その入力に印加された発振パルスの数又は立上り
縁の数を計数し、そして所定数Ｎが達するとすぐにその
出力において一つの立上り縁を発生し、その後、カウン
ターをゼロにリセットする。出力信号は、立上り縁の直
後に降下される。標本カウンター２３からの出力信号Ａ
は、標本クロック発生器４２の入力におけるベースクロ
ック信号Ｂに非常に類似し、そして正確にｆA＝ｆS／Ｎ
の周波数において発生する。カウンター値Ｎは、一ライ
ン周期内の標本周期数を指示する。優先的に、この値
は、マイクロプロセッサー手段の制御下で自由にセット
される。位相差及び周波数検出器２４は、分割標本化ク
ロック信号Ａとベースクロック信号Ｂの両方を受信し、
そして分割標本化クロック信号Ａの立上り縁がベースク
ロック信号Ｂの立上り縁と一致しないならば、その出力
電圧△Ｖを修正する。電圧△Ｖは、２つの立上り縁の間
の時間差が減少するという意味においてＶＣＯの出力周
波数を修正する。いったん２つの立上り縁が一致したな
らば、ＶＣＯ２１の周波数出力は、変化されず、従っ
て、ｆA＝ｆBである。ｆA＝ｆS／Ｎであるために、ｆS
＝Ｎ＊ｆBである。
【００２２】本発明によるシステムにおいて、ベースク
ロック信号は、ＨＳＹＮＣ信号又は一定ベースクロック
によって発生される。後者は、ビデオタイミングが知ら
れない時、優先的に使用される。初期的に、同期信号
は、所定の標本化クロック率において標本され、標本当
たり単一ビットデジタル又は２進値にデジタル化され
る。上記の如く、同期信号は、高電圧レベルと低レベル
を有する。電子回路の特性は、例えば、２進値が高信号
レベルに対して１であり、低信号レベルに対して０であ
る如くである。その時、デジタル化２進信号における１
から０への遷移は、同期信号の立下り縁を指示する。電
子回路において、同期信号の同期利得を調整するための
手段と同期しきいレベルを調整するための手段が包含さ
れる。同期利得は、図２において２つの位置に組み込ま
れる。ＣＳＹＮＣ信号が、アナログビデオ信号から同期
選択及び分離回路３７によって導出されるならば、同期
利得が、ビデオ利得回路３０によって実現される。アナ
ログビデオ信号に対する良好な利得因子の実装は、複合
同期レベルに対する良好な利得レベルを生ずる。カラー
ＲＧＢ信号において、赤信号がデジタル化されなければ
ならない状況における場合の如く、ＣＳＹＮＣレベル
が、外部源から同期選択及び分離回路３７によって導出
されるならば、複合ビデオ信号は、緑アナログビデオ信
号においてのみ存在する。その場合に、外部同期利得回
路３６によって、緑信号から外部複合ビデオ信号におけ
る特定利得因子を実装することが必要である。利得を調
整するための手段は、種々の形式の同期信号のレベルを
０ｍＶ〜６００ｍＶの標準範囲にする。前述の如く、ア
ナログビデオ信号に伴う同期信号は、複合ビデオ信号、
分離複合同期信号又は水平駆動信号ＨＳＹＮＣから検索
される。複合同期信号において、低同期レベルは、通常
０Ｖであり、高同期レベルは一般に３００ｍＶである。
その場合に、同期信号は、減衰してはならず、そして最
大利得値が実装される。利得を調整するための手段は、
８ビットレジスターを具備する。このように、０〜２５
５の値が、このレジスターに入れられる。値２５５は、
同期信号が減衰しないことを意味する。１．３Ｖの電圧
は、ビデオ利得回路３０内の掛算回路（不図示）に供給
される。０のデジタル値に対して、０．３Ｖの電圧が、
掛算回路に供給される。他の値Ｎは、同期信号が減衰す
ることを意味する。分離ＣＳＹＮＣ同期信号又は水平駆
動信号は、通常、ＴＴＬ信号である。これは、０Ｖ〜５
Ｖの範囲を取る。０Ｖ〜６００ｍＶにこの範囲を縮小す
るために、値Ｎ＝３０が、外部同期利得回路３６におい
て実装される。また、外部同期信号は、画像のデジタル
化のために使用しないことが可能である。その場合に、
利得値は、ゼロにセットされる。ゼロ設定は、同期信号
によってシステムに導入される雑音を低減させる。
ロック信号は、ＨＳＹＮＣ信号又は一定ベースクロック
によって発生される。後者は、ビデオタイミングが知ら
れない時、優先的に使用される。初期的に、同期信号
は、所定の標本化クロック率において標本され、標本当
たり単一ビットデジタル又は２進値にデジタル化され
る。上記の如く、同期信号は、高電圧レベルと低レベル
を有する。電子回路の特性は、例えば、２進値が高信号
レベルに対して１であり、低信号レベルに対して０であ
る如くである。その時、デジタル化２進信号における１
から０への遷移は、同期信号の立下り縁を指示する。電
子回路において、同期信号の同期利得を調整するための
手段と同期しきいレベルを調整するための手段が包含さ
れる。同期利得は、図２において２つの位置に組み込ま
れる。ＣＳＹＮＣ信号が、アナログビデオ信号から同期
選択及び分離回路３７によって導出されるならば、同期
利得が、ビデオ利得回路３０によって実現される。アナ
ログビデオ信号に対する良好な利得因子の実装は、複合
同期レベルに対する良好な利得レベルを生ずる。カラー
ＲＧＢ信号において、赤信号がデジタル化されなければ
ならない状況における場合の如く、ＣＳＹＮＣレベル
が、外部源から同期選択及び分離回路３７によって導出
されるならば、複合ビデオ信号は、緑アナログビデオ信
号においてのみ存在する。その場合に、外部同期利得回
路３６によって、緑信号から外部複合ビデオ信号におけ
る特定利得因子を実装することが必要である。利得を調
整するための手段は、種々の形式の同期信号のレベルを
０ｍＶ〜６００ｍＶの標準範囲にする。前述の如く、ア
ナログビデオ信号に伴う同期信号は、複合ビデオ信号、
分離複合同期信号又は水平駆動信号ＨＳＹＮＣから検索
される。複合同期信号において、低同期レベルは、通常
０Ｖであり、高同期レベルは一般に３００ｍＶである。
その場合に、同期信号は、減衰してはならず、そして最
大利得値が実装される。利得を調整するための手段は、
８ビットレジスターを具備する。このように、０〜２５
５の値が、このレジスターに入れられる。値２５５は、
同期信号が減衰しないことを意味する。１．３Ｖの電圧
は、ビデオ利得回路３０内の掛算回路（不図示）に供給
される。０のデジタル値に対して、０．３Ｖの電圧が、
掛算回路に供給される。他の値Ｎは、同期信号が減衰す
ることを意味する。分離ＣＳＹＮＣ同期信号又は水平駆
動信号は、通常、ＴＴＬ信号である。これは、０Ｖ〜５
Ｖの範囲を取る。０Ｖ〜６００ｍＶにこの範囲を縮小す
るために、値Ｎ＝３０が、外部同期利得回路３６におい
て実装される。また、外部同期信号は、画像のデジタル
化のために使用しないことが可能である。その場合に、
利得値は、ゼロにセットされる。ゼロ設定は、同期信号
によってシステムに導入される雑音を低減させる。
【００２３】いったん利得値Ｎがセットされるならば、
同期レベルに対する比較器回路３８内のしきい値が決定
される。しきい値は、ある電圧レベルに対応する。この
しきい電圧の上の標本利得補正同期信号は、値１にデジ
タル化されるが、このレベルの下の同期信号は、値０に
デジタル化される。優先的に、しきいレベル電圧は、０
ｍＶ〜４００ｍＶで変化される。正確な設定が、８ビッ
トの別のレジスターによって為され、０〜２５５の値が
実装可能である。０の値は、０ｍＶのしきいレベルに対
応し、２５５の値は４００ｍＶのしきいレベルに対応す
る。通常、値９６は、１５０ｍＶのしきい電圧レベルに
対応して実装される。この値は、主に同期縁の上側及び
下側部分においてに実際に雑音のないシステムにする。
３００ｍＶ高の同期パルスに対して、１５０ｍＶのしき
い電圧レベルは、この高さの半分である。
同期レベルに対する比較器回路３８内のしきい値が決定
される。しきい値は、ある電圧レベルに対応する。この
しきい電圧の上の標本利得補正同期信号は、値１にデジ
タル化されるが、このレベルの下の同期信号は、値０に
デジタル化される。優先的に、しきいレベル電圧は、０
ｍＶ〜４００ｍＶで変化される。正確な設定が、８ビッ
トの別のレジスターによって為され、０〜２５５の値が
実装可能である。０の値は、０ｍＶのしきいレベルに対
応し、２５５の値は４００ｍＶのしきいレベルに対応す
る。通常、値９６は、１５０ｍＶのしきい電圧レベルに
対応して実装される。この値は、主に同期縁の上側及び
下側部分においてに実際に雑音のないシステムにする。
３００ｍＶ高の同期パルスに対して、１５０ｍＶのしき
い電圧レベルは、この高さの半分である。
【００２４】優先的に、次の自動化手順が、比較器回路
３８における同期しきいレベルと、ビデオ利得回路３０
又は外部同期利得回路３６における同期利得因子を決定
するために順守される。一定しきいレベルは、優先的に
値９６に対応して実装される。このしきいレベルは、全
手順に対して一定に保たれる。利得因子は、しきいレベ
ルをブランキングレベルに一致させる利得因子が見附ら
れるまで、最大因子からより小因子に変化される。手順
は、例えば利得数２５５に対応する最大利得因子で開始
される。図４に示された如く、この大きな利得因子ｇａ
ｉｎ１は、確実に一定しきいレベルの下の、約０ボルト
に同期チップの最低電圧を保ち、一方、ブランキングレ
ベル、設定レベルとアクティブビデオレベルは、一定し
きいレベルの十分に上にある。同期信号は、一定ベース
クロックから導出された標本化クロックにより標本され
る。本実施態様における一定ベースクロックは、約６０
ｋＨｚの周波数を有する。優先的に、一定ベースクロッ
ク、周波数プリスケーラ値（１、２、４又は８）及び標
本化クロック発生器４２内の標本カウンター値は、標本
化クロックが、一フレーム周期に対して約１００万標本
を発生する如く選択される。フレーム周期は、一般に
１”／２５又は４０ｍｓである。４０ナノ秒当たり一標
本が、２５ＭＨｚの標本化クロックで、取得される。し
きいレベルの下のすべての利得補正アナログ同期信号
は、デジタル化され、デジタル値０を与え、そしてしき
い値よりも上のすべての信号は、値１を生ずる。図４に
おける高同期利得設定ｇａｉｎ１により、同期チップの
みが、０になり、すべての他のレベルは、陰領域によっ
て示された如く１になる。この最大利得設定ｇａｉｎ１
により、値１を有する標本の第１のパーセントＰ1が記
録される。図４において、このパーセントは、例えば、
９１．６％である。このパーセントＰ1は、他のパーセ
ントに関する絶対基準に対して保たれる。利得設定は、
図４の次の図に示された如くｇａｉｎ２に減少され、同
期信号は、再びデジタル化され、そして値１を有する標
本の第２のパーセントＰ2が、記録される。利得がｇａ
ｉｎ２に減少する時、同期信号のブランキングレベルは
減少し、しきいレベルに近付く。ブランキングレベル
が、利得設定ｇａｉｎ２に対してしきいレベルよりもさ
らに高いならば、第２のパーセントＰ2は、傾斜同期縁
により、低下し、例えば９１．３％であるが、第１のパ
ーセントＰ1とはあまり異ならない。その場合に、利得
設定は、利得因子ｇａｉｎ３にさらに減少され、そして
同期信号をデジタル化した後、第３のパーセントＰ3が
計算される。ブランキングレベルがしきい値よりも下で
あるならば、同期チップはゼロデジタル値になるばかり
でなく、水平同期信号のフロントポーチ及びバックポー
チの如く、アナログビデオ信号のレベルは、ブランキン
グレベルにある。両方のフロント及びバックポーチは、
通常、極めて大きく、そして全ライン周期の約４％をと
もに占有する。その場合、デジタル値１のパーセントＰ
3は、Ｐ1よりも相当に低い。図４の第３ダイヤグラムに
おいて、このパーセントは５０％である。そのパーセン
トＰ3がＰ1よりも４％低いならば、利得補正ブランキン
グレベルは、しきいレベルよりも低いこと想定する。ｇ
ａｉｎ４とｇａｉｎ５によりダイヤグラムによって例証
された２進探索により、パーセントＰcが最初にかなり
変化する利得レベルＧCを見付ける。それから、この利
得設定は１．６７の因子を掛算され、図４において「同
期利得」を与え、利得補正同期チップレベルとブランキ
ングレベルの間にしきいレベルを位置付ける。
３８における同期しきいレベルと、ビデオ利得回路３０
又は外部同期利得回路３６における同期利得因子を決定
するために順守される。一定しきいレベルは、優先的に
値９６に対応して実装される。このしきいレベルは、全
手順に対して一定に保たれる。利得因子は、しきいレベ
ルをブランキングレベルに一致させる利得因子が見附ら
れるまで、最大因子からより小因子に変化される。手順
は、例えば利得数２５５に対応する最大利得因子で開始
される。図４に示された如く、この大きな利得因子ｇａ
ｉｎ１は、確実に一定しきいレベルの下の、約０ボルト
に同期チップの最低電圧を保ち、一方、ブランキングレ
ベル、設定レベルとアクティブビデオレベルは、一定し
きいレベルの十分に上にある。同期信号は、一定ベース
クロックから導出された標本化クロックにより標本され
る。本実施態様における一定ベースクロックは、約６０
ｋＨｚの周波数を有する。優先的に、一定ベースクロッ
ク、周波数プリスケーラ値（１、２、４又は８）及び標
本化クロック発生器４２内の標本カウンター値は、標本
化クロックが、一フレーム周期に対して約１００万標本
を発生する如く選択される。フレーム周期は、一般に
１”／２５又は４０ｍｓである。４０ナノ秒当たり一標
本が、２５ＭＨｚの標本化クロックで、取得される。し
きいレベルの下のすべての利得補正アナログ同期信号
は、デジタル化され、デジタル値０を与え、そしてしき
い値よりも上のすべての信号は、値１を生ずる。図４に
おける高同期利得設定ｇａｉｎ１により、同期チップの
みが、０になり、すべての他のレベルは、陰領域によっ
て示された如く１になる。この最大利得設定ｇａｉｎ１
により、値１を有する標本の第１のパーセントＰ1が記
録される。図４において、このパーセントは、例えば、
９１．６％である。このパーセントＰ1は、他のパーセ
ントに関する絶対基準に対して保たれる。利得設定は、
図４の次の図に示された如くｇａｉｎ２に減少され、同
期信号は、再びデジタル化され、そして値１を有する標
本の第２のパーセントＰ2が、記録される。利得がｇａ
ｉｎ２に減少する時、同期信号のブランキングレベルは
減少し、しきいレベルに近付く。ブランキングレベル
が、利得設定ｇａｉｎ２に対してしきいレベルよりもさ
らに高いならば、第２のパーセントＰ2は、傾斜同期縁
により、低下し、例えば９１．３％であるが、第１のパ
ーセントＰ1とはあまり異ならない。その場合に、利得
設定は、利得因子ｇａｉｎ３にさらに減少され、そして
同期信号をデジタル化した後、第３のパーセントＰ3が
計算される。ブランキングレベルがしきい値よりも下で
あるならば、同期チップはゼロデジタル値になるばかり
でなく、水平同期信号のフロントポーチ及びバックポー
チの如く、アナログビデオ信号のレベルは、ブランキン
グレベルにある。両方のフロント及びバックポーチは、
通常、極めて大きく、そして全ライン周期の約４％をと
もに占有する。その場合、デジタル値１のパーセントＰ
3は、Ｐ1よりも相当に低い。図４の第３ダイヤグラムに
おいて、このパーセントは５０％である。そのパーセン
トＰ3がＰ1よりも４％低いならば、利得補正ブランキン
グレベルは、しきいレベルよりも低いこと想定する。ｇ
ａｉｎ４とｇａｉｎ５によりダイヤグラムによって例証
された２進探索により、パーセントＰcが最初にかなり
変化する利得レベルＧCを見付ける。それから、この利
得設定は１．６７の因子を掛算され、図４において「同
期利得」を与え、利得補正同期チップレベルとブランキ
ングレベルの間にしきいレベルを位置付ける。
【００２５】いったん作用可能な同期利得及び同期しき
い値が実装されるならば、デジタル化同期信号は、ライ
ン周期とフレーム周期を見付けるために使用される。こ
の目的のために、立下り縁又はデジタル化同期標本にお
ける１から０への遷移がつき止められ、そして各２つの
連続遷移の間の距離が、距離クラスにおいて記録され
る。距離は、２つの遷移の間の標本数である。距離クラ
スは、２つの限界の間のすべての距離を収集する。最も
密集したクラスは、水平同期信号によって生じた距離の
クラスである。標本化クロック信号の標本周期ととも
に、このクラス内の平均距離は、ライン周期又は相互的
にビデオ信号のライン率の良好な近似を与える。水平同
期の開始は、このクラスに属する前及び次遷移への距離
を有する１から０の遷移において位置する。このよう
に、すべての水平同期信号がつき止められる。垂直同期
信号は、水平同期チップよりも相当に大きい垂直同期チ
ップを有する。水平同期チップの幅は、最初の０から１
への遷移を探索することにより見付けられる。垂直同期
チップの全幅は、少なくとも垂直同期から次の０から１
への遷移への距離である。低レベル垂直同期チップ内
で、狭い高レベル鋸歯状パルスが、ビデオモニターの安
定化目的のために導入される。これは、垂直同期後の半
又は全ライン周期に発生する。２つ以上のフレームがデ
ジタル化されるならば、２つの垂直同期信号がつき止め
られ、そしてフレーム周期が相応して導出される。ライ
ン周期によって導出されたフレーム周期は、ビデオフォ
ーマットにおいてフォーマット当たりのライン数を与え
る。６２５／５０Ｈｚ ＣＣＩＲ標準フォーマットから
導出された産業用ビデオフォーマットに対して、本発明
のシステムは、６４．２マイクル秒の近似ライン時間を
見いだし、１５ｋＨｚのライン率を与える。ＨＳＹＮＣ
チップは、４．８マイクル秒の幅を有するように測定さ
れる。垂直同期中の鋸歯状パルスがないことにより、シ
ステムは、ビデオフォーマットが産業形式であることを
導出するが、標準ＣＣＩＲフォーマットは、垂直同期周
期中ライン周波数の２倍において鋸歯状パルスを有す
る。鋸歯状パルスの存在又は不在により、回路（不図
示）は、標本化クロック発生器４２内でセットされ、標
本化クロック発生回路内の周波数補正回路をそれぞれ使
用可能又は使用禁止にする。鋸歯状パルスが存在しない
ならば、標本化クロック発生器４２は、「休止」モード
においてセットされる。即ち、電圧制御発振器は、垂直
同期周期が検出される時からこの周期の終了まで周波数
偏移を補正されない。ライン周期とフレーム周期から計
算されたライン数は、０．１％以上の精度で６２４ライ
ンを与える。いっそうの分析は、ビデオフォーマットが
非インターレースであり、フレーム当たり３１２ライン
の２つのフレームを有する。ライン時間の最良推定は、
６４．１３５マイクロ秒であり、対応して、１５．５９
２ｋＨｚのライン率である。観察されたフレーム時間
は、２０．０１０ミリ秒である。システムは、さらに、
デジタル化同期信号から、ビデオフォーマットが、３つ
のラインに対応する１９２．４マイクロ秒のＶＳＹＮＣ
チップ幅を有することを導出する。
い値が実装されるならば、デジタル化同期信号は、ライ
ン周期とフレーム周期を見付けるために使用される。こ
の目的のために、立下り縁又はデジタル化同期標本にお
ける１から０への遷移がつき止められ、そして各２つの
連続遷移の間の距離が、距離クラスにおいて記録され
る。距離は、２つの遷移の間の標本数である。距離クラ
スは、２つの限界の間のすべての距離を収集する。最も
密集したクラスは、水平同期信号によって生じた距離の
クラスである。標本化クロック信号の標本周期ととも
に、このクラス内の平均距離は、ライン周期又は相互的
にビデオ信号のライン率の良好な近似を与える。水平同
期の開始は、このクラスに属する前及び次遷移への距離
を有する１から０の遷移において位置する。このよう
に、すべての水平同期信号がつき止められる。垂直同期
信号は、水平同期チップよりも相当に大きい垂直同期チ
ップを有する。水平同期チップの幅は、最初の０から１
への遷移を探索することにより見付けられる。垂直同期
チップの全幅は、少なくとも垂直同期から次の０から１
への遷移への距離である。低レベル垂直同期チップ内
で、狭い高レベル鋸歯状パルスが、ビデオモニターの安
定化目的のために導入される。これは、垂直同期後の半
又は全ライン周期に発生する。２つ以上のフレームがデ
ジタル化されるならば、２つの垂直同期信号がつき止め
られ、そしてフレーム周期が相応して導出される。ライ
ン周期によって導出されたフレーム周期は、ビデオフォ
ーマットにおいてフォーマット当たりのライン数を与え
る。６２５／５０Ｈｚ ＣＣＩＲ標準フォーマットから
導出された産業用ビデオフォーマットに対して、本発明
のシステムは、６４．２マイクル秒の近似ライン時間を
見いだし、１５ｋＨｚのライン率を与える。ＨＳＹＮＣ
チップは、４．８マイクル秒の幅を有するように測定さ
れる。垂直同期中の鋸歯状パルスがないことにより、シ
ステムは、ビデオフォーマットが産業形式であることを
導出するが、標準ＣＣＩＲフォーマットは、垂直同期周
期中ライン周波数の２倍において鋸歯状パルスを有す
る。鋸歯状パルスの存在又は不在により、回路（不図
示）は、標本化クロック発生器４２内でセットされ、標
本化クロック発生回路内の周波数補正回路をそれぞれ使
用可能又は使用禁止にする。鋸歯状パルスが存在しない
ならば、標本化クロック発生器４２は、「休止」モード
においてセットされる。即ち、電圧制御発振器は、垂直
同期周期が検出される時からこの周期の終了まで周波数
偏移を補正されない。ライン周期とフレーム周期から計
算されたライン数は、０．１％以上の精度で６２４ライ
ンを与える。いっそうの分析は、ビデオフォーマットが
非インターレースであり、フレーム当たり３１２ライン
の２つのフレームを有する。ライン時間の最良推定は、
６４．１３５マイクロ秒であり、対応して、１５．５９
２ｋＨｚのライン率である。観察されたフレーム時間
は、２０．０１０ミリ秒である。システムは、さらに、
デジタル化同期信号から、ビデオフォーマットが、３つ
のラインに対応する１９２．４マイクロ秒のＶＳＹＮＣ
チップ幅を有することを導出する。
【００２６】フレーム当たりのライン数は、ビデオフォ
ーマットについての指示を与える。フレーム当たりのラ
イン数が高ければ、ビデオデータが発生されたピクセル
クロックはより高くなる。ライン数は、逐次離散セット
において配置される。各セット毎に、周波数区間［ｆ
LOW、ｆHIGH］が、関連される。フレーム当たりの特定
ライン数を有するビデオフォーマットは、関連周波数区
間内のみのピクセル周波数を有することを仮定する。種
々のセットに対する周波数区間は、重なる周波数を有す
る。セット及び周波数区間は、内部テーブルにおいて記
憶され、そして周波数区間は、フレーム当たりのライン
数が知られるとすぐに検索される。上記の例において、
ライン数は６２４であることが判明した。従って、水平
ライン周期当たりに発生される標本化クロック信号の数
は、区間［４８１、１１００］にあると推定される。１
５ｋＨｚの検出ライン率により、これは、区間［７．２
ＭＨｚ、１６．５ＭＨｚ］において可能な標本化周波数
を生ずる。
ーマットについての指示を与える。フレーム当たりのラ
イン数が高ければ、ビデオデータが発生されたピクセル
クロックはより高くなる。ライン数は、逐次離散セット
において配置される。各セット毎に、周波数区間［ｆ
LOW、ｆHIGH］が、関連される。フレーム当たりの特定
ライン数を有するビデオフォーマットは、関連周波数区
間内のみのピクセル周波数を有することを仮定する。種
々のセットに対する周波数区間は、重なる周波数を有す
る。セット及び周波数区間は、内部テーブルにおいて記
憶され、そして周波数区間は、フレーム当たりのライン
数が知られるとすぐに検索される。上記の例において、
ライン数は６２４であることが判明した。従って、水平
ライン周期当たりに発生される標本化クロック信号の数
は、区間［４８１、１１００］にあると推定される。１
５ｋＨｚの検出ライン率により、これは、区間［７．２
ＭＨｚ、１６．５ＭＨｚ］において可能な標本化周波数
を生ずる。
【００２７】水平同期チップ幅とライン周期の知識によ
り、同期チップが水平同期として及び垂直同期として考
えられなければならない時の条件を同期分析回路３５に
セットすることができる。上記の例に対して、ＶＳＹＮ
Ｃ検出設定が、１１．６マイクロ秒として実装される。
これは、同期チップが推定水平同期チップ幅よりも大き
なほぼ２．５倍である１１．６マイクロ秒よりも大きな
幅を有するならば、同期分析回路３５は同期チップを水
平同期よりも垂直同期として考えることを意味する。同
期分析回路３５において実装される別のパラメータは、
半ラインロックアウト周期である。多くのビデオフォー
マットは、垂直同期の前後に、２つの水平同期信号の間
のちょうど中央において多数の前置等化及び後置等化同
期信号を有する。これらの信号が水平同期信号として考
察され、標本化クロック発生器の挙動を乱すのを避ける
ために、同期信号の検出は、半ラインロックアウト周期
と呼ばれるライン周期のある部分に対して使用禁止にさ
れる。一つの例において、ライン周期は、６４．２マイ
クロ秒と推定された。半ラインロックアウト周期は、相
応して５０．４マイクロにセットされる。
り、同期チップが水平同期として及び垂直同期として考
えられなければならない時の条件を同期分析回路３５に
セットすることができる。上記の例に対して、ＶＳＹＮ
Ｃ検出設定が、１１．６マイクロ秒として実装される。
これは、同期チップが推定水平同期チップ幅よりも大き
なほぼ２．５倍である１１．６マイクロ秒よりも大きな
幅を有するならば、同期分析回路３５は同期チップを水
平同期よりも垂直同期として考えることを意味する。同
期分析回路３５において実装される別のパラメータは、
半ラインロックアウト周期である。多くのビデオフォー
マットは、垂直同期の前後に、２つの水平同期信号の間
のちょうど中央において多数の前置等化及び後置等化同
期信号を有する。これらの信号が水平同期信号として考
察され、標本化クロック発生器の挙動を乱すのを避ける
ために、同期信号の検出は、半ラインロックアウト周期
と呼ばれるライン周期のある部分に対して使用禁止にさ
れる。一つの例において、ライン周期は、６４．２マイ
クロ秒と推定された。半ラインロックアウト周期は、相
応して５０．４マイクロにセットされる。
【００２８】上記のビデオタイミングパラメータを設定
した後、画像が、捕獲され、正しいピクセルクロックが
知られていないにも拘わらず、同期式にデジタル化され
る。ビデオ利得及びビデオオフセット回路の目的は、そ
の全範囲においてアナログビデオデジタイザー回路３３
においてアナログデジタル変換器（ＡＤＣ）を使用する
ことである。最小指定電圧ＶMINがＡＤＣに印加される
ならば、それは、デジタル値０を出力する。最大指定電
圧ＶMAXがＡＤＣに印加されるならば、それは、８ビッ
トＡＤＣに対するデジタル値２５５を出力する。しか
し、アナログビデオ信号の電圧Ｕは、ＵMINからＵMAXの
範囲を取り、ＡＤＣに対する上記の指定電圧とは異な
る。区間［ＵMIN、ＵMAX］は、区間［ＶMIN、ＶMAX］に
線形に写像されなければならない。ビデオ利得は、優先
的に、フレームグラバーシステムの入力において直接に
組み込まれるが、ビデオオフセットは、優先的にバック
ポーチクランピング回路において組み込まれる。プログ
ラマブル遅延とともに、ＳＹＮＣ信号を分析することに
より同期分析回路３９において獲得されたＨＳＹＮＣ信
号は、バックポーチが開始する場所を指示する。ブラン
キングレベルは、プログラマブル平均周期で標本され、
直流分再生を行うバックポーチクランピング回路によっ
て記憶される。すべてのアナログビデオ信号は、このレ
ベルに関して参照される。ビデオフォーマットがブラン
キングレベルを越える０Ｖの設定レベルを有するなら
ば、ゼロビデオオフセットが、バックポーチ回路３２に
おいて設定される。しかし、ビデオフォーマットが０Ｖ
よりも高い設定レベルを有するならば、ゼロビデオオフ
セット設定は、ＡＤＣの部分範囲のみの使用となる。本
実施態様において、最低ビデオ信号は、ゼロよりも高い
デジタル値にデジタル化される。ビデオ源の全動的範囲
を使用する画像を表現するアナログビデオ信号のデジタ
ル化が、ゼロよりも高い最小値を有するデジタル画像を
生ずるならば、これは、ビデオフォーマットがビデオオ
フセット因子によって補正されなければならない実質的
な設定レベルを有する指示となる。
した後、画像が、捕獲され、正しいピクセルクロックが
知られていないにも拘わらず、同期式にデジタル化され
る。ビデオ利得及びビデオオフセット回路の目的は、そ
の全範囲においてアナログビデオデジタイザー回路３３
においてアナログデジタル変換器（ＡＤＣ）を使用する
ことである。最小指定電圧ＶMINがＡＤＣに印加される
ならば、それは、デジタル値０を出力する。最大指定電
圧ＶMAXがＡＤＣに印加されるならば、それは、８ビッ
トＡＤＣに対するデジタル値２５５を出力する。しか
し、アナログビデオ信号の電圧Ｕは、ＵMINからＵMAXの
範囲を取り、ＡＤＣに対する上記の指定電圧とは異な
る。区間［ＵMIN、ＵMAX］は、区間［ＶMIN、ＶMAX］に
線形に写像されなければならない。ビデオ利得は、優先
的に、フレームグラバーシステムの入力において直接に
組み込まれるが、ビデオオフセットは、優先的にバック
ポーチクランピング回路において組み込まれる。プログ
ラマブル遅延とともに、ＳＹＮＣ信号を分析することに
より同期分析回路３９において獲得されたＨＳＹＮＣ信
号は、バックポーチが開始する場所を指示する。ブラン
キングレベルは、プログラマブル平均周期で標本され、
直流分再生を行うバックポーチクランピング回路によっ
て記憶される。すべてのアナログビデオ信号は、このレ
ベルに関して参照される。ビデオフォーマットがブラン
キングレベルを越える０Ｖの設定レベルを有するなら
ば、ゼロビデオオフセットが、バックポーチ回路３２に
おいて設定される。しかし、ビデオフォーマットが０Ｖ
よりも高い設定レベルを有するならば、ゼロビデオオフ
セット設定は、ＡＤＣの部分範囲のみの使用となる。本
実施態様において、最低ビデオ信号は、ゼロよりも高い
デジタル値にデジタル化される。ビデオ源の全動的範囲
を使用する画像を表現するアナログビデオ信号のデジタ
ル化が、ゼロよりも高い最小値を有するデジタル画像を
生ずるならば、これは、ビデオフォーマットがビデオオ
フセット因子によって補正されなければならない実質的
な設定レベルを有する指示となる。
【００２９】ビデオ利得因子とビデオオフセットの最適
設定を見付けるために、ビデオフレームグラバーに送信
されたアナログビデオ信号は、ビデオレベルの全範囲を
覆うことが必要である。これは、例えば、黒画像を白テ
キスト又は図形で表示し又はその逆で表示し、あるい
は、最高及び最低ビデオレベルを含むＳＭＰＴＥテスト
画像のようなテスト画像を表示することにより達成され
る。
設定を見付けるために、ビデオフレームグラバーに送信
されたアナログビデオ信号は、ビデオレベルの全範囲を
覆うことが必要である。これは、例えば、黒画像を白テ
キスト又は図形で表示し又はその逆で表示し、あるい
は、最高及び最低ビデオレベルを含むＳＭＰＴＥテスト
画像のようなテスト画像を表示することにより達成され
る。
【００３０】対話プロセスにおいて、ビデオフォーマッ
トのアクティブウインドウが、ビデオ利得回路３０にお
けるビデオ利得とバックポーチクランピングユニット３
２におけるビデオオフセットに対する最適設定ととも
に、決定される。アクティブウインドウは、関連画像情
報を実際に担うビデオラインとビデオライン内のピクセ
ルによって規定される。通常、アクティブウインドウに
属さないラインのアナログビデオ信号は、ビデオフォー
マットの設定レベルに等しいレベルに対応する黒を表示
するためにセットされる。また、アクティブビデオ信号
に先行及び後行する各ラインにおけるビデオ信号は、設
定レベルに近いレベルを有する。このため、アクティブ
ウインドウの外側のすべてのデータは、ビデオモニター
において黒で表示される。さらに、アクティブウインド
ウを見付けるために、アクティブウインドウを満たす画
像に対応するアナログビデオ信号が発生されなければな
らない。画像の最上及び最下ラインは、少なくともグレ
ー又は白ピクセルを含まなければならない。またアクテ
ィブライン内の少なくとも一つのラインの最左及び最右
ピクセルは、グレー又は白でなければならない。画像
は、正しいビデオ利得及びビデオオフセット設定を見付
けるために、完全に暗い領域と完全に白い領域を含まな
ければならない。
トのアクティブウインドウが、ビデオ利得回路３０にお
けるビデオ利得とバックポーチクランピングユニット３
２におけるビデオオフセットに対する最適設定ととも
に、決定される。アクティブウインドウは、関連画像情
報を実際に担うビデオラインとビデオライン内のピクセ
ルによって規定される。通常、アクティブウインドウに
属さないラインのアナログビデオ信号は、ビデオフォー
マットの設定レベルに等しいレベルに対応する黒を表示
するためにセットされる。また、アクティブビデオ信号
に先行及び後行する各ラインにおけるビデオ信号は、設
定レベルに近いレベルを有する。このため、アクティブ
ウインドウの外側のすべてのデータは、ビデオモニター
において黒で表示される。さらに、アクティブウインド
ウを見付けるために、アクティブウインドウを満たす画
像に対応するアナログビデオ信号が発生されなければな
らない。画像の最上及び最下ラインは、少なくともグレ
ー又は白ピクセルを含まなければならない。またアクテ
ィブライン内の少なくとも一つのラインの最左及び最右
ピクセルは、グレー又は白でなければならない。画像
は、正しいビデオ利得及びビデオオフセット設定を見付
けるために、完全に暗い領域と完全に白い領域を含まな
ければならない。
【００３１】まず、画像は、アクティブビデオライン数
とアクティブビデオピクセル数の最大可能設定で捕獲さ
れる。これらの設定は、アクティブウインドウ画定回路
４４において実装される。０のビデオオフセットは、バ
ックポーチクランピング回路３２において実装され、０
のビデオ利得は、掛算回路に供給された０．３Ｖの電圧
に対応するビデオ利得回路３０において実装される。画
像は、デジタル値においてデジタル化され、そしてデジ
タル値の最大値が探索される。上記の例において、これ
らの設定に対して、１０４の最大デジタル値を見付け
た。新ビデオ利得設定は、最大デジタル値が２２０に近
いように計算される。ビデオオフセットが０にある間、
２５５の設定がビデオ利得回路３０内の掛算回路に１．
３Ｖの電圧を供給することを考慮することにより、８１
のビデオ利得設定を見いだす。同一アナログビデオ信号
は、これらの新設定でデジタル化され、そして検出され
た最大デジタル値は、今２１９である。ビデオ利得及び
オフセットにおける第１反復に対して、これらの値は満
足される。それから、アクティブビデオウインドウを見
付ける第１反復が、開始される。デジタル画像信号内
で、第１ビデオラインのデジタル値が検査される。デジ
タル画像の第１ラインが、画像内の最大値（２１９）の
３分の１であるデジタル値７３を有する少なくとも３つ
のピクセルを含まないならば、このラインは、アクティ
ブウインドウから削除される。同一方法は、７３よりも
大きな少なくとも３つのデジタル値を有するラインが見
付けられるまで、次のデジタルラインに適用される。３
２の先頭ラインは、アクティブビデオウインドウに属さ
ないことを見いだす。同一方法は、下部ラインから開始
して適用される。本例に対して、２８の底部ラインが、
アクティブウインドウの外側にあることが見いだされ
る。３１２ラインのフレームは、この場合、２５２のア
クティブラインを生ずる。残りの各アクティブライン内
で、７３よりも大きな値を有する第１ピクセル数が見い
だされる。すべてのアクティブビデオラインでのこれら
の数の最小値は、各ラインにおける第１アクティブピク
セルに取られる。上記の例は、アクティブウインドウに
属さない２３２の開始ピクセルを生ずる。同一方法は、
各ビデオラインの後ピクセルに適用され、そして８４の
ピクセルが、アクティブウインドウの外側にあることを
見いだされる。アクティブウインドウを画定する検出値
は、アクティブウインドウ画定回路４４において実装さ
れ、そして同一アナログビデオ信号が、第１反復におい
て見いだされたビデオ利得因子ｇａｉｎ１とビデオオフ
セットｏｆｆｓｅｔ１により、上記で決定された周波数
区間から最高周波数レベルｆHIGHにおいてアクティブビ
デオウインドウ内で捕獲される。デジタル化データは、
最小デジタル化値ＤMINと最大デジタル化値ＤMAXを見付
けるために分析される。ｇａｉｎ１とｏｆｆｓｅｔ１の
設定と、値ＤMIN及びＤMAXに基づいて、ｇａｉｎ２とｏ
ｆｆｓｅｔ２の新設定が計算され、画像の新捕獲におい
て、ＤMINがＡＤＣの最低可能出力値に近いがなお高
く、そしてＤMAXがＡＤＣの最高可能出力値に近いがな
お低い如く、ビデオフレームグラバーにおいて実装され
る。このプロセスは、ＤMINとＤMAXがＡＤＣの最小及び
最大可能出力レベルに正確に一致する如く、ビデオ利得
及びビデオオフセットが実装されるまで、反復される。
上記の例において、ビデオオフセット値０とビデオ利得
因子１０７により、最大デジタル値レベルは２５３であ
り、そして最小レベルは０である。これらのビデオ利得
及びビデオオフセット設定は、ビデオパラメータを確立
するための手順における次の段階に対して適切になる。
とアクティブビデオピクセル数の最大可能設定で捕獲さ
れる。これらの設定は、アクティブウインドウ画定回路
４４において実装される。０のビデオオフセットは、バ
ックポーチクランピング回路３２において実装され、０
のビデオ利得は、掛算回路に供給された０．３Ｖの電圧
に対応するビデオ利得回路３０において実装される。画
像は、デジタル値においてデジタル化され、そしてデジ
タル値の最大値が探索される。上記の例において、これ
らの設定に対して、１０４の最大デジタル値を見付け
た。新ビデオ利得設定は、最大デジタル値が２２０に近
いように計算される。ビデオオフセットが０にある間、
２５５の設定がビデオ利得回路３０内の掛算回路に１．
３Ｖの電圧を供給することを考慮することにより、８１
のビデオ利得設定を見いだす。同一アナログビデオ信号
は、これらの新設定でデジタル化され、そして検出され
た最大デジタル値は、今２１９である。ビデオ利得及び
オフセットにおける第１反復に対して、これらの値は満
足される。それから、アクティブビデオウインドウを見
付ける第１反復が、開始される。デジタル画像信号内
で、第１ビデオラインのデジタル値が検査される。デジ
タル画像の第１ラインが、画像内の最大値（２１９）の
３分の１であるデジタル値７３を有する少なくとも３つ
のピクセルを含まないならば、このラインは、アクティ
ブウインドウから削除される。同一方法は、７３よりも
大きな少なくとも３つのデジタル値を有するラインが見
付けられるまで、次のデジタルラインに適用される。３
２の先頭ラインは、アクティブビデオウインドウに属さ
ないことを見いだす。同一方法は、下部ラインから開始
して適用される。本例に対して、２８の底部ラインが、
アクティブウインドウの外側にあることが見いだされ
る。３１２ラインのフレームは、この場合、２５２のア
クティブラインを生ずる。残りの各アクティブライン内
で、７３よりも大きな値を有する第１ピクセル数が見い
だされる。すべてのアクティブビデオラインでのこれら
の数の最小値は、各ラインにおける第１アクティブピク
セルに取られる。上記の例は、アクティブウインドウに
属さない２３２の開始ピクセルを生ずる。同一方法は、
各ビデオラインの後ピクセルに適用され、そして８４の
ピクセルが、アクティブウインドウの外側にあることを
見いだされる。アクティブウインドウを画定する検出値
は、アクティブウインドウ画定回路４４において実装さ
れ、そして同一アナログビデオ信号が、第１反復におい
て見いだされたビデオ利得因子ｇａｉｎ１とビデオオフ
セットｏｆｆｓｅｔ１により、上記で決定された周波数
区間から最高周波数レベルｆHIGHにおいてアクティブビ
デオウインドウ内で捕獲される。デジタル化データは、
最小デジタル化値ＤMINと最大デジタル化値ＤMAXを見付
けるために分析される。ｇａｉｎ１とｏｆｆｓｅｔ１の
設定と、値ＤMIN及びＤMAXに基づいて、ｇａｉｎ２とｏ
ｆｆｓｅｔ２の新設定が計算され、画像の新捕獲におい
て、ＤMINがＡＤＣの最低可能出力値に近いがなお高
く、そしてＤMAXがＡＤＣの最高可能出力値に近いがな
お低い如く、ビデオフレームグラバーにおいて実装され
る。このプロセスは、ＤMINとＤMAXがＡＤＣの最小及び
最大可能出力レベルに正確に一致する如く、ビデオ利得
及びビデオオフセットが実装されるまで、反復される。
上記の例において、ビデオオフセット値０とビデオ利得
因子１０７により、最大デジタル値レベルは２５３であ
り、そして最小レベルは０である。これらのビデオ利得
及びビデオオフセット設定は、ビデオパラメータを確立
するための手順における次の段階に対して適切になる。
【００３２】次の段階は、アナログビデオ信号を発生す
るピクセル周波数を決定することを意図される。ベース
クロック選択回路４０におけるＨＳＹＮＣ信号をベース
クロック信号として選択することにより、標本化クロッ
ク発生器４２は、ライン周波数の倍数である周期を有す
る標本化クロック信号を発生する。上記の如く、これ
は、標本カウンター回路において整数値ｎを実装するこ
とにより獲得される。アナログビデオ信号のライン周期
が、アナログビデオ信号を発生するフレーム記憶によっ
て課せられたピクセルクロック周期の正確に整数倍Ｍで
あり、実装されたカウンター値ＮがＭに等しいならば、
ビデオフレームグラバーの標本化クロック周期は、フレ
ーム記憶のピクセルクロック周期に等しくされ、そして
アナログビデオ信号は正しく標本される。標本化クロッ
ク発生器内のカウンター回路に実装された整数値Ｎが一
小さいＮ＝Ｍ−１であるならば、一つの画像ライン内の
アナログ信号の幾つかは、それらが安定化される前に、
立上り時間中デジタル化されるが、他の信号は正しい瞬
間に標本され、他の信号は立下り縁において標本され
る。これは、一般にモアレと呼ばれる人為物を導入す
る。これらの人為物は、整数値Ｎが正しい値Ｍとは２単
位異なるならば、一つの画像ライン内でより頻繁に発生
する。これらの人為物を回避するために、ピクセル数／
ラインと呼ばれるこの整数値を正確に決定することが、
最も重要である。
るピクセル周波数を決定することを意図される。ベース
クロック選択回路４０におけるＨＳＹＮＣ信号をベース
クロック信号として選択することにより、標本化クロッ
ク発生器４２は、ライン周波数の倍数である周期を有す
る標本化クロック信号を発生する。上記の如く、これ
は、標本カウンター回路において整数値ｎを実装するこ
とにより獲得される。アナログビデオ信号のライン周期
が、アナログビデオ信号を発生するフレーム記憶によっ
て課せられたピクセルクロック周期の正確に整数倍Ｍで
あり、実装されたカウンター値ＮがＭに等しいならば、
ビデオフレームグラバーの標本化クロック周期は、フレ
ーム記憶のピクセルクロック周期に等しくされ、そして
アナログビデオ信号は正しく標本される。標本化クロッ
ク発生器内のカウンター回路に実装された整数値Ｎが一
小さいＮ＝Ｍ−１であるならば、一つの画像ライン内の
アナログ信号の幾つかは、それらが安定化される前に、
立上り時間中デジタル化されるが、他の信号は正しい瞬
間に標本され、他の信号は立下り縁において標本され
る。これは、一般にモアレと呼ばれる人為物を導入す
る。これらの人為物は、整数値Ｎが正しい値Ｍとは２単
位異なるならば、一つの画像ライン内でより頻繁に発生
する。これらの人為物を回避するために、ピクセル数／
ラインと呼ばれるこの整数値を正確に決定することが、
最も重要である。
【００３３】このため、一つライン内又は連続ライン内
に実質量の高速過渡を有する画像が伝送されなければな
らない。ビデオ信号における高速過渡は、画像内のテキ
ストライン、テスト画像及び図形の特定部分において存
在する。高速過渡又は大きなランプを有するラインは、
完全な画像又は画像の部分のアナログビデオ信号を−優
先的にアクティブビデオウインドウ内で−比較的高い周
波数、優先的にｆHIGHにおいて標本し、あるしきい値よ
りも上のクラスター内の最小及び最大デジタル値の間の
差を有する４つの連続ピクセルから成るデジタル化ピク
セルクラスターの量をビデオライン毎に計数することに
より自動的につき止められる。最大量のピクセルクラス
ターを有するラインは、最も多くの過渡を表現するとし
て選択される。本例のアナログビデオ信号に対して、ラ
イン５、８、２４８、２４９及び２５０が最も多くの過
渡を含むことが分かる。
に実質量の高速過渡を有する画像が伝送されなければな
らない。ビデオ信号における高速過渡は、画像内のテキ
ストライン、テスト画像及び図形の特定部分において存
在する。高速過渡又は大きなランプを有するラインは、
完全な画像又は画像の部分のアナログビデオ信号を−優
先的にアクティブビデオウインドウ内で−比較的高い周
波数、優先的にｆHIGHにおいて標本し、あるしきい値よ
りも上のクラスター内の最小及び最大デジタル値の間の
差を有する４つの連続ピクセルから成るデジタル化ピク
セルクラスターの量をビデオライン毎に計数することに
より自動的につき止められる。最大量のピクセルクラス
ターを有するラインは、最も多くの過渡を表現するとし
て選択される。本例のアナログビデオ信号に対して、ラ
イン５、８、２４８、２４９及び２５０が最も多くの過
渡を含むことが分かる。
【００３４】標本化は、ビデオ信号と同期して行われ
る。このため、図２において、ＨＳＹＮＣ信号は、標本
化クロック発生器４２のためのベースクロック信号とし
て選択される。実標本化クロック周波数ｆSは、図３に
おける周波数プリスケーラ回路２２と標本カウンター回
路２３の設定により決定される。ビデオフレームグラバ
ーは、さらに、ベースクロック信号を数ナノ秒で遅延す
るプログラマブル遅延回路２７を具備する。この遅延回
路２７の目的は、いったん最適標本化クロックが確立さ
れたならば、入りアナログビデオ信号の位相と内部で発
生された標本化クロック信号の位相を整合させることで
ある。優先的に、ベースクロック信号は、０．５ナノ秒
の増分による０ナノ秒〜１２８ナノ秒の範囲で幾つかの
遅延時間で遅延される。プログラマブル遅延回路２７
は、これがピクセルクロック周波数に整合しないとして
も、標本化クロック周波数を事実上増大させることがで
きる。例えば、標本化クロック発生器４２が５０ＭＨｚ
において標本化クロックを発生するならば、２０ナノ秒
毎に、純アナログビデオ信号からの標本が、デジタル画
像信号の第１セットにおいてデジタル化される。プログ
ラマブル遅延回路が１０ナノ秒でベースクロック信号を
遅延させるようにセットされるならば、標本化クロック
信号はまた、１０ナノ秒だけ遅延され、そして同一アナ
ログビデオ信号が、デジタル画像信号の第２セットにお
いてデジタル化され、デジタル画像信号の第１及び第２
セットは、１０ナノ秒毎に標本を与えるセットに組み合
わされ、こうして事実上１００ＭＨｚにおいて標本され
るデジタル画像信号を表現する。デジタル画像信号の第
３及び第４セットを獲得するために、時間遅延を５及び
１５ナノ秒にセットすることにより、これらの最後の２
つのセットのデジタル画像信号は、事実上２００ＭＨｚ
において標本される信号を表現するために最初の２つの
セットと組み合わされる。優先的に、位相シフトの数
は、仮想周波数が、実標本化クロック周波数ｆHIGHより
も約２０倍高い如く選択される。位相シフトは０．５ナ
ノ秒の精度で実装されるが、異なるセットの標本の間の
実時間オフセットは、正確には実装された位相シフト差
ではない。これは、水平同期があるしきいレベルに交差
する正確な時点と、標本化クロック発生器のわずかな周
波数変動による。これらのランダム変動を縮小するため
に、選択ビデオラインが、同一位相シフト設定により数
回デジタル化される。各セットにおいて獲得されたデジ
タル値は、集合で平均化される。本例において、ビデオ
画像は、標本化クロック発生器に１０８２の値を実装す
ることにより標本される。ライン率は１５．５９２ｋＨ
ｚであるために、これは、１６．８７ＭＨｚの標本化周
波数又は５９．２７ナノ秒のピクセル周期に対応する。
る。このため、図２において、ＨＳＹＮＣ信号は、標本
化クロック発生器４２のためのベースクロック信号とし
て選択される。実標本化クロック周波数ｆSは、図３に
おける周波数プリスケーラ回路２２と標本カウンター回
路２３の設定により決定される。ビデオフレームグラバ
ーは、さらに、ベースクロック信号を数ナノ秒で遅延す
るプログラマブル遅延回路２７を具備する。この遅延回
路２７の目的は、いったん最適標本化クロックが確立さ
れたならば、入りアナログビデオ信号の位相と内部で発
生された標本化クロック信号の位相を整合させることで
ある。優先的に、ベースクロック信号は、０．５ナノ秒
の増分による０ナノ秒〜１２８ナノ秒の範囲で幾つかの
遅延時間で遅延される。プログラマブル遅延回路２７
は、これがピクセルクロック周波数に整合しないとして
も、標本化クロック周波数を事実上増大させることがで
きる。例えば、標本化クロック発生器４２が５０ＭＨｚ
において標本化クロックを発生するならば、２０ナノ秒
毎に、純アナログビデオ信号からの標本が、デジタル画
像信号の第１セットにおいてデジタル化される。プログ
ラマブル遅延回路が１０ナノ秒でベースクロック信号を
遅延させるようにセットされるならば、標本化クロック
信号はまた、１０ナノ秒だけ遅延され、そして同一アナ
ログビデオ信号が、デジタル画像信号の第２セットにお
いてデジタル化され、デジタル画像信号の第１及び第２
セットは、１０ナノ秒毎に標本を与えるセットに組み合
わされ、こうして事実上１００ＭＨｚにおいて標本され
るデジタル画像信号を表現する。デジタル画像信号の第
３及び第４セットを獲得するために、時間遅延を５及び
１５ナノ秒にセットすることにより、これらの最後の２
つのセットのデジタル画像信号は、事実上２００ＭＨｚ
において標本される信号を表現するために最初の２つの
セットと組み合わされる。優先的に、位相シフトの数
は、仮想周波数が、実標本化クロック周波数ｆHIGHより
も約２０倍高い如く選択される。位相シフトは０．５ナ
ノ秒の精度で実装されるが、異なるセットの標本の間の
実時間オフセットは、正確には実装された位相シフト差
ではない。これは、水平同期があるしきいレベルに交差
する正確な時点と、標本化クロック発生器のわずかな周
波数変動による。これらのランダム変動を縮小するため
に、選択ビデオラインが、同一位相シフト設定により数
回デジタル化される。各セットにおいて獲得されたデジ
タル値は、集合で平均化される。本例において、ビデオ
画像は、標本化クロック発生器に１０８２の値を実装す
ることにより標本される。ライン率は１５．５９２ｋＨ
ｚであるために、これは、１６．８７ＭＨｚの標本化周
波数又は５９．２７ナノ秒のピクセル周期に対応する。
【００３５】デジタル画像信号の組み合わせセットにお
いて、高速過渡が、最急峻な勾配の位置を探索すること
によりつき止められる。各立上り縁における特定中間デ
ジタル値例えば１２８の位置が、推定される。優先的
に、画像ライン内の最小ＤMIN及び最大ＤMAXデジタルピ
クセル値が見いだされ、そして中間デジタル値が、Ｄ
MINとＤMAXの平均値であるように選定される。立上り縁
の間のピクセルの距離は、標本化クロック周波数と導入
された幾つかの位相シフトの知識により、時間区間に換
算される。代替的に、過渡の立下り縁の間の時間区間が
確立される。見いだされた各時間区間は、ピクセル周波
数ｆPの逆数であるピクセル周期の整数倍でなければな
らない。これらの倍数から、正確なピクセル周波数ｆP
に対する候補周波数ｆiのリストが導出される。このリ
ストは、一般に、ｆi＝ｆP、ｆP＊２を含み、そして時
々、主にライン内の図形パターンにより、ｆP／２、３
＊ｆP／２、等を含み、正確な値における小変動を有す
る。本例に対して、６７の立上り過渡縁と６７の立下り
過渡縁が見いだされる。第１候補周波数は、ライン周期
当たり７２０標本化クロック信号を有し、別の候補周波
数は、１０７２〜１０８６の間で変化され、又は約３／
２＊７２０である。変動は大きすぎたために、これらの
最後の候補は、後の検査からすでに除去された。
いて、高速過渡が、最急峻な勾配の位置を探索すること
によりつき止められる。各立上り縁における特定中間デ
ジタル値例えば１２８の位置が、推定される。優先的
に、画像ライン内の最小ＤMIN及び最大ＤMAXデジタルピ
クセル値が見いだされ、そして中間デジタル値が、Ｄ
MINとＤMAXの平均値であるように選定される。立上り縁
の間のピクセルの距離は、標本化クロック周波数と導入
された幾つかの位相シフトの知識により、時間区間に換
算される。代替的に、過渡の立下り縁の間の時間区間が
確立される。見いだされた各時間区間は、ピクセル周波
数ｆPの逆数であるピクセル周期の整数倍でなければな
らない。これらの倍数から、正確なピクセル周波数ｆP
に対する候補周波数ｆiのリストが導出される。このリ
ストは、一般に、ｆi＝ｆP、ｆP＊２を含み、そして時
々、主にライン内の図形パターンにより、ｆP／２、３
＊ｆP／２、等を含み、正確な値における小変動を有す
る。本例に対して、６７の立上り過渡縁と６７の立下り
過渡縁が見いだされる。第１候補周波数は、ライン周期
当たり７２０標本化クロック信号を有し、別の候補周波
数は、１０７２〜１０８６の間で変化され、又は約３／
２＊７２０である。変動は大きすぎたために、これらの
最後の候補は、後の検査からすでに除去された。
【００３６】これらの小さな変動により、候補周波数の
値、上記の例における７２０標本化クロック周期／ライ
ン周期が、最適化されなければならない。各候補周波数
ｆi（例えば、７２０と１０８０）が、周波数プリスケ
ーラ回路２２をセットし、標本カウンター回路２３にお
けるカウンター値を変化させることにより、別々に最適
化される。候補周波数が６０ＭＨｚよりも高いならば、
周波数プリスケーラ回路は、１の分周値をセットされ
る。ｆiが［３０ＭＨｚ、６０ＭＨｚ］にあるならば、
分周値は、２にセットされ、［１５ＭＨｚ、３０ＭＨ
ｚ］では値４をセットされ、そして［７．５ＭＨｚ、１
５ＭＨｚ］では、プリスケーラ値８が実装される。候補
カウンター値Ｎiは、既知のＨＳＹＮＣ周波数ｆHと候補
ピクセル周波数ｆi：Ｎi＝ｆi／ｆHから計算される。改
良カウンター値Ｎ’iは、次の如く、候補カウンター値
Ｎiから導出される。多数の近隣カウンター値Ｎi＋ｊ、
ここでｊは正及び負整数値、に対して、適応度スコアＳ
jが計算される。この目的のために、カウンター値Ｎi＋
ｊが、標本カウンター回路２３において実装される。ま
た、第１位相シフト値が、プログラマブル遅延回路２７
において実装される。最大量の高速過渡を含む一つ又は
数個のビデオラインが、これらの設定でデジタル化され
る。こうして獲得されたデジタル画像信号に対して、第
１グレースコアが計算される。グレースコアは、中間グ
レーレベル値の数が、デジタル画像信号における低及び
高グレーレベル値の数をしのぐならば、大きな値を有す
る。このグレースコアＧＳは、優先的に、変換デジタル
グレーレベル値の合計として計算される。変換デジタル
グレーレベル値は、それらが中間グレーレベルに対応す
るならば高い値を得るが、極端な高又は低グレーレベル
に対応する時、低い値を得る。このため、全デジタル化
画像又はデジタル化ラインに対する最小ＤMIn及び最大
MAXデジタル値が探索される。画像は、多分、最大信号
値を有する一つのビデオラインと最低信号値を有する同
ビデオラインにおいて連続ピクセルを含むために、標本
化クロック及び位相遅延設定がどのようであろうとも、
デジタル化値ＤMINとＤMAXは、デジタル化のための標本
化クロック及び位相遅延がどのようであろうとも、全画
像を表現する。優先的に、ＤMINは、［ＤMIN、ＤMAX］
区間のあるパーセントだけ増分され、そしてＤMAXは、
同一量だけ減少され、最適位相設定においてさえも最大
又は最低レベルに達しないピクセルが悪いスコアを取る
ことを回避する。このパーセントは、例えば１２％であ
る。平均値ＤMIn＝（ＤMIn＋ＤMAX）／２がまた、計算
される。ＤMIn〜ＤMAXの範囲を取るデジタル画像信号に
対して、ＤMInからＤMIDのレベルＬが、０から１００に
線形変換され、ＤMInからＤMAXのレベルが、１００から
０に線形変換される。ＤMInよりも下又はＤMAXよりも上
のすべてのデジタルレベルが、０に変換される。グレー
スコアＧＳは、優先的に上記の規則によりデジタル画像
信号を変換するために発生される索引テーブルを使用す
ることにより、計算される。索引テーブルは、ＤMINよ
りも大きくないすべてのデジタル値を０に変換し、Ｄ
MAXよりも小さくないすべてのデジタル値を０に変換
し、デジタル値（ＤMIN＋ＤMAX）／２を１００に変換
し、ＤMIN〜ＤMAXのすべてのデジタル値を、２つの線形
関数が確立される如く変換する。索引テーブルは、雑
音、オーバーシュート及びアンダーシュートによって生
ずるＤMINとＤMAXからの小偏移が、立上り又は立下り縁
における標本化により、大きな差分ほどには重要ではな
いように構成される。第１位相設定Φ1が第１グレース
コアＧＳ1を与えると同様にして、第２位相設定Φ2は、
第２グレースコアＧＳ2等を与える。約２０個の位相設
定が、標本化周波数の逆数である標本化周期に均等に分
散される。約２０個の異なる位相設定に対して見いださ
れた最大ＧＳMAX及び最小ＧＳMINグレースコアＧＳが選
択される。選択されたカウンター値Ｎi＋ｊに対する適
応度スコアＳjは、最大及び最小グレースコアの間の差
Ｓj＝ＧＳMAX−ＧＳMINとして計算される。最大適応度
スコアＳkを与えるカウンター値Ｎi＋ｋは、候補周波数
ｆiによる近隣カウンター値に対する最適選定として選
択される。最適化周波数は、こうして、ｆ’i＝（Ｎi＋
ｋ）＊ｆHであり、ここで、ｆHは、水平同期周波数であ
る。この基準に対する基礎は、正しいピクセルクロック
に対して、正しい位相で高速過渡を標本する時のグレー
量（ほとんど無グレー）と最悪の位相（各縁においてグ
レー）の間に大きな差があることに注目することにより
説明される。高速過渡が悪いピクセルクロックにおいて
標本される時、各位相設定においてグレーがあり、「最
良」及び「最悪」位相の間の差はあまり明白ではない。
例において、７１７．．７２３標本／ライン周期に対し
て見いだされたスコアは、それぞれ、４０６８、６２４
７、６７４１、２４７１４、１０８３６、６４３２及び
４７７１である。７２０標本／ライン周期に対応する２
４７１４の最高スコアは、明確に最良選定である。１
５．５９２ｋＨｚのライン率では、標本化周波数は、こ
うして１１．２ＭＨｚである。カウンター値範囲［１０
７２、１０８６］が処理されたならば、多分１０８０
が、最良カウンター値として見いだされる。
値、上記の例における７２０標本化クロック周期／ライ
ン周期が、最適化されなければならない。各候補周波数
ｆi（例えば、７２０と１０８０）が、周波数プリスケ
ーラ回路２２をセットし、標本カウンター回路２３にお
けるカウンター値を変化させることにより、別々に最適
化される。候補周波数が６０ＭＨｚよりも高いならば、
周波数プリスケーラ回路は、１の分周値をセットされ
る。ｆiが［３０ＭＨｚ、６０ＭＨｚ］にあるならば、
分周値は、２にセットされ、［１５ＭＨｚ、３０ＭＨ
ｚ］では値４をセットされ、そして［７．５ＭＨｚ、１
５ＭＨｚ］では、プリスケーラ値８が実装される。候補
カウンター値Ｎiは、既知のＨＳＹＮＣ周波数ｆHと候補
ピクセル周波数ｆi：Ｎi＝ｆi／ｆHから計算される。改
良カウンター値Ｎ’iは、次の如く、候補カウンター値
Ｎiから導出される。多数の近隣カウンター値Ｎi＋ｊ、
ここでｊは正及び負整数値、に対して、適応度スコアＳ
jが計算される。この目的のために、カウンター値Ｎi＋
ｊが、標本カウンター回路２３において実装される。ま
た、第１位相シフト値が、プログラマブル遅延回路２７
において実装される。最大量の高速過渡を含む一つ又は
数個のビデオラインが、これらの設定でデジタル化され
る。こうして獲得されたデジタル画像信号に対して、第
１グレースコアが計算される。グレースコアは、中間グ
レーレベル値の数が、デジタル画像信号における低及び
高グレーレベル値の数をしのぐならば、大きな値を有す
る。このグレースコアＧＳは、優先的に、変換デジタル
グレーレベル値の合計として計算される。変換デジタル
グレーレベル値は、それらが中間グレーレベルに対応す
るならば高い値を得るが、極端な高又は低グレーレベル
に対応する時、低い値を得る。このため、全デジタル化
画像又はデジタル化ラインに対する最小ＤMIn及び最大
MAXデジタル値が探索される。画像は、多分、最大信号
値を有する一つのビデオラインと最低信号値を有する同
ビデオラインにおいて連続ピクセルを含むために、標本
化クロック及び位相遅延設定がどのようであろうとも、
デジタル化値ＤMINとＤMAXは、デジタル化のための標本
化クロック及び位相遅延がどのようであろうとも、全画
像を表現する。優先的に、ＤMINは、［ＤMIN、ＤMAX］
区間のあるパーセントだけ増分され、そしてＤMAXは、
同一量だけ減少され、最適位相設定においてさえも最大
又は最低レベルに達しないピクセルが悪いスコアを取る
ことを回避する。このパーセントは、例えば１２％であ
る。平均値ＤMIn＝（ＤMIn＋ＤMAX）／２がまた、計算
される。ＤMIn〜ＤMAXの範囲を取るデジタル画像信号に
対して、ＤMInからＤMIDのレベルＬが、０から１００に
線形変換され、ＤMInからＤMAXのレベルが、１００から
０に線形変換される。ＤMInよりも下又はＤMAXよりも上
のすべてのデジタルレベルが、０に変換される。グレー
スコアＧＳは、優先的に上記の規則によりデジタル画像
信号を変換するために発生される索引テーブルを使用す
ることにより、計算される。索引テーブルは、ＤMINよ
りも大きくないすべてのデジタル値を０に変換し、Ｄ
MAXよりも小さくないすべてのデジタル値を０に変換
し、デジタル値（ＤMIN＋ＤMAX）／２を１００に変換
し、ＤMIN〜ＤMAXのすべてのデジタル値を、２つの線形
関数が確立される如く変換する。索引テーブルは、雑
音、オーバーシュート及びアンダーシュートによって生
ずるＤMINとＤMAXからの小偏移が、立上り又は立下り縁
における標本化により、大きな差分ほどには重要ではな
いように構成される。第１位相設定Φ1が第１グレース
コアＧＳ1を与えると同様にして、第２位相設定Φ2は、
第２グレースコアＧＳ2等を与える。約２０個の位相設
定が、標本化周波数の逆数である標本化周期に均等に分
散される。約２０個の異なる位相設定に対して見いださ
れた最大ＧＳMAX及び最小ＧＳMINグレースコアＧＳが選
択される。選択されたカウンター値Ｎi＋ｊに対する適
応度スコアＳjは、最大及び最小グレースコアの間の差
Ｓj＝ＧＳMAX−ＧＳMINとして計算される。最大適応度
スコアＳkを与えるカウンター値Ｎi＋ｋは、候補周波数
ｆiによる近隣カウンター値に対する最適選定として選
択される。最適化周波数は、こうして、ｆ’i＝（Ｎi＋
ｋ）＊ｆHであり、ここで、ｆHは、水平同期周波数であ
る。この基準に対する基礎は、正しいピクセルクロック
に対して、正しい位相で高速過渡を標本する時のグレー
量（ほとんど無グレー）と最悪の位相（各縁においてグ
レー）の間に大きな差があることに注目することにより
説明される。高速過渡が悪いピクセルクロックにおいて
標本される時、各位相設定においてグレーがあり、「最
良」及び「最悪」位相の間の差はあまり明白ではない。
例において、７１７．．７２３標本／ライン周期に対し
て見いだされたスコアは、それぞれ、４０６８、６２４
７、６７４１、２４７１４、１０８３６、６４３２及び
４７７１である。７２０標本／ライン周期に対応する２
４７１４の最高スコアは、明確に最良選定である。１
５．５９２ｋＨｚのライン率では、標本化周波数は、こ
うして１１．２ＭＨｚである。カウンター値範囲［１０
７２、１０８６］が処理されたならば、多分１０８０
が、最良カウンター値として見いだされる。
【００３７】いったん最適化周波数ｆ’iの行が確立さ
れる（例えば、７２０及び１０８０標本）ならば、これ
らの一つは、最も確かなピクセル周波数として確立され
なければならない。この目的のために、最高速過渡を有
するビデオラインが、第１選択最適化周波数ｆ’1と標
本化周期に均一に分散された一定量の種々の位相設定に
対して、再びデジタル化される。各位相設定Φjに対し
て、グレースコアＧＳjが、上記と同様にして計算され
る。最小グレースコアＧＳMIN，1は、この最適周波数
ｆ’1に対する最も確かな正しい位相設定に対応する。
この値ＧＳMIN，1は、標本当たりのグレーの平均量を与
える現ラインにおける標本数Ｎ’iにより割算される。
この手順は、任意の他の最適化周波数ｆ’iに対して反
復され、そして標本当たりの最小グレー量ＧＳMIN，i／
Ｎ’iを与える周波数ｆ’iは、標本化クロック周波数に
対する最適選定として選択される。候補周波数ｆiは、
一般に、ライン当たりの標本数と可能全グレー量が各周
波数に対して極めて異なる如く、極めて異なるために、
標本当たりのグレー量を計算することが重要である。こ
の手順によって見いだされる標本化周波数は、アナログ
ビデオ信号が発生されたピクセルクロック周波数に対し
て見いだされる最良一致である。今後、この標本化周波
数は、アナログビデオ信号を標本するために使用され
る。ライン周期がピクセル周期の整数倍ではなく、例え
ばＭ＝７２８．３３３．．である場合にも、本発明の方
法は、２つの候補Ｎ1＝７２８とＮ2＝７２９を見いだ
す。第１候補Ｎ1は、最高スコアを取得し、そしてアナ
ログビデオ信号を標本するために行われる実際の最良一
致である。
れる（例えば、７２０及び１０８０標本）ならば、これ
らの一つは、最も確かなピクセル周波数として確立され
なければならない。この目的のために、最高速過渡を有
するビデオラインが、第１選択最適化周波数ｆ’1と標
本化周期に均一に分散された一定量の種々の位相設定に
対して、再びデジタル化される。各位相設定Φjに対し
て、グレースコアＧＳjが、上記と同様にして計算され
る。最小グレースコアＧＳMIN，1は、この最適周波数
ｆ’1に対する最も確かな正しい位相設定に対応する。
この値ＧＳMIN，1は、標本当たりのグレーの平均量を与
える現ラインにおける標本数Ｎ’iにより割算される。
この手順は、任意の他の最適化周波数ｆ’iに対して反
復され、そして標本当たりの最小グレー量ＧＳMIN，i／
Ｎ’iを与える周波数ｆ’iは、標本化クロック周波数に
対する最適選定として選択される。候補周波数ｆiは、
一般に、ライン当たりの標本数と可能全グレー量が各周
波数に対して極めて異なる如く、極めて異なるために、
標本当たりのグレー量を計算することが重要である。こ
の手順によって見いだされる標本化周波数は、アナログ
ビデオ信号が発生されたピクセルクロック周波数に対し
て見いだされる最良一致である。今後、この標本化周波
数は、アナログビデオ信号を標本するために使用され
る。ライン周期がピクセル周期の整数倍ではなく、例え
ばＭ＝７２８．３３３．．である場合にも、本発明の方
法は、２つの候補Ｎ1＝７２８とＮ2＝７２９を見いだ
す。第１候補Ｎ1は、最高スコアを取得し、そしてアナ
ログビデオ信号を標本するために行われる実際の最良一
致である。
【００３８】前述の如く、アナログビデオ信号は、各新
ピクセル値がアナログビデオ信号を発生するフレーム記
憶におけるアナログデジタル変換器に設けられた後、ピ
クセルクロック周期の部分においてその目標値に達す
る。このため、標本化クロック周期中正しい瞬間におい
てフレームグラバーにおいてアナログビデオ信号を標本
することが重要である。この瞬間又は標本化クロックの
立上り縁に関する時間遅延は、一般に位相と呼ばれる。
位相がアナログ信号の標本に対して悪くセットされるな
らば、アナログ信号はその立上り時間中標本することが
できる。例えば、鋭い縁の存在、黒背景における白図形
又はその逆、あるいはさらに具体的には、画像における
テキストにより生じた画像における高速過渡は、立上り
時間又は立下り時間において標本されるならば劣化され
る。高アナログレベル又は低レベルを排他的に標本する
代わりに、中間レベルが標本され、対照する黒又は白の
代わりに、グレー系色調に対応するデジタル化画像にお
いて値を与える。優先的に、すべての標本は、同一位相
遅延で取られる。図２に示されたプログラマブル回路２
７は、すべての標本に対する一定位相シフトを可能にす
る。位相シフトレジスターは、０．５ナノ秒の増分によ
る最高１２８ナノ秒の時間遅延で標本化クロック信号を
遅延させる。最適位相設定は、反復性手順により見いだ
される。再び、高速かつ相当な過渡を有する少なくとも
一つのビデオラインを含むアナログビデオ信号が伝送さ
れることが必要である。優先的に、少なくとも５つのラ
インが、そのような過渡を含まなければならない。これ
は、オン／オフパターンを含むテスト画像を表現する
か、又は図形又はテキストを含む画像を表現するアナロ
グビデオ信号を伝送することにより実現される。優先的
に、最高量の過渡を有する５つのビデオラインが、上記
の如く手順により選択される。これらのラインは、標本
化クロック発生器４２によって課せられた標本化率にお
いてアナログビデオデジタイザー３３によってデジタル
化される。デジタル化画像信号は、デジタイザー３３の
デジタル出力に結合されたデジタルメモリ３５に記憶さ
れる。メモリ３５におけるデジタル画像信号から、最低
デジタル値ＤMINと最高デジタル値ＤMAXが決定される。
これらの値は、一般に、極めて異なる。高速過渡が、プ
ログラマブル遅延回路２７における良位相設定でデジタ
ル化されるならば、デジタル値ＤMINとＤMAXは、デジタ
ルメモリ３５において支配的に存在する。悪い位相設定
に対して、過渡の幾つかは、ＤMINとＤMAXの間の立上り
又は立下り縁において標本され、ＤMINとＤMAXの間のデ
ジタル信号値を生ずる。
ピクセル値がアナログビデオ信号を発生するフレーム記
憶におけるアナログデジタル変換器に設けられた後、ピ
クセルクロック周期の部分においてその目標値に達す
る。このため、標本化クロック周期中正しい瞬間におい
てフレームグラバーにおいてアナログビデオ信号を標本
することが重要である。この瞬間又は標本化クロックの
立上り縁に関する時間遅延は、一般に位相と呼ばれる。
位相がアナログ信号の標本に対して悪くセットされるな
らば、アナログ信号はその立上り時間中標本することが
できる。例えば、鋭い縁の存在、黒背景における白図形
又はその逆、あるいはさらに具体的には、画像における
テキストにより生じた画像における高速過渡は、立上り
時間又は立下り時間において標本されるならば劣化され
る。高アナログレベル又は低レベルを排他的に標本する
代わりに、中間レベルが標本され、対照する黒又は白の
代わりに、グレー系色調に対応するデジタル化画像にお
いて値を与える。優先的に、すべての標本は、同一位相
遅延で取られる。図２に示されたプログラマブル回路２
７は、すべての標本に対する一定位相シフトを可能にす
る。位相シフトレジスターは、０．５ナノ秒の増分によ
る最高１２８ナノ秒の時間遅延で標本化クロック信号を
遅延させる。最適位相設定は、反復性手順により見いだ
される。再び、高速かつ相当な過渡を有する少なくとも
一つのビデオラインを含むアナログビデオ信号が伝送さ
れることが必要である。優先的に、少なくとも５つのラ
インが、そのような過渡を含まなければならない。これ
は、オン／オフパターンを含むテスト画像を表現する
か、又は図形又はテキストを含む画像を表現するアナロ
グビデオ信号を伝送することにより実現される。優先的
に、最高量の過渡を有する５つのビデオラインが、上記
の如く手順により選択される。これらのラインは、標本
化クロック発生器４２によって課せられた標本化率にお
いてアナログビデオデジタイザー３３によってデジタル
化される。デジタル化画像信号は、デジタイザー３３の
デジタル出力に結合されたデジタルメモリ３５に記憶さ
れる。メモリ３５におけるデジタル画像信号から、最低
デジタル値ＤMINと最高デジタル値ＤMAXが決定される。
これらの値は、一般に、極めて異なる。高速過渡が、プ
ログラマブル遅延回路２７における良位相設定でデジタ
ル化されるならば、デジタル値ＤMINとＤMAXは、デジタ
ルメモリ３５において支配的に存在する。悪い位相設定
に対して、過渡の幾つかは、ＤMINとＤMAXの間の立上り
又は立下り縁において標本され、ＤMINとＤMAXの間のデ
ジタル信号値を生ずる。
【００３９】最適位相を自動的に選択するために、選択
ビデオラインは、異なる位相設定で多数回デジタル化さ
れ、そして上記の如く、グレースコアＧＳが、各位相設
定に対して計算される。最低グレースコアＧＳを有する
位相は、最適位相設定として選択される。
ビデオラインは、異なる位相設定で多数回デジタル化さ
れ、そして上記の如く、グレースコアＧＳが、各位相設
定に対して計算される。最低グレースコアＧＳを有する
位相は、最適位相設定として選択される。
【００４０】０ナノ秒の遅延（無位相遅延）の第１位相
設定は、プログラマブル遅延回路２７において実装され
る。他の位相設定の決定に対して、標本化周波数の逆数
である標本化周期は、２０の因子により割算される。こ
の時間は、次に高い半ナノ秒まで丸められ、そして異な
る位相設定Φiに対する位相増分として確立され、上記
の如く計算されたグレースコアＧＳiを各々に与える。
選択されたビデオラインがデジタル化された後、デジタ
ル画像信号の各々は、個々のデジタル信号に対するグレ
ースコアを規定する索引テーブルを通過され、そして出
力値が合計される。この合計は、特定の位相Φiに対し
て、グレースコアＧＳiである。このグレースコアは、
デジタル化されたグレー過渡の量を指示する。各位相設
定Φiに対して、対応するグレースコアＧＳiが記憶され
る。
設定は、プログラマブル遅延回路２７において実装され
る。他の位相設定の決定に対して、標本化周波数の逆数
である標本化周期は、２０の因子により割算される。こ
の時間は、次に高い半ナノ秒まで丸められ、そして異な
る位相設定Φiに対する位相増分として確立され、上記
の如く計算されたグレースコアＧＳiを各々に与える。
選択されたビデオラインがデジタル化された後、デジタ
ル画像信号の各々は、個々のデジタル信号に対するグレ
ースコアを規定する索引テーブルを通過され、そして出
力値が合計される。この合計は、特定の位相Φiに対し
て、グレースコアＧＳiである。このグレースコアは、
デジタル化されたグレー過渡の量を指示する。各位相設
定Φiに対して、対応するグレースコアＧＳiが記憶され
る。
【００４１】理論において、最良位相Φiは、最低グレ
ースコアＧＳMINを有するものである。しかし、現実
に、位相設定が数ナノ秒内で正しい如く、水平同期信号
においてジッターがある。最低グレースコアＧＳMINを
取ると、大きなグレースコアＧＳ2を有する第２位相設
定Φ2とはほんの数ナノ秒異なる第１位相設定Φ1を選択
することになり、水平同期信号における小さなジッター
は非常に悪い画像を生ずる。この問題を解決するため
に、近隣位相設定のグレースコアがまた考察される。各
位相設定に対して、グレースコアの重み付き総和である
位相スコアが計算される。位相設定ΦXに対して位相ス
コアを計算するために、位相設定Φiから獲得されたグ
レースコアＧＳiに対する重みは、絶対位相差△Φ＝｜
ΦX−Φi｜とともに減少する。好ましい重み関数は、ｗ
i＝２[ΔΦ]によって与えられ、ここで、ΔΦは、ナノ
秒において表され、そして［ｘ］は、ｘを越えない最大
整数値を意味する。重みは、こうして、０〜１ナノ秒の
間の位相差に対して１であり、１〜２ナノ秒に対して１
／２、等である。７ナノ秒よりも大きな位相差に対し
て、グレースコアは、無視される。これらの重みは、位
相ΦXからほんの数ナノ秒である高グレースコアが、位
相ΦXからより離れた位相よりも位相スコアにさらに寄
与することを確実にする。高速過渡が急峻であり、多数
の逐次位相設定が良好なグレースコアを有する時、良好
なグレースコアの広がりの中心に最も近い位相は、最低
位相スコアを得る。
ースコアＧＳMINを有するものである。しかし、現実
に、位相設定が数ナノ秒内で正しい如く、水平同期信号
においてジッターがある。最低グレースコアＧＳMINを
取ると、大きなグレースコアＧＳ2を有する第２位相設
定Φ2とはほんの数ナノ秒異なる第１位相設定Φ1を選択
することになり、水平同期信号における小さなジッター
は非常に悪い画像を生ずる。この問題を解決するため
に、近隣位相設定のグレースコアがまた考察される。各
位相設定に対して、グレースコアの重み付き総和である
位相スコアが計算される。位相設定ΦXに対して位相ス
コアを計算するために、位相設定Φiから獲得されたグ
レースコアＧＳiに対する重みは、絶対位相差△Φ＝｜
ΦX−Φi｜とともに減少する。好ましい重み関数は、ｗ
i＝２[ΔΦ]によって与えられ、ここで、ΔΦは、ナノ
秒において表され、そして［ｘ］は、ｘを越えない最大
整数値を意味する。重みは、こうして、０〜１ナノ秒の
間の位相差に対して１であり、１〜２ナノ秒に対して１
／２、等である。７ナノ秒よりも大きな位相差に対し
て、グレースコアは、無視される。これらの重みは、位
相ΦXからほんの数ナノ秒である高グレースコアが、位
相ΦXからより離れた位相よりも位相スコアにさらに寄
与することを確実にする。高速過渡が急峻であり、多数
の逐次位相設定が良好なグレースコアを有する時、良好
なグレースコアの広がりの中心に最も近い位相は、最低
位相スコアを得る。
【００４２】各位相設定ΦXに対して、位相スコアは、
上記の如く計算及び記憶される。いったんすべての位相
設定に対する位相スコアが評価されたならば、最低位相
スコアが選択され、そして対応する位相設定は、最適位
相として考えられる。この最適位相設定は、プログラマ
ブル遅延回路２７において実装される。上記の例に対し
て、９０ナノ秒の標本化周期に均一に分散された２０の
異なる位相設定に対して、グレースコアが計算される。
各新計算に対して、標本化遅延又は位相は、９のデジタ
ル値に対応する４．５ナノ秒で増分される。次のスコア
が、見いだされる。即ち、１８、９、２、０、０、０、
０、０、０、０、６、１８、２８、５４、７６、１０
０、９１、７８、３９、２３である。第４のゼロに対応
する位相設定が選択され、６＊４．５＝２７ナノ秒に対
応する。本例においてアナログビデオ信号を標本するた
めの最適位相設定は、こうして２７ナノ秒である。
上記の如く計算及び記憶される。いったんすべての位相
設定に対する位相スコアが評価されたならば、最低位相
スコアが選択され、そして対応する位相設定は、最適位
相として考えられる。この最適位相設定は、プログラマ
ブル遅延回路２７において実装される。上記の例に対し
て、９０ナノ秒の標本化周期に均一に分散された２０の
異なる位相設定に対して、グレースコアが計算される。
各新計算に対して、標本化遅延又は位相は、９のデジタ
ル値に対応する４．５ナノ秒で増分される。次のスコア
が、見いだされる。即ち、１８、９、２、０、０、０、
０、０、０、０、６、１８、２８、５４、７６、１０
０、９１、７８、３９、２３である。第４のゼロに対応
する位相設定が選択され、６＊４．５＝２７ナノ秒に対
応する。本例においてアナログビデオ信号を標本するた
めの最適位相設定は、こうして２７ナノ秒である。
【００４３】上記の如く、アナログビデオ信号は、標本
化クロック信号の各立上り縁において標本される。しか
し、アナログ信号は、アクティブライン時間外にある限
り、標本されない。アクティブライン時間の開始は、常
に、ＨＳＹＮＣ信号の立下り縁から一定時間後である。
２つの連続標本化クロック信号の間の時間区間が一定で
あるために、標本化は、水平同期信号の立下り縁から一
定数の標本化クロックサイクル後に開始される。この目
的のために、アクティブウインドウ画定回路４４内のカ
ウンターは、水平同期信号の立下り縁によって発生され
た信号によってリスタートされる。カウンターは、標本
化クロック信号の立上り縁を計数する。一定数の立上り
縁がカウンターによって検出されるとすぐに、カウンタ
ーは、アクティブビデオライン内の第１信号をデジタル
化するアナログビデオデジタイザー回路３３への標本化
クロック信号を使用可能にする。標本化クロック信号の
立上り縁が水平同期信号の立下り縁に非常に近いなら
ば、カウンターは、標本化クロック信号の該立上り縁の
直前又は直後に開始することが可能である。図５の左側
において、カウンターは、標本化クロック信号の立上り
縁９１の直前でリセットされ、そしてこの立上り縁は、
標本番号１を与えられる。アクティブライン時間が標本
番号４において開始するならば、第１低レベル値９２が
標本される。図５の右側において、ＳＹＮＣ信号を指示
する太線は、標本化クロック信号に関する同一位置を有
する。しかし、水平同期信号の信号形状における小変
動、この信号における小さな時間遅延Δｔ又は標本化ク
ロック周期の集積された小変動により、ＨＳＹＮＣ信号
の立下り縁は、理論的位置のすぐ後に、点線９３におい
て検出することができる。カウンターは、標本化クロッ
ク信号の立上り縁９４の直後に相応してリセットされ、
そしてカウンターは、標本化クロック信号の次の立上り
縁において計数を開始する。アクティブラインビデオが
開始することが想定される第４ピクセルは、一標本化ク
ロック周期遅く位置することは明らかである。この効果
は、また別の観点からも見られる。ＨＳＹＮＣ信号の立
下り縁の前に発生する標本化クロック信号のすべては、
ビデオラインＮに属するデジタルピクセル値を発生する
が、ＨＳＹＮＣ信号の立下り縁の後に発生する標本化ク
ロック信号のすべては、ビデオラインＮ＋１に属するデ
ジタルピクセル値を発生する。ＨＳＹＮＣ信号の立下り
縁が標本化クロック信号の立上り縁に近いならば、ライ
ンＮは、ＨＳＹＮＣ信号の立下り縁における−しばしば
ジッターと呼ばれる−小さな時間変動により、Ｍ＝１０
又はＭ＋１＝１１ピクセルを含む。ラインＮとラインＮ
＋１がビデオモニターにおいて表示されるか、又はハー
ドコピーにおいて結像されるならば、ピクセルシフト
が、明確に可視になる。連続ラインにおいて、この効果
は、カウンターリセット信号が、標本化クロック信号の
時として直前、時として直後に発生する時、非常に明ら
かになる。垂直ラインとテキストは、そのような画像に
おいて非常にとげとげしく出現する。この問題を解決す
るために、ＨＲＥＦ調整回路４５が、遅延水平同期信号
９５を生成するために実装される。遅延同期信号は、遅
延ＨＳＹＮＣ信号の立下り縁９６が、標本化クロック信
号の立上り縁９７から十分に遠く離れて保たれる如く、
カウンターをトリガーする。図５において、同一信号が
示され、これから、標本化クロック信号の立上り縁に関
する水平同期信号の立下り縁の関連位置における相当な
変動８８、８９は、カウンターにより標本化クロック信
号の番号付けに影響しないことは明らかである。前節で
は、水平同期信号の立下り縁に関する標本化クロック信
号の関連位置又は位相が、プログラマブル遅延回路２７
によって変化されることを記載した。それは、図５にお
いて、標本化クロック信号が、右側にシフトし、そして
図５に関連して描写された状況は、再び可能であること
を意味する。このため、発明の好ましい実施態様におい
て、ＨＲＥＦ位相シフトレジスターは、１ナノ秒の精度
で、優先的に７〜１４ナノ秒の可変ＨＲＥＦ位相シフト
を導入する。このＨＲＥＦ位相シフトは、上記の問題が
発生しない如く設定されなければならない。標本化クロ
ック信号の立上り縁の位置に関するＨＳＹＮＣ信号の立
下り縁の位置は、この相対位置が理論的に計算するのが
難しい如く、標本化周波数、プリスケーラ等の如く幾つ
かのパラメータによって影響される。このため、実験に
よるＨＲＥＦ遅延の最適設定を確立することがより良
い。
化クロック信号の各立上り縁において標本される。しか
し、アナログ信号は、アクティブライン時間外にある限
り、標本されない。アクティブライン時間の開始は、常
に、ＨＳＹＮＣ信号の立下り縁から一定時間後である。
２つの連続標本化クロック信号の間の時間区間が一定で
あるために、標本化は、水平同期信号の立下り縁から一
定数の標本化クロックサイクル後に開始される。この目
的のために、アクティブウインドウ画定回路４４内のカ
ウンターは、水平同期信号の立下り縁によって発生され
た信号によってリスタートされる。カウンターは、標本
化クロック信号の立上り縁を計数する。一定数の立上り
縁がカウンターによって検出されるとすぐに、カウンタ
ーは、アクティブビデオライン内の第１信号をデジタル
化するアナログビデオデジタイザー回路３３への標本化
クロック信号を使用可能にする。標本化クロック信号の
立上り縁が水平同期信号の立下り縁に非常に近いなら
ば、カウンターは、標本化クロック信号の該立上り縁の
直前又は直後に開始することが可能である。図５の左側
において、カウンターは、標本化クロック信号の立上り
縁９１の直前でリセットされ、そしてこの立上り縁は、
標本番号１を与えられる。アクティブライン時間が標本
番号４において開始するならば、第１低レベル値９２が
標本される。図５の右側において、ＳＹＮＣ信号を指示
する太線は、標本化クロック信号に関する同一位置を有
する。しかし、水平同期信号の信号形状における小変
動、この信号における小さな時間遅延Δｔ又は標本化ク
ロック周期の集積された小変動により、ＨＳＹＮＣ信号
の立下り縁は、理論的位置のすぐ後に、点線９３におい
て検出することができる。カウンターは、標本化クロッ
ク信号の立上り縁９４の直後に相応してリセットされ、
そしてカウンターは、標本化クロック信号の次の立上り
縁において計数を開始する。アクティブラインビデオが
開始することが想定される第４ピクセルは、一標本化ク
ロック周期遅く位置することは明らかである。この効果
は、また別の観点からも見られる。ＨＳＹＮＣ信号の立
下り縁の前に発生する標本化クロック信号のすべては、
ビデオラインＮに属するデジタルピクセル値を発生する
が、ＨＳＹＮＣ信号の立下り縁の後に発生する標本化ク
ロック信号のすべては、ビデオラインＮ＋１に属するデ
ジタルピクセル値を発生する。ＨＳＹＮＣ信号の立下り
縁が標本化クロック信号の立上り縁に近いならば、ライ
ンＮは、ＨＳＹＮＣ信号の立下り縁における−しばしば
ジッターと呼ばれる−小さな時間変動により、Ｍ＝１０
又はＭ＋１＝１１ピクセルを含む。ラインＮとラインＮ
＋１がビデオモニターにおいて表示されるか、又はハー
ドコピーにおいて結像されるならば、ピクセルシフト
が、明確に可視になる。連続ラインにおいて、この効果
は、カウンターリセット信号が、標本化クロック信号の
時として直前、時として直後に発生する時、非常に明ら
かになる。垂直ラインとテキストは、そのような画像に
おいて非常にとげとげしく出現する。この問題を解決す
るために、ＨＲＥＦ調整回路４５が、遅延水平同期信号
９５を生成するために実装される。遅延同期信号は、遅
延ＨＳＹＮＣ信号の立下り縁９６が、標本化クロック信
号の立上り縁９７から十分に遠く離れて保たれる如く、
カウンターをトリガーする。図５において、同一信号が
示され、これから、標本化クロック信号の立上り縁に関
する水平同期信号の立下り縁の関連位置における相当な
変動８８、８９は、カウンターにより標本化クロック信
号の番号付けに影響しないことは明らかである。前節で
は、水平同期信号の立下り縁に関する標本化クロック信
号の関連位置又は位相が、プログラマブル遅延回路２７
によって変化されることを記載した。それは、図５にお
いて、標本化クロック信号が、右側にシフトし、そして
図５に関連して描写された状況は、再び可能であること
を意味する。このため、発明の好ましい実施態様におい
て、ＨＲＥＦ位相シフトレジスターは、１ナノ秒の精度
で、優先的に７〜１４ナノ秒の可変ＨＲＥＦ位相シフト
を導入する。このＨＲＥＦ位相シフトは、上記の問題が
発生しない如く設定されなければならない。標本化クロ
ック信号の立上り縁の位置に関するＨＳＹＮＣ信号の立
下り縁の位置は、この相対位置が理論的に計算するのが
難しい如く、標本化周波数、プリスケーラ等の如く幾つ
かのパラメータによって影響される。このため、実験に
よるＨＲＥＦ遅延の最適設定を確立することがより良
い。
【００４４】いったん標本化周波数と位相設定が最適に
実装されたならば、アナログビデオ信号−優先的に高速
過渡を含む−は、ＨＲＥＦ位相シフトのすべての可能設
定によりデジタル化される。ＨＲＥＦ位相シフトの第１
設定に対して、アナログビデオ信号が、２回以上デジタ
ル化され、そしてこのように獲得されたデジタル画像
は、相互に比較される。第１画像からの各デジタル化ビ
デオラインは、第２画像からの対応ビデオラインと比較
され、そして適用可能であるならば、他のデジタル化画
像と比較される。それらはまた、１ピクセル分シフトさ
れた対応するデジタル化ビデオラインと比較される。ピ
クセルシフトによる対応するラインの少なくとも幾つか
が非シフト一致よりもより良く一致するならば、ＨＲＥ
Ｆ位相シフト設定は、低スコアを得る。最高スコアは、
第２以降の画像のすべてのラインが第１画像の対応する
非シフトラインに一致するならば、達せられる。各可能
ＨＲＥＦ位相設定に対して、スコアが計算され、そして
最大スコア又は代替的に最小スコアとは最も遠いスコア
が、決定される。対応する位相設定は、ＨＲＥＦ位相シ
フトレジスターに実装される。
実装されたならば、アナログビデオ信号−優先的に高速
過渡を含む−は、ＨＲＥＦ位相シフトのすべての可能設
定によりデジタル化される。ＨＲＥＦ位相シフトの第１
設定に対して、アナログビデオ信号が、２回以上デジタ
ル化され、そしてこのように獲得されたデジタル画像
は、相互に比較される。第１画像からの各デジタル化ビ
デオラインは、第２画像からの対応ビデオラインと比較
され、そして適用可能であるならば、他のデジタル化画
像と比較される。それらはまた、１ピクセル分シフトさ
れた対応するデジタル化ビデオラインと比較される。ピ
クセルシフトによる対応するラインの少なくとも幾つか
が非シフト一致よりもより良く一致するならば、ＨＲＥ
Ｆ位相シフト設定は、低スコアを得る。最高スコアは、
第２以降の画像のすべてのラインが第１画像の対応する
非シフトラインに一致するならば、達せられる。各可能
ＨＲＥＦ位相設定に対して、スコアが計算され、そして
最大スコア又は代替的に最小スコアとは最も遠いスコア
が、決定される。対応する位相設定は、ＨＲＥＦ位相シ
フトレジスターに実装される。
【００４５】代替的に、実質量の高速過渡を具備するア
ナログビデオ信号が、第１デジタル画像を与えるため
に、最低ＨＲＥＦ位相設定により最初にデジタル化さ
れ、そして同一アナログビデオ信号が、第２デジタル画
像を与えるために、最高ＨＲＥＦ位相設定により２回目
にデジタル化される。第１及び第２デジタル画像からの
対応する画像ラインは、最初はピクセルシフトなしに、
２回目はピクセルシフトにより、個別的に相互に比較さ
れる。第１比較における一致が、幾つかのビデオライン
に対して第２比較における一致よりも正しくないなら
ば、ＨＲＥＦ位相の中間設定に対して、標本化クロック
信号の立上り縁が、ＨＲＥＦ信号の立下り縁とほぼ一致
することは、ほぼ確実である。この臨界的なＨＲＥＦ位
相設定を見付けるために、同一アナログビデオ信号は、
３回目にデジタル化され、そして一致は、第１及び第２
画像の間に探求される。第３画像が第２画像に最も一致
するならば、臨界的なＨＲＥＦ位相設定が、さらに、第
１及び第３ＨＲＥＦ位相シフト設定の間に探求される。
最も臨界的なＨＲＥＦ位相設定がつき止められるとすぐ
に、臨界的なＨＲＥＦ位相設定に関して最大時間差を有
するＨＲＥＦ位相設定が実装される。また、臨界的なＨ
ＲＥＦ位相設定が、標本化クロック周波数の逆数である
標本周期によって反復されるという事実を考慮しなけれ
ばならない。
ナログビデオ信号が、第１デジタル画像を与えるため
に、最低ＨＲＥＦ位相設定により最初にデジタル化さ
れ、そして同一アナログビデオ信号が、第２デジタル画
像を与えるために、最高ＨＲＥＦ位相設定により２回目
にデジタル化される。第１及び第２デジタル画像からの
対応する画像ラインは、最初はピクセルシフトなしに、
２回目はピクセルシフトにより、個別的に相互に比較さ
れる。第１比較における一致が、幾つかのビデオライン
に対して第２比較における一致よりも正しくないなら
ば、ＨＲＥＦ位相の中間設定に対して、標本化クロック
信号の立上り縁が、ＨＲＥＦ信号の立下り縁とほぼ一致
することは、ほぼ確実である。この臨界的なＨＲＥＦ位
相設定を見付けるために、同一アナログビデオ信号は、
３回目にデジタル化され、そして一致は、第１及び第２
画像の間に探求される。第３画像が第２画像に最も一致
するならば、臨界的なＨＲＥＦ位相設定が、さらに、第
１及び第３ＨＲＥＦ位相シフト設定の間に探求される。
最も臨界的なＨＲＥＦ位相設定がつき止められるとすぐ
に、臨界的なＨＲＥＦ位相設定に関して最大時間差を有
するＨＲＥＦ位相設定が実装される。また、臨界的なＨ
ＲＥＦ位相設定が、標本化クロック周波数の逆数である
標本周期によって反復されるという事実を考慮しなけれ
ばならない。
【００４６】最適ＨＲＥＦ位相設定を実験的に決定する
第３方法は、一定ＨＲＥＦ位相シフト設定ＨＲＥＦ1に
対応する臨界的な位相シフト設定Φ1が見いだされるま
で、ある設定ＨＲＥＦ1においてそれを固定し、プログ
ラマブル遅延回路２７において遅延設定を変化させ、高
速過渡を含むアナログビデオ信号をデジタル化すること
である。遅延設定が臨界的であるか否かを評定するため
に、画像内に最大数の過渡を含み前位相設定でデジタル
化された一つのビデオラインのデジタル値が、現位相設
定でデジタル化された同一ビデオラインのデジタル値に
対して比較される。優先的に、標本化周期が、約２０の
等しい小周期に分割される。そのような小周期は位相遅
延回路の解像度よりも小さいならば、小周期は、その解
像度に等しく取られる。０ナノ秒の第１位相シフトが実
装され、そして非常に多数の過渡を含む一つのビデオラ
インのアナログビデオ信号が、上記の手順により見いだ
された最適標本化クロック周期により第１デジタルライ
ンＤＬ1にデジタル化される。それから、上記の小周期
に等しい位相遅延が、実装され、そして同一ビデオライ
ンが、第２デジタルラインＤＬ2に一度デジタル化され
る。ラインＤＬ1とＤＬ2のデジタル値は、ＤＬ1とＤＬ2
の間のデジタル値差のすべての対応するピクセルで第１
総和ＳＵＭ1を取ることにより、相互に比較される。第
２総和ＳＵＭ2は、ラインＤＬ1のピクセル１とラインＤ
Ｌ2のピクセル２の間、ラインＤＬ1のピクセル２とライ
ンＤＬ2のピクセル３の間、等の差の絶対値を加算する
ことにより計算される。ＳＵＭ1がＳＵＭ2よりも小さい
ならば、ピクセルシフトは発生していない。他の場合
に、ピクセルシフトは発生し、そして現位相は、一定Ｈ
ＲＥＦ1位相設定に関して臨界的としてフラッグを立て
られる。第３位相遅延が実装され、そして同一ビデオラ
インが、ＤＬ3において標本され、総和が、ＤＬ2におけ
る標本に関して計算され、新値ＳＵＭ1とＳＵＭ2を与え
る。両方の総和は、連続ピクセル過渡内にアナログビデ
オ信号を標本する現位相設定により相当に大きい。この
ため、第２一定ＨＲＥＦ2位相設定がまた、以下に記載
される如く実装される。
第３方法は、一定ＨＲＥＦ位相シフト設定ＨＲＥＦ1に
対応する臨界的な位相シフト設定Φ1が見いだされるま
で、ある設定ＨＲＥＦ1においてそれを固定し、プログ
ラマブル遅延回路２７において遅延設定を変化させ、高
速過渡を含むアナログビデオ信号をデジタル化すること
である。遅延設定が臨界的であるか否かを評定するため
に、画像内に最大数の過渡を含み前位相設定でデジタル
化された一つのビデオラインのデジタル値が、現位相設
定でデジタル化された同一ビデオラインのデジタル値に
対して比較される。優先的に、標本化周期が、約２０の
等しい小周期に分割される。そのような小周期は位相遅
延回路の解像度よりも小さいならば、小周期は、その解
像度に等しく取られる。０ナノ秒の第１位相シフトが実
装され、そして非常に多数の過渡を含む一つのビデオラ
インのアナログビデオ信号が、上記の手順により見いだ
された最適標本化クロック周期により第１デジタルライ
ンＤＬ1にデジタル化される。それから、上記の小周期
に等しい位相遅延が、実装され、そして同一ビデオライ
ンが、第２デジタルラインＤＬ2に一度デジタル化され
る。ラインＤＬ1とＤＬ2のデジタル値は、ＤＬ1とＤＬ2
の間のデジタル値差のすべての対応するピクセルで第１
総和ＳＵＭ1を取ることにより、相互に比較される。第
２総和ＳＵＭ2は、ラインＤＬ1のピクセル１とラインＤ
Ｌ2のピクセル２の間、ラインＤＬ1のピクセル２とライ
ンＤＬ2のピクセル３の間、等の差の絶対値を加算する
ことにより計算される。ＳＵＭ1がＳＵＭ2よりも小さい
ならば、ピクセルシフトは発生していない。他の場合
に、ピクセルシフトは発生し、そして現位相は、一定Ｈ
ＲＥＦ1位相設定に関して臨界的としてフラッグを立て
られる。第３位相遅延が実装され、そして同一ビデオラ
インが、ＤＬ3において標本され、総和が、ＤＬ2におけ
る標本に関して計算され、新値ＳＵＭ1とＳＵＭ2を与え
る。両方の総和は、連続ピクセル過渡内にアナログビデ
オ信号を標本する現位相設定により相当に大きい。この
ため、第２一定ＨＲＥＦ2位相設定がまた、以下に記載
される如く実装される。
【００４７】ＨＲＥＦ1＝７ナノ秒に対して、上記のビ
デオフォーマットにおいて、５１．５ナノ秒の臨界的な
位相設定が見いだされる。位相対応の精度を推定するた
めに、優先的に第１ＨＲＥＦ位相設定ＨＲＥＦ1とは最
も異なる第２設定ＨＲＥＦ2が固定され、そして再び、
ＨＲＥＦ位相設定ＨＲＥＦ2に対応する臨界的な位相シ
フト設定Φ2が、見いだされる。同一ビデオフォーマッ
トに対して、ＨＲＥＦ2＝１４ナノ秒では、Φ2＝６０．
５ナノ秒の臨界的な位相設定が見いだされる。ＨＲＥＦ
2−ＨＲＥＦ1＝７ナノ秒とΦ2−Φ1＝９ナノ秒のため
に、測定値は、正しいと推定される。アナログビデオ設
定を標本するための最適位相設定は２７ナノ秒であり、
ＨＲＥＦ2は最も遠い臨界的な位相設定Φ2＝６０．５ナ
ノ秒を与えるために、ＨＲＥＦ位相設定は、値ＨＲＥＦ
2にセットされる。
デオフォーマットにおいて、５１．５ナノ秒の臨界的な
位相設定が見いだされる。位相対応の精度を推定するた
めに、優先的に第１ＨＲＥＦ位相設定ＨＲＥＦ1とは最
も異なる第２設定ＨＲＥＦ2が固定され、そして再び、
ＨＲＥＦ位相設定ＨＲＥＦ2に対応する臨界的な位相シ
フト設定Φ2が、見いだされる。同一ビデオフォーマッ
トに対して、ＨＲＥＦ2＝１４ナノ秒では、Φ2＝６０．
５ナノ秒の臨界的な位相設定が見いだされる。ＨＲＥＦ
2−ＨＲＥＦ1＝７ナノ秒とΦ2−Φ1＝９ナノ秒のため
に、測定値は、正しいと推定される。アナログビデオ設
定を標本するための最適位相設定は２７ナノ秒であり、
ＨＲＥＦ2は最も遠い臨界的な位相設定Φ2＝６０．５ナ
ノ秒を与えるために、ＨＲＥＦ位相設定は、値ＨＲＥＦ
2にセットされる。
【００４８】標本化クロックと標本遅延が最適にセット
された後、アナログビデオ信号と最適利得及びオフセッ
ト設定のアクティブウインドウが、再び、より正確に決
定される。アクティブウインドウに先行する標本数は、
最適標本化クロック周期に関して表現される。最小及び
最大輝度領域を有する最広幅画像が、伝送されなければ
ならない。画像の回りの黒境界線−即ち、ビデオ設定レ
ベルに近いアナログビデオ信号−は、標本される各続く
画像から切断される部分を画定する。第１デジタル化
は、０．３Ｖ利得因子に対応するビデオ利得レベル０
と、ビデオ設定レベル０で為される。本例において、デ
ジタル画像内の最大デジタル値は、１００であることが
見いだされる。この最大値に基づいて、新利得レベル
が、約２１４の最大レベルに達するように計算される。
デジタル利得因子０に対して０．３Ｖ、そしてデジタル
利得因子２５５に対して１．３Ｖを供給されるビデオ利
得回路３０における掛算器により、利得因子は、こうし
て、（０．６４２−０．３０）＊２５５＝８７のビデオ
利得レベルに対応する０．３Ｖ＊２１４／１００＝０．
６４２Ｖでなければならない。８７のビデオ利得レベル
と０のビデオオフセットがセットされ、アナログ信号が
デジタル化され、そして２１８の新最大デジタル値が、
見いだされる。再び、２１８／３＝７２よりも大きなデ
ジタル値又は画像における最大デジタル値の３分の１を
有する少なくとも３つのピクセルを有する第１ビデオラ
インが見いだされる。同じことは、底部のビデオライン
に対して為される。それ自体、上部における２９ライン
と下部における２９ラインは、アクティブウインドウな
しでは落下すると推定される。アクティブウインドウ内
のこれらのラインで、７２よりも大きなデジタル値を有
する最左及び最右ピクセルが見いだされる。今度は、左
側における１４６ピクセルと右側における５１ピクセル
が、アクティブウインドウの外側にあることが見いださ
れる。これらの値は、主に、水平ライン周期当たりの標
本数が今７２０であり、以前約１１００であったため
に、以前に見いだされた２３２と８４の値よりも相当に
低い。
された後、アナログビデオ信号と最適利得及びオフセッ
ト設定のアクティブウインドウが、再び、より正確に決
定される。アクティブウインドウに先行する標本数は、
最適標本化クロック周期に関して表現される。最小及び
最大輝度領域を有する最広幅画像が、伝送されなければ
ならない。画像の回りの黒境界線−即ち、ビデオ設定レ
ベルに近いアナログビデオ信号−は、標本される各続く
画像から切断される部分を画定する。第１デジタル化
は、０．３Ｖ利得因子に対応するビデオ利得レベル０
と、ビデオ設定レベル０で為される。本例において、デ
ジタル画像内の最大デジタル値は、１００であることが
見いだされる。この最大値に基づいて、新利得レベル
が、約２１４の最大レベルに達するように計算される。
デジタル利得因子０に対して０．３Ｖ、そしてデジタル
利得因子２５５に対して１．３Ｖを供給されるビデオ利
得回路３０における掛算器により、利得因子は、こうし
て、（０．６４２−０．３０）＊２５５＝８７のビデオ
利得レベルに対応する０．３Ｖ＊２１４／１００＝０．
６４２Ｖでなければならない。８７のビデオ利得レベル
と０のビデオオフセットがセットされ、アナログ信号が
デジタル化され、そして２１８の新最大デジタル値が、
見いだされる。再び、２１８／３＝７２よりも大きなデ
ジタル値又は画像における最大デジタル値の３分の１を
有する少なくとも３つのピクセルを有する第１ビデオラ
インが見いだされる。同じことは、底部のビデオライン
に対して為される。それ自体、上部における２９ライン
と下部における２９ラインは、アクティブウインドウな
しでは落下すると推定される。アクティブウインドウ内
のこれらのラインで、７２よりも大きなデジタル値を有
する最左及び最右ピクセルが見いだされる。今度は、左
側における１４６ピクセルと右側における５１ピクセル
が、アクティブウインドウの外側にあることが見いださ
れる。これらの値は、主に、水平ライン周期当たりの標
本数が今７２０であり、以前約１１００であったため
に、以前に見いだされた２３２と８４の値よりも相当に
低い。
【００４９】アクティブウインドウに対して見いだされ
た値は、アクティブウインドウ画定回路４４に実装さ
れ、そして取得デジタル値は、アクティブウインドウ内
の標本に限定される。アナログビデオ信号は、ビデオ利
得因子８７とビデオオフセット設定０で再びデジタル化
される。最大デジタル値は、今、２１７である。新利得
因子は、２５５の最大デジタル値に達するように計算さ
れる。利得レベル０が最大デジタル値１００を生じ、利
得レベル８７が最大デジタル値２１７を生ずることを知
ると、簡単な線形補外法により、利得レベル１１７が最
大デジタル値２５５を生ずることを見いだす。オフセッ
ト値０とともにビデオ利得レベル１１７がセットされ、
そしてアナログビデオ信号は、再びデジタル化され、最
小デジタル値０と最大デジタル値２５５を与える。
た値は、アクティブウインドウ画定回路４４に実装さ
れ、そして取得デジタル値は、アクティブウインドウ内
の標本に限定される。アナログビデオ信号は、ビデオ利
得因子８７とビデオオフセット設定０で再びデジタル化
される。最大デジタル値は、今、２１７である。新利得
因子は、２５５の最大デジタル値に達するように計算さ
れる。利得レベル０が最大デジタル値１００を生じ、利
得レベル８７が最大デジタル値２１７を生ずることを知
ると、簡単な線形補外法により、利得レベル１１７が最
大デジタル値２５５を生ずることを見いだす。オフセッ
ト値０とともにビデオ利得レベル１１７がセットされ、
そしてアナログビデオ信号は、再びデジタル化され、最
小デジタル値０と最大デジタル値２５５を与える。
【００５０】インターレースビデオフォーマットにおい
て、アクティブ水平ライン時間の開始は、捕獲される第
１ピクセルを与え、水平ライン時間の終了は、捕獲され
る最終ピクセルを与え、これは両フレームに対して同一
である。垂直アクティブフレームは、捕獲される第１ラ
インと捕獲される最終ラインを与える。これらのライン
番号は、インターレース画像の第１及び第２フィールド
に対して異なる。アクティブウインドウ画定回路４４に
おけるカウンターは、アクティブウインドウ内のアナロ
グビデオ信号のみをデジタル化するために、相応して実
装される。
て、アクティブ水平ライン時間の開始は、捕獲される第
１ピクセルを与え、水平ライン時間の終了は、捕獲され
る最終ピクセルを与え、これは両フレームに対して同一
である。垂直アクティブフレームは、捕獲される第１ラ
インと捕獲される最終ラインを与える。これらのライン
番号は、インターレース画像の第１及び第２フィールド
に対して異なる。アクティブウインドウ画定回路４４に
おけるカウンターは、アクティブウインドウ内のアナロ
グビデオ信号のみをデジタル化するために、相応して実
装される。
【００５１】本発明によりビデオフレームグラバーに電
子的にセットされる上記のパラメータの一つ以上に対す
る最適設定が、いったん見いだされたならば、この設定
は、回路に直接に組み込まれ、そして画像を表現するア
ナログビデオ信号が、デジタル化され、対応するデジタ
ル画像信号は、後の処理のためにデジタルメモリに記憶
される。代替的に、これらのパラメータ設定は、不揮発
性メモリにデジタルで記憶され、各回に一つ検索され、
又はアナログビデオ信号によって表現された一連の画像
は、ビデオフレームグラバーによって取得されなければ
ならない。
子的にセットされる上記のパラメータの一つ以上に対す
る最適設定が、いったん見いだされたならば、この設定
は、回路に直接に組み込まれ、そして画像を表現するア
ナログビデオ信号が、デジタル化され、対応するデジタ
ル画像信号は、後の処理のためにデジタルメモリに記憶
される。代替的に、これらのパラメータ設定は、不揮発
性メモリにデジタルで記憶され、各回に一つ検索され、
又はアナログビデオ信号によって表現された一連の画像
は、ビデオフレームグラバーによって取得されなければ
ならない。
【００５２】本発明が好ましい実施態様を参照して記載
されたが、技術における当業者は、発明の精神と範囲に
反することなく、変更が形態と詳細において為されるこ
とを認識するであろう。
されたが、技術における当業者は、発明の精神と範囲に
反することなく、変更が形態と詳細において為されるこ
とを認識するであろう。
【００５３】本発明の主なる特徴及び態様は以下のとお
りである。
りである。
【００５４】１．純アナログビデオ信号と同期信号から
成るビデオ信号からデジタル画像信号を獲得するための
ビデオフレームグラバーシステムにおいて、該純アナロ
グビデオ信号をデジタル画像信号にデジタル化するため
のアナログビデオデジタイザー手段と、該同期信号をデ
ジタル同期信号にデジタル化するための同期信号デジタ
イザー手段とを具備するビデオフレームグラバーシステ
ム。
成るビデオ信号からデジタル画像信号を獲得するための
ビデオフレームグラバーシステムにおいて、該純アナロ
グビデオ信号をデジタル画像信号にデジタル化するため
のアナログビデオデジタイザー手段と、該同期信号をデ
ジタル同期信号にデジタル化するための同期信号デジタ
イザー手段とを具備するビデオフレームグラバーシステ
ム。
【００５５】２．該デジタル画像信号又は該デジタル同
期信号の記憶のためのデジタルメモリ手段と、該デジタ
ル画像信号又は画像デジタル化同期信号のいずれかを該
デジタルメモリ手段に選択的に記憶するためのメモリ選
択手段とをさらに具備する上記１に記載のシステム。
期信号の記憶のためのデジタルメモリ手段と、該デジタ
ル画像信号又は画像デジタル化同期信号のいずれかを該
デジタルメモリ手段に選択的に記憶するためのメモリ選
択手段とをさらに具備する上記１に記載のシステム。
【００５６】３．該アナログビデオデジタイザー手段と
該同期信号デジタイザー手段が、一つのアナログ対デジ
タル変換器手段に組み込まれる上記１に記載のシステ
ム。
該同期信号デジタイザー手段が、一つのアナログ対デジ
タル変換器手段に組み込まれる上記１に記載のシステ
ム。
【００５７】４．該ビデオ信号から該同期信号を抽出す
るための手段をさらに具備する上記１に記載のシステ
ム。
るための手段をさらに具備する上記１に記載のシステ
ム。
【００５８】５．該ビデオ信号が、さらに、該純アナロ
グビデオ信号とは異なり、かつ、該同期信号とともに複
合ビデオ信号を形成する他の純アナログビデオ信号を具
備し、この場合、該システムは、さらに、該複合ビデオ
信号から該同期信号を抽出するための手段を具備する上
記１に記載のシステム。
グビデオ信号とは異なり、かつ、該同期信号とともに複
合ビデオ信号を形成する他の純アナログビデオ信号を具
備し、この場合、該システムは、さらに、該複合ビデオ
信号から該同期信号を抽出するための手段を具備する上
記１に記載のシステム。
【００５９】６．該ビデオ信号が、純アナログビデオ信
号と複合同期信号を具備し、この場合、該システムが、
さらに、該複合同期信号から該同期信号を抽出するため
の手段を具備する上記１に記載のシステム。
号と複合同期信号を具備し、この場合、該システムが、
さらに、該複合同期信号から該同期信号を抽出するため
の手段を具備する上記１に記載のシステム。
【００６０】７．該ビデオ信号が、純アナログビデオ信
号、水平同期信号及び垂直同期信号を具備し、この場
合、該システムが、さらに、該水平同期信号と該垂直同
期信号から同期信号を抽出するための手段を具備する上
記１に記載のシステム。
号、水平同期信号及び垂直同期信号を具備し、この場
合、該システムが、さらに、該水平同期信号と該垂直同
期信号から同期信号を抽出するための手段を具備する上
記１に記載のシステム。
【００６１】８．該アナログビデオデジタイザーのため
の標本化クロック信号を発生する標本化クロック発生器
と、該標本化クロック発生器のためのベースクロック信
号を発生するベースクロック手段と、該同期信号又は該
一定ベースクロック手段のいずれかから抽出された該標
本化クロック発生器のためにベースクロック信号を選択
するための一定ベースクロック手段とベースクロック選
択手段と、ベースクロック信号周波数に関して標本化ク
ロック信号周波数を調整するための該標本化クロック発
生器内の標本カウンター手段とをさらに具備する上記１
に記載のシステム。
の標本化クロック信号を発生する標本化クロック発生器
と、該標本化クロック発生器のためのベースクロック信
号を発生するベースクロック手段と、該同期信号又は該
一定ベースクロック手段のいずれかから抽出された該標
本化クロック発生器のためにベースクロック信号を選択
するための一定ベースクロック手段とベースクロック選
択手段と、ベースクロック信号周波数に関して標本化ク
ロック信号周波数を調整するための該標本化クロック発
生器内の標本カウンター手段とをさらに具備する上記１
に記載のシステム。
【００６２】９．該同期信号デジタイザーのための標本
化クロック信号を発生する標本化クロック発生器と、該
標本化クロック発生器のためのベースクロック信号を発
生する一定ベースクロック手段と、該同期信号又は該一
定ベースクロック手段のいずれかから抽出された該標本
化クロック発生器のためにベースクロック信号を選択す
るためのベースクロック選択手段と、ベースクロック信
号周波数に関して標本化クロック信号周波数を調整する
ための該標本化クロック発生器内の標本カウンター手段
とをさらに具備する上記１に記載のシステム。
化クロック信号を発生する標本化クロック発生器と、該
標本化クロック発生器のためのベースクロック信号を発
生する一定ベースクロック手段と、該同期信号又は該一
定ベースクロック手段のいずれかから抽出された該標本
化クロック発生器のためにベースクロック信号を選択す
るためのベースクロック選択手段と、ベースクロック信
号周波数に関して標本化クロック信号周波数を調整する
ための該標本化クロック発生器内の標本カウンター手段
とをさらに具備する上記１に記載のシステム。
【００６３】１０．電子的に可変である因子による該同
期信号の振幅の増幅又は低減のための同期利得手段をさ
らに具備する上記１に記載のシステム。
期信号の振幅の増幅又は低減のための同期利得手段をさ
らに具備する上記１に記載のシステム。
【００６４】１１．電子的に可変である同期しきいレベ
ルによる高レベル及び低レベル同期信号の間の判別のた
めの同期しきい手段をさらに具備する上記１に記載のシ
ステム。
ルによる高レベル及び低レベル同期信号の間の判別のた
めの同期しきい手段をさらに具備する上記１に記載のシ
ステム。
【００６５】１２．該純アナログビデオ信号のデジタル
化を矩形ウインドウへ制限するためのビデオウインドウ
画定手段をさらに具備し、この場合、該ウインドウの位
置及びサイズが、電子的に可変である上記１に記載のシ
ステム。
化を矩形ウインドウへ制限するためのビデオウインドウ
画定手段をさらに具備し、この場合、該ウインドウの位
置及びサイズが、電子的に可変である上記１に記載のシ
ステム。
【００６６】１３．電子的に可変である所定の時間遅延
だけ該同期信号を遅延させるために、該ウインドウ画定
手段に結合された同期遅延手段をさらに具備する上記１
２に記載のシステム。
だけ該同期信号を遅延させるために、該ウインドウ画定
手段に結合された同期遅延手段をさらに具備する上記１
２に記載のシステム。
【００６７】１４．電子的に可変である所定の時間遅延
だけ該ベースクロック信号を遅延させるための遅延手段
をさらに具備する上記８に記載のシステム。
だけ該ベースクロック信号を遅延させるための遅延手段
をさらに具備する上記８に記載のシステム。
【００６８】１５．該同期信号又は該ビデオ信号を濾波
するためのアナログ信号フィルター手段をさらに具備
し、該フィルター手段は、電子的低域フィルターであ
り、この場合、該フィルターの遮断周波数が電子的にセ
ットされる上記１に記載のシステム。
するためのアナログ信号フィルター手段をさらに具備
し、該フィルター手段は、電子的低域フィルターであ
り、この場合、該フィルターの遮断周波数が電子的にセ
ットされる上記１に記載のシステム。
【００６９】１６．該ビデオ信号の振幅の増幅又は低減
のためのビデオ利得手段をさらに具備し、この場合、該
ビデオ利得手段の増幅又は低減因子が電子的に可変であ
る上記１に記載のシステム。
のためのビデオ利得手段をさらに具備し、この場合、該
ビデオ利得手段の増幅又は低減因子が電子的に可変であ
る上記１に記載のシステム。
【００７０】１７．該ビデオ信号に所定のオフセットレ
ベルを加算又は減算するためのビデオオフセット手段を
さらに具備し、この場合、該オフセットレベルが電子的
に可変である上記１に記載のシステム。
ベルを加算又は減算するためのビデオオフセット手段を
さらに具備し、この場合、該オフセットレベルが電子的
に可変である上記１に記載のシステム。
【００７１】１８．ビデオ信号の同期信号をデジタル化
するための同期信号デジタイザー手段を具備するシステ
ムにおいて、同期信号のレベルを標本のデジタルシーケ
ンスにデジタル化する段階と、該シーケンスを幾つかの
サブシーケンスに分割し、ほぼ同一レベルに対応する標
本を分類する段階と、該サブシーケンスの長さとほぼ同
一長のサブシーケンスの間の距離を分析する段階と、そ
のような分析から該ビデオ信号に対応するビデオタイミ
ングを導出する段階とを具備する方法。
するための同期信号デジタイザー手段を具備するシステ
ムにおいて、同期信号のレベルを標本のデジタルシーケ
ンスにデジタル化する段階と、該シーケンスを幾つかの
サブシーケンスに分割し、ほぼ同一レベルに対応する標
本を分類する段階と、該サブシーケンスの長さとほぼ同
一長のサブシーケンスの間の距離を分析する段階と、そ
のような分析から該ビデオ信号に対応するビデオタイミ
ングを導出する段階とを具備する方法。
【００７２】１９．該ビデオタイミングが、水平同期周
期、垂直同期周期、ビデオフレーム周期、ライン数／ビ
デオフレーム、水平同期チップ幅、垂直同期チップ幅、
鋸歯状パルスの存在、等化信号の存在、及びビデオイン
ターレースの少なくとも一つを具備する上記１８に記載
の方法。
期、垂直同期周期、ビデオフレーム周期、ライン数／ビ
デオフレーム、水平同期チップ幅、垂直同期チップ幅、
鋸歯状パルスの存在、等化信号の存在、及びビデオイン
ターレースの少なくとも一つを具備する上記１８に記載
の方法。
【００７３】２０．ビデオ信号に対応する同期信号のレ
ベルの増幅又は低減のための可変同期利得手段と、増幅
又は低減された同期信号をデジタル化するための同期信
号デジタイザー手段とを具備するシステムにおいて、
（ａ）該同期利得手段において同期利得因子を実装する
段階と、（ｂ）少なくとも２つの異なるデジタルレベル
ＡとＢを有するデジタル標本に該増幅又は低減された同
期信号をデジタル化する段階と、（ｃ）少なくとも一つ
の該デジタルレベルに対して標本数を計数する段階と、
（ｄ）少なくとも２つの異なる同期利得因子に対して段
階（ａ）〜（ｃ）を繰り返す段階と、（ｅ）最大同期利
得設定に対応する標本カウントとか少なくとも規定差異
なる対応する標本カウントを有する最大利得設定を選択
する段階とを具備する、該可変同期利得手段内の最適同
期利得因子の決定のための方法。
ベルの増幅又は低減のための可変同期利得手段と、増幅
又は低減された同期信号をデジタル化するための同期信
号デジタイザー手段とを具備するシステムにおいて、
（ａ）該同期利得手段において同期利得因子を実装する
段階と、（ｂ）少なくとも２つの異なるデジタルレベル
ＡとＢを有するデジタル標本に該増幅又は低減された同
期信号をデジタル化する段階と、（ｃ）少なくとも一つ
の該デジタルレベルに対して標本数を計数する段階と、
（ｄ）少なくとも２つの異なる同期利得因子に対して段
階（ａ）〜（ｃ）を繰り返す段階と、（ｅ）最大同期利
得設定に対応する標本カウントとか少なくとも規定差異
なる対応する標本カウントを有する最大利得設定を選択
する段階とを具備する、該可変同期利得手段内の最適同
期利得因子の決定のための方法。
【００７４】２１．該標本カウントが、一定しきいレベ
ルの上の増幅又は低減された同期信号レベルに対応し、
標本カウント差が、４％である上記２０に記載の方法。
ルの上の増幅又は低減された同期信号レベルに対応し、
標本カウント差が、４％である上記２０に記載の方法。
【００７５】２２．ビデオ利得因子による増幅又は低減
により該ビデオ信号をリサイズするためのビデオ利得手
段を具備するビデオ信号をデジタル化するためのシステ
ムにおいて、（ａ）アナログビデオ信号レベルの使用範
囲を覆うビデオ信号を発生する段階と、（ｂ）該ビデオ
利得手段においてビデオ利得因子を設定する段階と、
（ｃ）該リサイズされたビデオ信号をデジタル画像信号
にデジタル化する段階と、（ｄ）該デジタル画像信号の
デジタル極値−最大又は最小−を検出する段階と、
（ｅ）少なくとも２つの異なるビデオ利得因子設定に対
して段階（ｂ）〜（ｄ）を繰り返す段階と、（ｆ）該デ
ジタル画像信号に対するデジタル値の可能範囲内に位置
するデジタル極値に対応する最大ビデオ利得因子以上の
最適ビデオ利得因子を選択する段階とを具備する最適ビ
デオ利得因子の決定のための方法。
により該ビデオ信号をリサイズするためのビデオ利得手
段を具備するビデオ信号をデジタル化するためのシステ
ムにおいて、（ａ）アナログビデオ信号レベルの使用範
囲を覆うビデオ信号を発生する段階と、（ｂ）該ビデオ
利得手段においてビデオ利得因子を設定する段階と、
（ｃ）該リサイズされたビデオ信号をデジタル画像信号
にデジタル化する段階と、（ｄ）該デジタル画像信号の
デジタル極値−最大又は最小−を検出する段階と、
（ｅ）少なくとも２つの異なるビデオ利得因子設定に対
して段階（ｂ）〜（ｄ）を繰り返す段階と、（ｆ）該デ
ジタル画像信号に対するデジタル値の可能範囲内に位置
するデジタル極値に対応する最大ビデオ利得因子以上の
最適ビデオ利得因子を選択する段階とを具備する最適ビ
デオ利得因子の決定のための方法。
【００７６】２３．該ビデオ信号が、所定の周波数にお
いてデジタル化され、該周波数が、該ビデオ信号に対応
するライン率とビデオライン数から導出され、アナログ
ビデオ信号の標本化が、矩形ウインドウに限定され、矩
形ウインドウが、該最適ビデオ利得因子で該ビデオ信号
をデジタル化する段階と、所定の差よりも小さい該対応
するデジタル極値からの差によりせいぜい所定数のデジ
タル画像信号値を各々有する先頭及び最終ビデオライン
を該ウインドウから削除する段階と、所定差よりも大き
な該対応するデジタル極値からの差をすべて有する各ビ
デオラインにおける先頭及び最終標本の最小値を該ウイ
ンドウから削除する段階とを具備する方法によって決定
される上記２２に記載の方法。
いてデジタル化され、該周波数が、該ビデオ信号に対応
するライン率とビデオライン数から導出され、アナログ
ビデオ信号の標本化が、矩形ウインドウに限定され、矩
形ウインドウが、該最適ビデオ利得因子で該ビデオ信号
をデジタル化する段階と、所定の差よりも小さい該対応
するデジタル極値からの差によりせいぜい所定数のデジ
タル画像信号値を各々有する先頭及び最終ビデオライン
を該ウインドウから削除する段階と、所定差よりも大き
な該対応するデジタル極値からの差をすべて有する各ビ
デオラインにおける先頭及び最終標本の最小値を該ウイ
ンドウから削除する段階とを具備する方法によって決定
される上記２２に記載の方法。
【００７７】２４．ビデオフレームグラバーにおいて最
適標本化周波数を決定する方法において、高速過渡を有
するビデオ信号を発生する段階と、画像信号をデジタル
化するために、標本化クロック信号の所定の周波数にお
いて該ビデオ信号を標本する段階と、該デジタル画像信
号内で該高速過渡をつき止める段階と、該過渡の位置か
ら少なくとも一つの候補標本化周波数を導出する段階と
を具備する方法。
適標本化周波数を決定する方法において、高速過渡を有
するビデオ信号を発生する段階と、画像信号をデジタル
化するために、標本化クロック信号の所定の周波数にお
いて該ビデオ信号を標本する段階と、該デジタル画像信
号内で該高速過渡をつき止める段階と、該過渡の位置か
ら少なくとも一つの候補標本化周波数を導出する段階と
を具備する方法。
【００７８】２５．該所定周波数が、該ビデオ信号にお
けるライン周期とビデオライン数から導出され、該ビデ
オ信号が、該ビデオ信号に対応する同期信号に関して標
本化クロック信号の複数の異なる時間遅延で標本され、
そして合成デジタル画像信号は、より高い周波数におい
て事実上標本されたデジタル画像と組み合わされる上記
２４に記載の方法。
けるライン周期とビデオライン数から導出され、該ビデ
オ信号が、該ビデオ信号に対応する同期信号に関して標
本化クロック信号の複数の異なる時間遅延で標本され、
そして合成デジタル画像信号は、より高い周波数におい
て事実上標本されたデジタル画像と組み合わされる上記
２４に記載の方法。
【００７９】２６．該過渡位置が、該事実上標本された
デジタル画像内から過渡形式の推定値によって見いださ
れ、各候補標本化周波数が、（ａ）標本化周波数を設定
する段階と、（ｂ）該標本化周波数に対してスコアを計
算する段階と、（ｃ）該候補周波数に近い標本化周波数
の限定セットに対して段階（ａ）と（ｂ）を繰り返す段
階と、（ｄ）最良スコアを有する周波数を選択する段階
とを具備する方法によって最適化される上記２５に記載
の方法。
デジタル画像内から過渡形式の推定値によって見いださ
れ、各候補標本化周波数が、（ａ）標本化周波数を設定
する段階と、（ｂ）該標本化周波数に対してスコアを計
算する段階と、（ｃ）該候補周波数に近い標本化周波数
の限定セットに対して段階（ａ）と（ｂ）を繰り返す段
階と、（ｄ）最良スコアを有する周波数を選択する段階
とを具備する方法によって最適化される上記２５に記載
の方法。
【００８０】２７．ビデオ信号に対応する同期信号に関
して標本化クロックの最適標本化遅延をビデオフレーム
グラバーにおいて決定する方法において、（ａ）高速過
渡を有するビデオ信号を発生する段階と、（ｂ）該同期
信号に関して該標本化クロックの標本化遅延を設定する
段階と、（ｃ）デジタル画像信号への該標本化クロック
の所定の周波数において該ビデオ信号を標本する段階
と、（ｄ）該デジタル画像信号からグレースコアを計算
する段階と、（ｅ）少なくとも２つの異なる標本化遅延
設定に対して段階（ｂ）〜（ｄ）を繰り返す段階と、
（ｆ）最良グレースコアに対応するものを最適標本化遅
延として選択する段階とを具備する方法。
して標本化クロックの最適標本化遅延をビデオフレーム
グラバーにおいて決定する方法において、（ａ）高速過
渡を有するビデオ信号を発生する段階と、（ｂ）該同期
信号に関して該標本化クロックの標本化遅延を設定する
段階と、（ｃ）デジタル画像信号への該標本化クロック
の所定の周波数において該ビデオ信号を標本する段階
と、（ｄ）該デジタル画像信号からグレースコアを計算
する段階と、（ｅ）少なくとも２つの異なる標本化遅延
設定に対して段階（ｂ）〜（ｄ）を繰り返す段階と、
（ｆ）最良グレースコアに対応するものを最適標本化遅
延として選択する段階とを具備する方法。
【００８１】２８．特定標本化遅延設定のためのグレー
スコアの第２セットを、該特定標本化遅延設定に最も近
い標本化遅延設定に対応するグレースコアの重み付き総
和として計算する段階をさらに具備する上記２７に記載
の方法。
スコアの第２セットを、該特定標本化遅延設定に最も近
い標本化遅延設定に対応するグレースコアの重み付き総
和として計算する段階をさらに具備する上記２７に記載
の方法。
【００８２】２９．各ビデオライン内の標本化クロック
信号をトリガーするために、ビデオ信号に対応する時間
遅延同期信号を発生するための最適時間遅延をビデオフ
レームグラバーにおいて決定する方法において、（ａ）
高速過渡を有するビデオ信号を発生する段階と、（ｂ）
該遅延同期信号を発生するために時間遅延を設定する段
階と、（ｃ）該同期信号に関して該標本化クロックのた
めの第１標本化遅延を設定する段階と、（ｄ）第１デジ
タル画像信号に対して標本化クロック信号の該所定周波
数において該ビデオ信号を標本する段階と、（ｅ）該同
期信号に関して該標本化クロックのための第２標本化遅
延を設定する段階と、（ｆ）第２デジタル画像信号に対
して標本化クロック信号の所定周波数において該ビデオ
信号を標本する段階と、（ｇ）該第１及び第２デジタル
画像信号の間の第１差分スコアを計算する段階と、
（ｈ）一つの標本によってオフセットされた、該第１デ
ジタル画像信号と該第２デジタル画像信号の間の第２差
分スコアを計算する段階と、（ｉ）少なくとも２つの最
初の標本化遅延設定に対して段階（ｃ）〜（ｈ）を繰り
返す段階と、（ｊ）標本オフセットを指示する第１及び
第２差分スコアに対応する第１標本化遅延設定を臨界第
１標本化遅延設定として設定する段階と、（ｋ）臨界第
１標本化遅延設定が、アナログ信号がデジタル化される
標本化遅延設定とは最も異なる如く、時間遅延を選択す
る段階とを具備する方法。
信号をトリガーするために、ビデオ信号に対応する時間
遅延同期信号を発生するための最適時間遅延をビデオフ
レームグラバーにおいて決定する方法において、（ａ）
高速過渡を有するビデオ信号を発生する段階と、（ｂ）
該遅延同期信号を発生するために時間遅延を設定する段
階と、（ｃ）該同期信号に関して該標本化クロックのた
めの第１標本化遅延を設定する段階と、（ｄ）第１デジ
タル画像信号に対して標本化クロック信号の該所定周波
数において該ビデオ信号を標本する段階と、（ｅ）該同
期信号に関して該標本化クロックのための第２標本化遅
延を設定する段階と、（ｆ）第２デジタル画像信号に対
して標本化クロック信号の所定周波数において該ビデオ
信号を標本する段階と、（ｇ）該第１及び第２デジタル
画像信号の間の第１差分スコアを計算する段階と、
（ｈ）一つの標本によってオフセットされた、該第１デ
ジタル画像信号と該第２デジタル画像信号の間の第２差
分スコアを計算する段階と、（ｉ）少なくとも２つの最
初の標本化遅延設定に対して段階（ｃ）〜（ｈ）を繰り
返す段階と、（ｊ）標本オフセットを指示する第１及び
第２差分スコアに対応する第１標本化遅延設定を臨界第
１標本化遅延設定として設定する段階と、（ｋ）臨界第
１標本化遅延設定が、アナログ信号がデジタル化される
標本化遅延設定とは最も異なる如く、時間遅延を選択す
る段階とを具備する方法。
【図１】ＨＳＹＮＣ、ＶＳＹＮＣ及びＣＳＹＮＣ信号に
おける複合アナログビデオ信号及びタイミングの波形を
示す。
おける複合アナログビデオ信号及びタイミングの波形を
示す。
【図２】本発明によりビデオフレームグラバーシステム
のブロック図を示す。
のブロック図を示す。
【図３】標本化クロック発生器の詳細を示す。
【図４】種々の利得設定においてアナログ複合ビデオ信
号を示す。
号を示す。
【図５】標本化の番号付けにおける同期遅延の影響を示
す。
す。
３０ ビデオ利得回路 ３３ アナログビデオデジタイザー ３５ デジタルメモリユニット ３６ 外部同期利得回路 ３８ 比較器回路 ４３ 同期信号デジタイザー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パウル・ウオウタース ベルギー・ビー2640モルトセル・セプテス トラート27・アグフア−ゲヴエルト・ナー ムローゼ・フエンノートシヤツプ内 (72)発明者 パウル・カンタース ベルギー・ビー2640モルトセル・セプテス トラート27・アグフア−ゲヴエルト・ナー ムローゼ・フエンノートシヤツプ内 (72)発明者 ヘルマン・バン・ゴウベルゲン ベルギー・ビー2640モルトセル・セプテス トラート27・アグフア−ゲヴエルト・ナー ムローゼ・フエンノートシヤツプ内 (72)発明者 ゲールト・デベールスト ベルギー・ビー2640モルトセル・セプテス トラート27・アグフア−ゲヴエルト・ナー ムローゼ・フエンノートシヤツプ内
Claims (7)
- 【請求項１】 純アナログビデオ信号と同期信号から成
るビデオ信号からデジタル画像信号を獲得するためのビ
デオフレームグラバーシステムにおいて、該純アナログ
ビデオ信号をデジタル画像信号にデジタル化するための
アナログビデオデジタイザー手段と、該同期信号をデジ
タル同期信号にデジタル化するための同期信号デジタイ
ザー手段とを具備するビデオフレームグラバーシステ
ム。 - 【請求項２】 ビデオ信号の同期信号をデジタル化する
ための同期信号デジタイザー手段を具備するシステムに
おいて、同期信号のレベルを標本のデジタルシーケンス
にデジタル化する段階と、該シーケンスを幾つかのサブ
シーケンスに分割し、ほぼ同一レベルに対応する標本を
分類する段階と、該サブシーケンスの長さとほぼ同一長
のサブシーケンスの間の距離を分析する段階と、そのよ
うな分析から該ビデオ信号に対応するビデオタイミング
を導出する段階とを具備する方法。 - 【請求項３】 ビデオ信号に対応する同期信号のレベル
の増幅又は低減のための可変同期利得手段と、増幅又は
低減された同期信号をデジタル化するための同期信号デ
ジタイザー手段とを具備するシステムにおいて、（ａ）
該同期利得手段において同期利得因子を実装する段階
と、（ｂ）少なくとも２つの異なるデジタルレベルＡと
Ｂを有するデジタル標本に該増幅又は低減された同期信
号をデジタル化する段階と、（ｃ）少なくとも一つの該
デジタルレベルに対して標本数を計数する段階と、
（ｄ）少なくとも２つの異なる同期利得因子に対して段
階（ａ）〜（ｃ）を繰り返す段階と、（ｅ）最大同期利
得設定に対応する標本カウントとか少なくとも規定差異
なる対応する標本カウントを有する最大利得設定を選択
する段階とを具備する、該可変同期利得手段内の最適同
期利得因子の決定のための方法。 - 【請求項４】 ビデオ利得因子による増幅又は低減によ
り該ビデオ信号をリサイズするためのビデオ利得手段を
具備するビデオ信号をデジタル化するためのシステムに
おいて、（ａ）アナログビデオ信号レベルの使用範囲を
覆うビデオ信号を発生する段階と、（ｂ）該ビデオ利得
手段においてビデオ利得因子を設定する段階と、（ｃ）
該リサイズされたビデオ信号をデジタル画像信号にデジ
タル化する段階と、（ｄ）該デジタル画像信号のデジタ
ル極値−最大又は最小−を検出する段階と、（ｅ）少な
くとも２つの異なるビデオ利得因子設定に対して段階
（ｂ）〜（ｄ）を繰り返す段階と、（ｆ）該デジタル画
像信号に対するデジタル値の可能範囲内に位置するデジ
タル極値に対応する最大ビデオ利得因子以上の最適ビデ
オ利得因子を選択する段階とを具備する最適ビデオ利得
因子の決定のための方法。 - 【請求項５】 ビデオフレームグラバーにおいて最適標
本化周波数を決定する方法において、高速過渡を有する
ビデオ信号を発生する段階と、画像信号をデジタル化す
るために、標本化クロック信号の所定の周波数において
該ビデオ信号を標本する段階と、該デジタル画像信号内
で該高速過渡をつき止める段階と、該過渡の位置から少
なくとも一つの候補標本化周波数を導出する段階とを具
備する方法。 - 【請求項６】 ビデオ信号に対応する同期信号に関して
標本化クロックの最適標本化遅延をビデオフレームグラ
バーにおいて決定する方法において、（ａ）高速過渡を
有するビデオ信号を発生する段階と、（ｂ）該同期信号
に関して該標本化クロックの標本化遅延を設定する段階
と、（ｃ）デジタル画像信号への該標本化クロックの所
定の周波数において該ビデオ信号を標本する段階と、
（ｄ）該デジタル画像信号からグレースコアを計算する
段階と、（ｅ）少なくとも２つの異なる標本化遅延設定
に対して段階（ｂ）〜（ｄ）を繰り返す段階と、（ｆ）
最良グレースコアに対応するものを最適標本化遅延とし
て選択する段階とを具備する方法。 - 【請求項７】 各ビデオライン内の標本化クロック信号
をトリガーするために、ビデオ信号に対応する時間遅延
同期信号を発生するための最適時間遅延をビデオフレー
ムグラバーにおいて決定する方法において、（ａ）高速
過渡を有するビデオ信号を発生する段階と、（ｂ）該遅
延同期信号を発生するために時間遅延を設定する段階
と、（ｃ）該同期信号に関して該標本化クロックのため
の第１標本化遅延を設定する段階と、（ｄ）第１デジタ
ル画像信号に対して標本化クロック信号の該所定周波数
において該ビデオ信号を標本する段階と、（ｅ）該同期
信号に関して該標本化クロックのための第２標本化遅延
を設定する段階と、（ｆ）第２デジタル画像信号に対し
て標本化クロック信号の所定周波数において該ビデオ信
号を標本する段階と、（ｇ）該第１及び第２デジタル画
像信号の間の第１差分スコアを計算する段階と、（ｈ）
一つの標本によってオフセットされた、該第１デジタル
画像信号と該第２デジタル画像信号の間の第２差分スコ
アを計算する段階と、（ｉ）少なくとも２つの最初の標
本化遅延設定に対して段階（ｃ）〜（ｈ）を繰り返す段
階と、（ｊ）標本オフセットを指示する第１及び第２差
分スコアに対応する第１標本化遅延設定を臨界第１標本
化遅延設定として設定する段階と、（ｋ）臨界第１標本
化遅延設定が、アナログ信号がデジタル化される標本化
遅延設定とは最も異なる如く、時間遅延を選択する段階
とを具備する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/269,389 US5717469A (en) | 1994-06-30 | 1994-06-30 | Video frame grabber comprising analog video signals analysis system |
| US269389 | 1994-06-30 |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005259293A Division JP3927582B2 (ja) | 1994-06-30 | 2005-09-07 | 最適標本化周波数を決定する方法 |
| JP2005259304A Division JP3927583B2 (ja) | 1994-06-30 | 2005-09-07 | 最適標本遅延を決定する方法 |
| JP2005259286A Division JP3927581B2 (ja) | 1994-06-30 | 2005-09-07 | 最適同期利得因子を決定する方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08191402A true JPH08191402A (ja) | 1996-07-23 |
Family
ID=23027036
Family Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7179625A Withdrawn JPH08191402A (ja) | 1994-06-30 | 1995-06-23 | ビデオフレームグラバーシステム及び利得因子決定方法 |
| JP2005259293A Expired - Fee Related JP3927582B2 (ja) | 1994-06-30 | 2005-09-07 | 最適標本化周波数を決定する方法 |
| JP2005259304A Expired - Fee Related JP3927583B2 (ja) | 1994-06-30 | 2005-09-07 | 最適標本遅延を決定する方法 |
| JP2005259286A Expired - Fee Related JP3927581B2 (ja) | 1994-06-30 | 2005-09-07 | 最適同期利得因子を決定する方法 |
Family Applications After (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005259293A Expired - Fee Related JP3927582B2 (ja) | 1994-06-30 | 2005-09-07 | 最適標本化周波数を決定する方法 |
| JP2005259304A Expired - Fee Related JP3927583B2 (ja) | 1994-06-30 | 2005-09-07 | 最適標本遅延を決定する方法 |
| JP2005259286A Expired - Fee Related JP3927581B2 (ja) | 1994-06-30 | 2005-09-07 | 最適同期利得因子を決定する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (7) | US5717469A (ja) |
| EP (5) | EP1209905B1 (ja) |
| JP (4) | JPH08191402A (ja) |
| DE (4) | DE69534069T2 (ja) |
Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469741B2 (en) | 1993-07-26 | 2002-10-22 | Pixel Instruments Corp. | Apparatus and method for processing television signals |
| JP3823420B2 (ja) * | 1996-02-22 | 2006-09-20 | セイコーエプソン株式会社 | ドットクロック信号を調整するための方法及び装置 |
| US5841563A (en) * | 1996-08-21 | 1998-11-24 | Bell Communications Research, Inc. | Method and system for efficient optical transmission of NTSC video |
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-
1994
- 1994-06-30 US US08/269,389 patent/US5717469A/en not_active Expired - Fee Related
-
1995
- 1995-06-02 EP EP02100168A patent/EP1209905B1/en not_active Expired - Lifetime
- 1995-06-02 DE DE69534069T patent/DE69534069T2/de not_active Expired - Fee Related
- 1995-06-02 DE DE69533461T patent/DE69533461T2/de not_active Expired - Fee Related
- 1995-06-02 EP EP02100170A patent/EP1211889B1/en not_active Expired - Lifetime
- 1995-06-02 EP EP95201450A patent/EP0690611B1/en not_active Expired - Lifetime
- 1995-06-02 DE DE69533860T patent/DE69533860T2/de not_active Expired - Fee Related
- 1995-06-02 EP EP02100169A patent/EP1209906B1/en not_active Expired - Lifetime
- 1995-06-02 DE DE69526698T patent/DE69526698T2/de not_active Expired - Fee Related
- 1995-06-02 EP EP02100171A patent/EP1211890A3/en not_active Withdrawn
- 1995-06-23 JP JP7179625A patent/JPH08191402A/ja not_active Withdrawn
-
1997
- 1997-02-03 US US08/794,151 patent/US5835155A/en not_active Expired - Fee Related
- 1997-02-03 US US08/794,185 patent/US5764299A/en not_active Expired - Fee Related
- 1997-02-03 US US08/794,147 patent/US5767914A/en not_active Expired - Fee Related
- 1997-02-03 US US08/794,149 patent/US5771077A/en not_active Expired - Fee Related
- 1997-02-03 US US08/794,150 patent/US5777686A/en not_active Expired - Fee Related
- 1997-02-03 US US08/794,148 patent/US5771078A/en not_active Expired - Fee Related
-
2005
- 2005-09-07 JP JP2005259293A patent/JP3927582B2/ja not_active Expired - Fee Related
- 2005-09-07 JP JP2005259304A patent/JP3927583B2/ja not_active Expired - Fee Related
- 2005-09-07 JP JP2005259286A patent/JP3927581B2/ja not_active Expired - Fee Related
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041012 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050112 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050119 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050412 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050510 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050912 |