JPH08148500A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08148500A JPH08148500A JP31403194A JP31403194A JPH08148500A JP H08148500 A JPH08148500 A JP H08148500A JP 31403194 A JP31403194 A JP 31403194A JP 31403194 A JP31403194 A JP 31403194A JP H08148500 A JPH08148500 A JP H08148500A
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Abstract
(57)【要約】
【目的】 断線や短絡等のない信頼性の高いリフローＡ
ｌ合金配線を持つ半導体装置の製造方法を提供する。 【構成】 シリコン基板１１に層間絶縁膜１２を堆積
し、これにコンタクト孔１３を形成した後、Ｓｉ含有Ａ
ｌ合金膜１４を形成し、熱処理によりこれをリフローさ
せる。このときＡｌ合金膜１４内にＳｉ塊１５が形成さ
れる。その後、Ａｌ合金膜１６をＣｌ2 ／ＢＣｌ3 プラ
ズマを用いてエッチングした後、ＳＦ6 ＋ＣＨＦ3 ＋Ａ
ｒを用いたＳｉ異方性エッチングの条件で配線間のＳｉ
残渣１５′をエッチング除去する。
ｌ合金配線を持つ半導体装置の製造方法を提供する。 【構成】 シリコン基板１１に層間絶縁膜１２を堆積
し、これにコンタクト孔１３を形成した後、Ｓｉ含有Ａ
ｌ合金膜１４を形成し、熱処理によりこれをリフローさ
せる。このときＡｌ合金膜１４内にＳｉ塊１５が形成さ
れる。その後、Ａｌ合金膜１６をＣｌ2 ／ＢＣｌ3 プラ
ズマを用いてエッチングした後、ＳＦ6 ＋ＣＨＦ3 ＋Ａ
ｒを用いたＳｉ異方性エッチングの条件で配線間のＳｉ
残渣１５′をエッチング除去する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に係り、特にＡｌ合金膜を用いた配線の形成工程の改
良に関する。
法に係り、特にＡｌ合金膜を用いた配線の形成工程の改
良に関する。
【０００２】
【従来の技術】半導体装置の配線技術として、Ａｌ又は
Ａｌ合金膜を熱処理してリフローさせることにより、コ
ンタクト孔を埋め込む技術が知られている（特開平４−
３２００４号）。このリフローＡｌ技術においては、基
板を真空中で５００℃程度まで加熱するので、Ａｌ又は
Ａｌ合金膜のアロイスパイクによるＰＮ接合リーク増大
等の不良が問題になる。
Ａｌ合金膜を熱処理してリフローさせることにより、コ
ンタクト孔を埋め込む技術が知られている（特開平４−
３２００４号）。このリフローＡｌ技術においては、基
板を真空中で５００℃程度まで加熱するので、Ａｌ又は
Ａｌ合金膜のアロイスパイクによるＰＮ接合リーク増大
等の不良が問題になる。
【０００３】上述のような接合リークを防止するために
は、Ａｌ合金膜とＳｉの間に、ＴｉＮ等のバリアメタル
を介在させることが考えられる。これにより、ある程度
まで接合リーク増大を回避する事ができるが、それでも
十分ではない。もう一つの接合リーク防止策として、配
線材料としてＡｌＳｉやＡｌＳｉＣｕ等のＳｉ含有Ａｌ
合金膜を用いることが考えられる。
は、Ａｌ合金膜とＳｉの間に、ＴｉＮ等のバリアメタル
を介在させることが考えられる。これにより、ある程度
まで接合リーク増大を回避する事ができるが、それでも
十分ではない。もう一つの接合リーク防止策として、配
線材料としてＡｌＳｉやＡｌＳｉＣｕ等のＳｉ含有Ａｌ
合金膜を用いることが考えられる。
【０００４】しかし、Ｓｉ含有Ａｌ合金膜をリフローＡ
ｌ配線材料として用いると、高温熱処理工程でＳｉ塊
（ノジュール）が膜中にできる。そして配線パターンを
加工したときに、配線スペースにＳｉ塊が残渣として残
ると、配線間の電気的ショートの原因となる。
ｌ配線材料として用いると、高温熱処理工程でＳｉ塊
（ノジュール）が膜中にできる。そして配線パターンを
加工したときに、配線スペースにＳｉ塊が残渣として残
ると、配線間の電気的ショートの原因となる。
【０００５】上述したＳｉ含有Ａｌ合金膜を用いたとき
のＳｉ残渣の問題を解決するには、次のような方法があ
る。第１の方法は、配線パターンエッチングの工程でエ
ッチング時間を長くすることである。Ａｌ合金のドライ
エッチングには、Ｃｌを含むプラズマが用いられるが、
このドライエッチングではＳｉもエッチングされる。し
たがってエッチング時間を長くすることにより、配線間
のＳｉ残渣を除去することができる。第２の方法は、配
線パターンエッチング後に、別のエッチング工程でＳｉ
残渣をエッチング除去することである。
のＳｉ残渣の問題を解決するには、次のような方法があ
る。第１の方法は、配線パターンエッチングの工程でエ
ッチング時間を長くすることである。Ａｌ合金のドライ
エッチングには、Ｃｌを含むプラズマが用いられるが、
このドライエッチングではＳｉもエッチングされる。し
たがってエッチング時間を長くすることにより、配線間
のＳｉ残渣を除去することができる。第２の方法は、配
線パターンエッチング後に、別のエッチング工程でＳｉ
残渣をエッチング除去することである。
【０００６】
【発明が解決しようとする課題】上述の第１の方法で
は、非常に長い時間のオーバーエッチングを必要とす
る。例えば、Ｃｌ2 ／ＢＣｌ3 プラズマを用いた代表的
なＡｌ合金エッチングにおいては、Ｓｉがエッチングさ
れるとはいっても、そのエッチング速度はＡｌ合金の数
分の１である。このため、確実にＳｉ残渣を除去するに
は十分に長いエッチング時間をかける必要があり、そう
するとエッチングマスクとして使用するフォトレジスト
の膜減り量が多くなる。その結果、細い配線ではフォト
レジストが消失して断線を引き起こすおそれがある。
は、非常に長い時間のオーバーエッチングを必要とす
る。例えば、Ｃｌ2 ／ＢＣｌ3 プラズマを用いた代表的
なＡｌ合金エッチングにおいては、Ｓｉがエッチングさ
れるとはいっても、そのエッチング速度はＡｌ合金の数
分の１である。このため、確実にＳｉ残渣を除去するに
は十分に長いエッチング時間をかける必要があり、そう
するとエッチングマスクとして使用するフォトレジスト
の膜減り量が多くなる。その結果、細い配線ではフォト
レジストが消失して断線を引き起こすおそれがある。
【０００７】第２の方法としては、ウェットエッチング
や、ＣＦ4 ＋Ｏ2 を用いたプラズマエッチングが考えら
れる。しかしこれらは等方性エッチングであるため、Ａ
ｌ合金配線の側面に露出しているＳｉ塊もエッチングさ
れる。したがって例えば、配線中のＳｉ塊が配線幅より
も小さい場合には図４（ａ）のようなボイドが形成さ
れ、Ｓｉ塊が配線幅よりも大きい場合には同図（ｂ）の
ような配線を貫通するボイドが形成されてしまう。これ
らは配線抵抗の増大、配線の断線等の信頼性低下の原因
となる。
や、ＣＦ4 ＋Ｏ2 を用いたプラズマエッチングが考えら
れる。しかしこれらは等方性エッチングであるため、Ａ
ｌ合金配線の側面に露出しているＳｉ塊もエッチングさ
れる。したがって例えば、配線中のＳｉ塊が配線幅より
も小さい場合には図４（ａ）のようなボイドが形成さ
れ、Ｓｉ塊が配線幅よりも大きい場合には同図（ｂ）の
ような配線を貫通するボイドが形成されてしまう。これ
らは配線抵抗の増大、配線の断線等の信頼性低下の原因
となる。
【０００８】この発明は上記した事情を考慮してなされ
たもので、断線や短絡等のない信頼性の高いリフローＡ
ｌ合金配線を持つ半導体装置の製造方法を提供すること
を目的としている。
たもので、断線や短絡等のない信頼性の高いリフローＡ
ｌ合金配線を持つ半導体装置の製造方法を提供すること
を目的としている。
【０００９】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、半導体基板に層間絶縁膜を介してＳｉ
含有Ａｌ合金を主体とする合金膜を形成する工程と、前
記合金膜を熱処理してリフローさせる工程と、前記合金
膜を選択エッチングして配線パターンを形成した後、フ
ッ素系ガスを主体とするガスプラズマによるＳｉの異方
性エッチングを行う工程とを有することを特徴としてい
る。
置の製造方法は、半導体基板に層間絶縁膜を介してＳｉ
含有Ａｌ合金を主体とする合金膜を形成する工程と、前
記合金膜を熱処理してリフローさせる工程と、前記合金
膜を選択エッチングして配線パターンを形成した後、フ
ッ素系ガスを主体とするガスプラズマによるＳｉの異方
性エッチングを行う工程とを有することを特徴としてい
る。
【００１０】
【作用】この発明よると、Ｓｉ含有Ａｌ合金膜を配線材
料としてリフローＡｌ合金配線を形成する場合に、Ｃｌ
系ガスを用いたＡｌ合金膜エッチングに続いて、フッ素
系ガスを主体とするガスプラズマによるＳｉの異方性エ
ッチングを行うことより、Ｓｉ残渣を除去する。したが
って、Ａｌ合金膜のオーバーエッチングによる断線等を
もたらすことなく、配線間のＳｉ残渣を除いて、配線短
絡を防止することができる。しかも、異方性エッチング
を利用するので、Ａｌ合金配線中のＳｉ塊がエッチング
されてボイドが形成されることはない。
料としてリフローＡｌ合金配線を形成する場合に、Ｃｌ
系ガスを用いたＡｌ合金膜エッチングに続いて、フッ素
系ガスを主体とするガスプラズマによるＳｉの異方性エ
ッチングを行うことより、Ｓｉ残渣を除去する。したが
って、Ａｌ合金膜のオーバーエッチングによる断線等を
もたらすことなく、配線間のＳｉ残渣を除いて、配線短
絡を防止することができる。しかも、異方性エッチング
を利用するので、Ａｌ合金配線中のＳｉ塊がエッチング
されてボイドが形成されることはない。
【００１１】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１及び図２は、この発明の一実施例による
配線形成工程を示す。図１（ａ）に示すように、所望の
素子が形成されたシリコン基板１１に、ＣＶＤ法によっ
てＢＰＳＧ膜等の層間絶縁膜１２を堆積し、これに通常
のリソグラフィとドライエッチングによりコンタクト孔
１３を形成する。
説明する。図１及び図２は、この発明の一実施例による
配線形成工程を示す。図１（ａ）に示すように、所望の
素子が形成されたシリコン基板１１に、ＣＶＤ法によっ
てＢＰＳＧ膜等の層間絶縁膜１２を堆積し、これに通常
のリソグラフィとドライエッチングによりコンタクト孔
１３を形成する。
【００１２】次に、図１（ｂ）に示すように、Ｓｉ含有
Ａｌ合金膜１４をスパッタにより形成する。具体的にこ
のＳｉ含有Ａｌ合金膜１４は、ＡｉＳｉ，ＡｌＳｉＣ
ｕ，ＡｌＳｉＧｅのうちから選ばれた１種である。なお
このＡｌ合金膜形成の前に、ＴｉＮ，ＴｉＯＮ，ＷＳｉ
2 ，ＭｏＳｉ2 等のバリアメタル形成工程を入れること
ができる。
Ａｌ合金膜１４をスパッタにより形成する。具体的にこ
のＳｉ含有Ａｌ合金膜１４は、ＡｉＳｉ，ＡｌＳｉＣ
ｕ，ＡｌＳｉＧｅのうちから選ばれた１種である。なお
このＡｌ合金膜形成の前に、ＴｉＮ，ＴｉＯＮ，ＷＳｉ
2 ，ＭｏＳｉ2 等のバリアメタル形成工程を入れること
ができる。
【００１３】次に、スパッタ装置の真空を破ることな
く、引き続き４５０〜５５０℃で熱処理してＡｌ合金膜
１４をリフローさせる。このとき、図１（ｃ）に示すよ
うに、Ａｌ合金膜１４中にＳｉ塊１５が形成される。
く、引き続き４５０〜５５０℃で熱処理してＡｌ合金膜
１４をリフローさせる。このとき、図１（ｃ）に示すよ
うに、Ａｌ合金膜１４中にＳｉ塊１５が形成される。
【００１４】その後、通常のリソグラフィ工程により、
図２（ａ）に示すようにフォトレジストパターン１６を
形成し、塩素系ガス、例えば、Ｃｌ2 ＋ＢＣｌ3 を用い
たドライエッチングによりＡｌ合金膜１４を選択エッチ
ングする。このとき、Ｓｉのエッチング速度はＡｌ合金
のそれに比べて小さく、Ａｌ合金膜１４が完全にエッチ
ングされた後も、図示のようにＳｉ塊１５がエッチング
されずにＳｉ残渣１５′として残る。
図２（ａ）に示すようにフォトレジストパターン１６を
形成し、塩素系ガス、例えば、Ｃｌ2 ＋ＢＣｌ3 を用い
たドライエッチングによりＡｌ合金膜１４を選択エッチ
ングする。このとき、Ｓｉのエッチング速度はＡｌ合金
のそれに比べて小さく、Ａｌ合金膜１４が完全にエッチ
ングされた後も、図示のようにＳｉ塊１５がエッチング
されずにＳｉ残渣１５′として残る。
【００１５】次に、フッ素系ガスを主体とする異方性プ
ラズマエッチングにより、図２（ｂ）に示すように、配
線間に残るＳｉ残渣１５′をエッチング除去する。具体
的にこの実施例では、ＳＦ6 ＋ＣＨＦ3 ＋Ａｒを用い
て、１０ｍＴｏｒｒ以下の低圧でＳｉエッチングを行
う。これによりボイドを形成することなく、配線間のＳ
ｉ残渣１５′を除去することができる。最後に、図２
（ｃ）に示すように、Ｏ2 ＋ＣＨＦ3 のプラズマアッシ
ングによりレジストパターン１６を除去し、有機溶剤に
よる洗浄を行って配線工程を終了する。
ラズマエッチングにより、図２（ｂ）に示すように、配
線間に残るＳｉ残渣１５′をエッチング除去する。具体
的にこの実施例では、ＳＦ6 ＋ＣＨＦ3 ＋Ａｒを用い
て、１０ｍＴｏｒｒ以下の低圧でＳｉエッチングを行
う。これによりボイドを形成することなく、配線間のＳ
ｉ残渣１５′を除去することができる。最後に、図２
（ｃ）に示すように、Ｏ2 ＋ＣＨＦ3 のプラズマアッシ
ングによりレジストパターン１６を除去し、有機溶剤に
よる洗浄を行って配線工程を終了する。
【００１６】この実施例において、フッ素系ガスを主体
とするプラズマでＳｉエッチングを行う工程では、ＣＨ
Ｆ3 ガスを添加していることが、エッチングの異方性を
出す上で大きな意味を持っている。エッチングガスにＣ
ＨＦ3 を添加すると、配線パターン側壁にＣＦ系ポリマ
ーを形成し易く、これが保護膜となってエッチングの異
方性が確保されるのである。一般式で表せば、Ｃx Ｈy
Ｆz を添加することが有効である。
とするプラズマでＳｉエッチングを行う工程では、ＣＨ
Ｆ3 ガスを添加していることが、エッチングの異方性を
出す上で大きな意味を持っている。エッチングガスにＣ
ＨＦ3 を添加すると、配線パターン側壁にＣＦ系ポリマ
ーを形成し易く、これが保護膜となってエッチングの異
方性が確保されるのである。一般式で表せば、Ｃx Ｈy
Ｆz を添加することが有効である。
【００１７】更にこの実施例において、Ｓｉのプラズマ
エッチングを１０ｍＴｏｒｒ以下という低圧で行ってい
ることも、エッチングの異方性を出す上で意味を持つ。
実験によれば、７５ｍＴｏｒｒを下回らない圧力領域で
は、同じガスを用いてもＳｉエッチングの異方性は不十
分である。異方性が不十分であれば、先に従来技術で述
べたように、Ａｌ合金膜中にＳｉ塊がエッチングされ
て、ボイドが形成されるといった不都合が生じる。
エッチングを１０ｍＴｏｒｒ以下という低圧で行ってい
ることも、エッチングの異方性を出す上で意味を持つ。
実験によれば、７５ｍＴｏｒｒを下回らない圧力領域で
は、同じガスを用いてもＳｉエッチングの異方性は不十
分である。異方性が不十分であれば、先に従来技術で述
べたように、Ａｌ合金膜中にＳｉ塊がエッチングされ
て、ボイドが形成されるといった不都合が生じる。
【００１８】なお実施例のＡｌ合金膜エッチング及び引
き続くＳｉエッチングには、例えば図３に示すような誘
導結合プラズマ方式のエッチング装置が用いられる。ウ
ェハ３２を搭載した下部電極３１には、１３．５６ＭＨ
ｚの高周波電力が印加され、上部セラミックプレート３
３の外に配置されたコイル３４にも、１３．５６ＭＨｚ
の高周波電力が供給される。導入するエッチングガスを
切替え、内部ガス圧力を調整することで、ウェハを一旦
取り出すことなく、Ａｌ合金膜のエッチングとＳｉのエ
ッチングを連続的に行うことができる。
き続くＳｉエッチングには、例えば図３に示すような誘
導結合プラズマ方式のエッチング装置が用いられる。ウ
ェハ３２を搭載した下部電極３１には、１３．５６ＭＨ
ｚの高周波電力が印加され、上部セラミックプレート３
３の外に配置されたコイル３４にも、１３．５６ＭＨｚ
の高周波電力が供給される。導入するエッチングガスを
切替え、内部ガス圧力を調整することで、ウェハを一旦
取り出すことなく、Ａｌ合金膜のエッチングとＳｉのエ
ッチングを連続的に行うことができる。
【００１９】上記実施例において、ＣｌやＢｒを含まな
いフッ素系ガスによりＳｉ残渣のエッチングを行う場
合、Ａｌ合金膜表面には不揮発性のＡｌＦ3 が形成さ
れ、これがＡｌ合金膜のエッチングの進行を抑えるとい
う効果がある。したがって、このＳｉ残渣を除去するエ
ッチングを長時間行っても、Ａｌ合金配線の形状がサイ
ドエッチング等により劣化することはない。また仮に、
このエッチング工程でフォトレジストがなくなって、Ａ
ｌ合金配線がプラズマに晒されても、同様の理由で配線
が断線するといった事態は防止される。
いフッ素系ガスによりＳｉ残渣のエッチングを行う場
合、Ａｌ合金膜表面には不揮発性のＡｌＦ3 が形成さ
れ、これがＡｌ合金膜のエッチングの進行を抑えるとい
う効果がある。したがって、このＳｉ残渣を除去するエ
ッチングを長時間行っても、Ａｌ合金配線の形状がサイ
ドエッチング等により劣化することはない。また仮に、
このエッチング工程でフォトレジストがなくなって、Ａ
ｌ合金配線がプラズマに晒されても、同様の理由で配線
が断線するといった事態は防止される。
【００２０】なお実施例において、Ｓｉの異方性ドライ
エッチングにＳＦ6 を主体とするガスを用いたが、この
他に、ＮＦ3 ，ＣＦ4 等を用いることができる。更にこ
のエッチングガスに添加する不活性ガスとして、Ａｒの
他、Ｎ2,Ｈｅ等を用いることができる。更にまた、実施
例ではＳｉ含有Ａｌ合金膜一層の配線としたが、これと
ＭｏＳｉ2 ，ＷＳｉ2 等の高融点金属シリサイドの積層
構造とした場合にもこの発明は有効である。
エッチングにＳＦ6 を主体とするガスを用いたが、この
他に、ＮＦ3 ，ＣＦ4 等を用いることができる。更にこ
のエッチングガスに添加する不活性ガスとして、Ａｒの
他、Ｎ2,Ｈｅ等を用いることができる。更にまた、実施
例ではＳｉ含有Ａｌ合金膜一層の配線としたが、これと
ＭｏＳｉ2 ，ＷＳｉ2 等の高融点金属シリサイドの積層
構造とした場合にもこの発明は有効である。
【００２１】次に、図３に示したプラズマエッチング装
置を用いて、種々の条件でＳｉ含有Ａｌ合金膜をエッチ
ングした実験データにより、この発明の有効性を明らか
にする。実験では、ＬＯＣＯＳ酸化膜、ゲート酸化膜、
及び層間絶縁膜が形成されたウェハに、下記構造のＡｌ
合金膜を成膜し、図３の装置で配線膜エッチングを行
い、配線間の電気的ショートの有無、配線歩留まりのチ
ェックを行った。
置を用いて、種々の条件でＳｉ含有Ａｌ合金膜をエッチ
ングした実験データにより、この発明の有効性を明らか
にする。実験では、ＬＯＣＯＳ酸化膜、ゲート酸化膜、
及び層間絶縁膜が形成されたウェハに、下記構造のＡｌ
合金膜を成膜し、図３の装置で配線膜エッチングを行
い、配線間の電気的ショートの有無、配線歩留まりのチ
ェックを行った。
【００２２】・配線構造…ＴｉＮ／ＡｌＳｉＣｕ／Ｔ
ｉＯＮ＝４０／４００／１００［ｎｍ］。リフロー処理
なし。 ・配線構造…ＴｉＮ／リフローＡｌＳｉＣｕ／ＴｉＯ
Ｎ＝４０／４００／１００［ｎｍ］。リフロー温度４９
０℃。
ｉＯＮ＝４０／４００／１００［ｎｍ］。リフロー処理
なし。 ・配線構造…ＴｉＮ／リフローＡｌＳｉＣｕ／ＴｉＯ
Ｎ＝４０／４００／１００［ｎｍ］。リフロー温度４９
０℃。
【００２３】配線エッチング条件は、次の通りである。 ・メインエッチング…１５ｍＴｏｒｒ、コイルＲＦパワ
ー＝３５０Ｗ、下部電極ＲＦパワー＝１７５Ｗ、ガス流
量：Ｃｌ2 ／ＢＣｌ3 ＝４０／２０［ＳＣＣＭ］。 ・ＴｉＯＮエッチング…１０ｍＴｏｒｒ、コイルＲＦパ
ワー＝３４０Ｗ、下部電極ＲＦパワー＝１２０Ｗ、ガス
流量：Ｃｌ2 ／ＢＣｌ3 ＝３０／３０［ＳＣＣＭ］。 ・オーバーエッチング…オーバーエッチング時間は、メ
インエッチング時間とＴｉＯＮエッチング時間の和に対
して、６０〜９０％の範囲で設定した。
ー＝３５０Ｗ、下部電極ＲＦパワー＝１７５Ｗ、ガス流
量：Ｃｌ2 ／ＢＣｌ3 ＝４０／２０［ＳＣＣＭ］。 ・ＴｉＯＮエッチング…１０ｍＴｏｒｒ、コイルＲＦパ
ワー＝３４０Ｗ、下部電極ＲＦパワー＝１２０Ｗ、ガス
流量：Ｃｌ2 ／ＢＣｌ3 ＝３０／３０［ＳＣＣＭ］。 ・オーバーエッチング…オーバーエッチング時間は、メ
インエッチング時間とＴｉＯＮエッチング時間の和に対
して、６０〜９０％の範囲で設定した。
【００２４】配線エッチングに続くＳｉ残渣エッチング
の条件は、１０ｍＴｏｒｒ、コイルＲＦパワー＝２００
Ｗ、下部電極ＲＦパワー＝６０Ｗ、ガス流量：ＳＦ6 ／
ＣＨＦ3 ／Ａｒ＝２８／１０／１０［ＳＣＣＭ］であ
る。なおこの条件では、ｎ+ 型ポリシリコンをエッチン
グしたとき、５０４ｎｍ／ｍｉｎのエッチング速度が得
られる。また、ｎ+ 型ポリシリコンを４０ｓｅｃエッチ
ングしたとき、膜厚方向のエッチング速度と横方向のエ
ッチング速度の比は、７：３であり、ほぼ異方性エッチ
ングとなる。
の条件は、１０ｍＴｏｒｒ、コイルＲＦパワー＝２００
Ｗ、下部電極ＲＦパワー＝６０Ｗ、ガス流量：ＳＦ6 ／
ＣＨＦ3 ／Ａｒ＝２８／１０／１０［ＳＣＣＭ］であ
る。なおこの条件では、ｎ+ 型ポリシリコンをエッチン
グしたとき、５０４ｎｍ／ｍｉｎのエッチング速度が得
られる。また、ｎ+ 型ポリシリコンを４０ｓｅｃエッチ
ングしたとき、膜厚方向のエッチング速度と横方向のエ
ッチング速度の比は、７：３であり、ほぼ異方性エッチ
ングとなる。
【００２５】以上の条件で配線エッチングを行って、配
線間スペース０．５μm と０．６μm のパターンについ
て、歩留まりを求めた結果を、表１にまとめて示した。
線間スペース０．５μm と０．６μm のパターンについ
て、歩留まりを求めた結果を、表１にまとめて示した。
【００２６】
【表１】
【００２７】なお表１において、オーバーエッチ率
（％）とは、エッチング時間をａ、Ｓｉ塊が存在しない
Ａｌ合金膜のエッチングに要する時間をｂとして、 ｛（ａ／ｂ）−１｝×１００ をいう。また、（Ａ）はＳｉ残渣エッチング無し、
（Ｂ）はＳｉ残渣エッチング１５ｓｅｃ、（Ｃ）はＳｉ
残渣エッチング３０ｓｅｃの場合をそれぞれ示す。
（％）とは、エッチング時間をａ、Ｓｉ塊が存在しない
Ａｌ合金膜のエッチングに要する時間をｂとして、 ｛（ａ／ｂ）−１｝×１００ をいう。また、（Ａ）はＳｉ残渣エッチング無し、
（Ｂ）はＳｉ残渣エッチング１５ｓｅｃ、（Ｃ）はＳｉ
残渣エッチング３０ｓｅｃの場合をそれぞれ示す。
【００２８】表１から、オーバーエッチ率が低いと、Ｓ
ｉ残渣エッチングを行わない場合には、リフローＡｌ合
金膜を用いた配線構造の歩留まりは低く、例えば配線
間スペース０．５μm の場合で５４％（配線構造
（Ａ））である。これに対して、Ｓｉ残渣エッチング工
程を付加することより、配線構造（Ｂ）で８７％、配
線構造（Ｃ）で１００％と、リフローを行わない配線
構造（Ａ）よりも高い歩留まりが得られている。配線
間スペース０．６μm の場合にも同様に、Ｓｉ残渣エッ
チング工程を入れることにより、低いオーバーエッチ率
でも高い歩留まりが得られている。
ｉ残渣エッチングを行わない場合には、リフローＡｌ合
金膜を用いた配線構造の歩留まりは低く、例えば配線
間スペース０．５μm の場合で５４％（配線構造
（Ａ））である。これに対して、Ｓｉ残渣エッチング工
程を付加することより、配線構造（Ｂ）で８７％、配
線構造（Ｃ）で１００％と、リフローを行わない配線
構造（Ａ）よりも高い歩留まりが得られている。配線
間スペース０．６μm の場合にも同様に、Ｓｉ残渣エッ
チング工程を入れることにより、低いオーバーエッチ率
でも高い歩留まりが得られている。
【００２９】実験に使用したＳｉ残渣エッチング条件の
ｎ+ ポリシリコンの膜厚方向エッチング速度と横方向エ
ッチング速度の比は前述のように、７：３であるから、
３０ｓｅｃのＳｉ残渣エッチングを行ったときのＳｉ残
渣の横方向エッチング量は、これがｎ+ ポリシリコンで
あるとしても、高々０．１１μm である。実際にはＳｉ
残渣には不純物がドープされていないから、サイドエッ
チングはより小さい。
ｎ+ ポリシリコンの膜厚方向エッチング速度と横方向エ
ッチング速度の比は前述のように、７：３であるから、
３０ｓｅｃのＳｉ残渣エッチングを行ったときのＳｉ残
渣の横方向エッチング量は、これがｎ+ ポリシリコンで
あるとしても、高々０．１１μm である。実際にはＳｉ
残渣には不純物がドープされていないから、サイドエッ
チングはより小さい。
【００３０】Ｓｉ残渣エッチングについて、参考まで
に、図３のエッチング装置を用いてＳＦ6 ガスを主体と
するエッチングガスでｎ+ 型ポリシリコンをエッチング
したときのエッチング速度を測定したデータを、表２に
示す。ガス流量単位はＳＣＣＭ、エッチング速度単位は
ｎｍ／ｍｉｎである。また共通条件として、圧力１０ｍ
Ｔｏｒｒ、コイルＲＦパワー＝２００Ｗ、下部電極ＲＦ
パワー＝６０Ｗとした。
に、図３のエッチング装置を用いてＳＦ6 ガスを主体と
するエッチングガスでｎ+ 型ポリシリコンをエッチング
したときのエッチング速度を測定したデータを、表２に
示す。ガス流量単位はＳＣＣＭ、エッチング速度単位は
ｎｍ／ｍｉｎである。また共通条件として、圧力１０ｍ
Ｔｏｒｒ、コイルＲＦパワー＝２００Ｗ、下部電極ＲＦ
パワー＝６０Ｗとした。
【００３１】
【表２】
【００３２】表２に示したいずれの条件も、この発明に
おけるＳｉ残渣エッチングに利用することができる。
おけるＳｉ残渣エッチングに利用することができる。
【００３３】
【発明の効果】以上述べたようにこの発明によれば、Ｓ
ｉ含有Ａｌ合金膜を配線材料としてリフローＡｌ合金配
線を形成する際に、Ａｌ合金膜エッチングに続いて、フ
ッ素系ガスを主体とするガスプラズマによるＳｉの異方
性エッチングを行ってＳｉ残渣を除去して、Ａｌ合金膜
のオーバーエッチングによる断線等をもたらすことな
く、配線間のＳｉ残渣を除いて、配線短絡を防止するこ
とができ、信頼性の高いＡｌ合金配線を得ることができ
る。
ｉ含有Ａｌ合金膜を配線材料としてリフローＡｌ合金配
線を形成する際に、Ａｌ合金膜エッチングに続いて、フ
ッ素系ガスを主体とするガスプラズマによるＳｉの異方
性エッチングを行ってＳｉ残渣を除去して、Ａｌ合金膜
のオーバーエッチングによる断線等をもたらすことな
く、配線間のＳｉ残渣を除いて、配線短絡を防止するこ
とができ、信頼性の高いＡｌ合金配線を得ることができ
る。
【図１】 この発明の一実施例による配線形成工程を示
す。
す。
【図２】 同実施例による配線形成工程を示す。
【図３】 同実施例に用いるエッチング装置を示す。
【図４】 従来法によるボイド発生の様子を示す。
１１…シリコン基板、１２…層間絶縁膜、１３…コンタ
クト孔、１４…Ｓｉ含有Ａｌ合金膜、１５…Ｓｉ残渣、
１６…フォトレジストパターン。
クト孔、１４…Ｓｉ含有Ａｌ合金膜、１５…Ｓｉ残渣、
１６…フォトレジストパターン。
Claims (1)
- 【請求項１】 半導体基板に層間絶縁膜を介してＳｉ含
有Ａｌ合金を主体とする合金膜を形成する工程と、 前記合金膜を熱処理してリフローさせる工程と、 前記合金膜を選択エッチングして配線パターンを形成し
た後、フッ素系ガスを主体とするガスプラズマによるＳ
ｉの異方性エッチングを行う工程とを有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31403194A JPH08148500A (ja) | 1994-11-24 | 1994-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31403194A JPH08148500A (ja) | 1994-11-24 | 1994-11-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148500A true JPH08148500A (ja) | 1996-06-07 |
Family
ID=18048388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31403194A Pending JPH08148500A (ja) | 1994-11-24 | 1994-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104157568A (zh) * | 2013-05-14 | 2014-11-19 | 北大方正集团有限公司 | 一种去除硅渣的方法及装置 |
-
1994
- 1994-11-24 JP JP31403194A patent/JPH08148500A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104157568A (zh) * | 2013-05-14 | 2014-11-19 | 北大方正集团有限公司 | 一种去除硅渣的方法及装置 |
| CN104157568B (zh) * | 2013-05-14 | 2017-02-22 | 北大方正集团有限公司 | 一种去除硅渣的方法及装置 |
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