JPH081109Y2 - 複数チップ内蔵のicモジュール - Google Patents

複数チップ内蔵のicモジュール

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JPH081109Y2
JPH081109Y2 JP1987086951U JP8695187U JPH081109Y2 JP H081109 Y2 JPH081109 Y2 JP H081109Y2 JP 1987086951 U JP1987086951 U JP 1987086951U JP 8695187 U JP8695187 U JP 8695187U JP H081109 Y2 JPH081109 Y2 JP H081109Y2
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Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案はICカード等に適用した場合にカード曲げによ
るチップクラックの発生を防止することのできる複数チ
ップ内蔵のICモジュールに関するものである。
〔従来の技術〕
先ず、ICモジュールの製造方法および構成について説
明する。
第10図はICモジュールの断面図で、1は基材、2は電
極パターン、2aはスルーホール、3は回路パターン層、
3bは回路パターン、4は接着材層、5は封止枠層、6a、
6bはICチップ、7はボンディング部、8は導体、9はモ
ールド用樹脂である。
図において、厚さ0.1mm程度のガラスエポキシフィル
ム(ガラス布にエポキシ樹脂を含浸させて硬化させたフ
ィルム)、BTレジンフィルム(ガラス布にビスマレイミ
ドトリアジン樹脂を含浸させて硬化させたフィルム)等
からなるICモジュール基材1の表面に40μmの厚さの接
続端子用電極パターン2を形成する。この電極パターン
2は、ICモジュール基材1に銅箔がラミネートされたフ
ィルムを用いて所望パターンにフォトエッチングしてパ
ターニングしたのち、Ni及びAuメッキをして形成するこ
とができる。
次に、ICチップを配置するための孔及び回路パターン
が形成された回路パターン層3を用意する。この回路パ
ターン層3は、例えば約18μmの銅箔がその表面に形成
された絶縁フィルム(例えば、BTレジンフィルム)を用
いてフォトエッチング法などにより所望の回路パターン
にパターニングして回路パターン3bを形成し、Niメッキ
およびAuメッキを行い、メッキ加工後、ICチップを設置
する部分の穴開け加工を行う。次に、このようにして準
備したICモジュール基材層と回路パターン層とを位置合
わせして各層を接着材層4を介して貼着して一体化す
る。この貼着工程は、例えば半硬化エポキシ樹脂膜を介
して熱圧着によって行うこともできる。
次いで、接続端子用電極パターン2と回路パターン層
3の回路パターン3bとを導通させるために所望箇所にス
ルーホール2aを設ける。スルーホール2aの形成は、スル
ーホール加工部以外をレジストで被覆し、次いでスルー
ホール部の穴開け加工、スルーホール内部のメッキ加工
ならびにレジストの除去の順に行う。
次いで、ICモジュールを樹脂モールドする際の樹脂の
流出を防止するための封止枠層5を用意する。この封止
枠層5は上記ICモジュール基材層、回路パターン層に用
いたと同様の材質の絶縁基板(厚さ約0.2mm)にICチッ
プ及びこれらを配線するための回路部が露出する最小限
の穴を設けることにより形成する。
次いで、ICモジュール基材層と回路パターン層との積
層体の回路パターン3bが形成されている面に上記封止枠
層5を接着材層4を介して貼着して一体化する。
このようにして作成したICモジュール用回路基板に接
着剤4を用いてICチップ6a、6bをマウントする。こうし
てICチップ6a、6bは、図示するようにICモジュール基材
層1に支持された形となる。次いで、ICチップのボンデ
ィング部7と回路パターン3bとを導体8によりワイヤボ
ンディング方式等により接続する。なおこの部分は、ワ
イヤを使用しないフェイス・ボンディング方式で実施す
ることもでき、その場合はより薄いICモジュールを得る
ことができる。ICチップ6a、6bと回路パターン3bとの配
線を行った後、ICチップ、配線部を被覆するようにして
エポキシ樹脂等のモールド用樹脂9を充填してモールド
する。モールドする際には、樹脂9の表面が封止枠層5
の表面と一致するようにする。モールドを硬化させてIC
モジュールの形成が終了する。
第11図はこのようなICモジュールの従来の端子パター
ンを示す図で、11a〜11hは外部接続端子電極パターン、
12a〜12hはスルーホール、13a〜13fは長辺方向電極パタ
ーン分離部、14、15は短辺方向電極パターン分離部であ
る。
図において、電極パターン分離部13a〜13fは長辺に平
行な直線状に、電極パターン分離部14、15は短辺に平行
な直線状に形成されており、この部分は他の端子と電気
的に絶縁させるため、銅箔をエッチング等により取り除
いている。このようなICモジュールを組み込んだICカー
ドの厚みは0.84mm以下であるためどうしても曲げモール
ドが働くと変形を生じ、特に長辺方向の曲げが生じ易
い。こうしてカードに変形が生じた場合、銅箔を取り除
いて数10μm薄くなり、しかも金属の剛性がなくなって
いる電極パターン分離部には応力集中が生じる。第10図
から分かるように短辺方向の分離部14、15の下方にはIC
チップ6a、6bが存在しており、分離部に応力集中が生じ
た場合にはチップクラックが発生し、ICモジュールを破
損してしまう場合も生ずる。
なお短辺方向は曲げモーメントが小さいため変形が生
じにくく、したがってチップクラックも発生しにくい。
本考案は上記問題点を解決するためのもので、カード
の曲げによるチップクラックの発生を防止することので
きる複数チップ内蔵のICモジュールを提供することを目
的とする。
〔問題点を解決するための手段〕
そのために本考案は、長辺方向の電極パターン分離部
と短辺方向の電極パターン分離部とにより複数の電極パ
ターンに分割された端子部を有し、電極パターン下部に
複数のICチップが配設されたICモジュールにおいて、IC
モジュールは、チップマウント以外すべて個々のICチッ
プをそれぞれ単独に収納する穴を有する封止枠で覆われ
るとともに、短辺方向の電極パターン分離部が各ICチッ
プにかからないように配置されていることを特徴とす
る。
〔作用〕
本考案の複数チップ内蔵のICモジュールは、チップマ
ウント以外すべての個々のICチップをそれぞれ単独に収
納する穴を有する封止枠で覆い、かつ短辺方向の電極パ
ターン分離部をその下部に設けられたICチップにかから
ないように配置することにより、機械的強度を確保し、
カードの長辺方向の曲げにより短辺方向の電極パターン
分離部に応力集中が発生してもチップクラックの発生を
防止することができる。
〔実施例〕
以下、実施例を図面に基づき説明する。
第1図は本考案の複数チップ内蔵のICモジュールの端
子パターンを示す図、第2図はその断面図で、第10図、
第11図と同一番号は同一内容を示している。なお、16は
電極パターン分離部である。
図において、ICモジュールはチップマウント以外はす
べて封止枠5で覆われており、この封止枠5にあけた各
穴にICチップ6a、6bをそれぞれ単独に配置して樹脂モー
ルドし、機械的強度を確保するようにしている。短辺方
向の電極パターン分離部16は、図示するようにICチップ
6a、6bの間を通り、ICチップにかからないように配置さ
れている。このように、封止枠5にあけた各穴にICチッ
プをそれぞれ単独に設けると共に、短辺方向の電極パタ
ーン分離部をICチップにかからないように配置すること
により、長辺方向の曲げに対する強度が確保され、さら
に分離部16に応力集中が発生しても、その直下にICチッ
プが存在しないので、チップクラックは発生しない。
なお、第3図に示すように封止枠5を外側へ延出させ
ることによりカード曲げに対して補強効果を持たせるこ
とができる。
第4図は本発明による他の実施例を示す図で、2つの
ICチップにかからない電極パターン分離部16が、中心か
ら左右どちらかにずれている場合である。2つのICチッ
プの大きさが違う場合等に適用すればよい。
第5図は本発明による他の実施例を示す図で、3つの
ICチップを封止枠にあけた各穴にそれぞれ単独に設けた
場合であり、短辺方向の電極パターン分離部は、各ICチ
ップにかからないように直線状分離部17と18により構成
している。
なお、上記各実施例においては短辺方向の電極パター
ン分離部を直線により構成したが、円弧状非直線状に構
成することにより長辺方向の曲げによる分離部における
応力集中の発生を緩和ないし防止することができ、その
結果チップクラックの発生を防止することができる。こ
の場合、分離部は全て曲線状である必要はなく、一部の
み曲線状とし、他は直線状、或いは一部のみ直線状とし
てももよい。
また、上記実施例においては8端子の例について述べ
たが、必ずしもこれに限定する必要はないことは言うま
でもない。
次に本考案によるICモジュールを用いてICカードを作
成する方法について説明する。
第6図は本考案によるICモジュールを組み込んだICカ
ードの平面図、第7図は第6図のX−X断面図で、図
中、21はICモジュール、22は磁気記録部、31、32はセン
ターコア、33、34はオーバーシート、35は接着剤層、36
は電極パターンである。
まず、所望の印刷が施され、両面に積層用ウレタン系
接着剤がコーティングされたセンターコア31、32とオー
バーシート33の所定部分にICモジュール埋め込み用穴を
形成する。ここで、センターコア32に設けられる穴は補
強体37の形状に合わせて形成される。次に、オーバーシ
ート33、センターコア31、32をこの順序で重ね合わせる
と共に、接着剤層35が形成されたICモジュール21を補強
シート38を介して配置し、オーバーシート34を重ね、こ
の状態で熱プレス(例えば、110℃、15分間、25kg/c
m2)を行う。さらにカードサイズに打ち抜いたICカード
が完成する。なお、オーバーシート33、34には必要に応
じて磁気記録層を形成することもできる。
次に、第3図(本考案)、第10図(従来)のICモジュ
ールをプレスラミネート方式によりPVCカードに埋設し
てICカードを作製し、第8図のように54mm×54mmに切断
し、第9図に示すようにモジュール裏面を山になるよう
にモジュール長辺方向に山の高さ14.5mmで100回(30回
/分)ベンディングテストを行い、動作を確認したとこ
ろ次表のような結果が得られた。
〔考案の効果〕 以上のように本考案によれば、カード長辺方向の曲げ
による短辺方向の電極パターン分離部における応力集中
の発生によるチップクラックの発生を防止することが可
能となる。
【図面の簡単な説明】
第1図は本考案の複数チップ内蔵のICモジュールの端子
部を示す図、第2図は第1図のICモジュールの断面図、
第3図、第4図、第5図は本考案の他の実施例を示す
図、第6図は本考案によるICモジュールを組み込んだIC
カードを示す図、第7図は第6図のX−X断面図、第8
図は試験用のICカードを示す図、第9図はICカードを曲
げた状態を示す図、第10図は従来のICモジュールの断面
図、第11図は従来のICモジュールの端子部を示す図であ
る。 1……基材、2……電極パターン、2a……スルーホー
ル、3……回路パターン層、3b……回路パターン、4…
…接着材層、5……封止枠層、6a、6b……ICチップ、7
……ボンディング部、8……導体、9……モールド用樹
脂、11a〜11h……外部接続端子電極パターン、12a〜12h
……スルーホール、13a〜13f……長辺方向電極パターン
分離部、14、15、16、17、18……短辺方向電極パターン
分離部、21……ICモジュール、22……磁気記録部、31、
32……センターコア、33、34……オーバーシート、35…
…接着剤層、36……電極パターン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 25/04 25/18 H01L 25/04 Z

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項1】長辺方向の電極パターン分離部と短辺方向
    の電極パターン分離部とにより複数の電極パターンに分
    割された端子部を有し、電極パターン下部に複数のICチ
    ップが配置されたICモジュールにおいて、ICモジュール
    は、チップマウント以外すべて個々のICチップをそれぞ
    れ単独に収納する穴を有する封止枠で覆われるととも
    に、短辺方向の電極パターン分離部が各ICチップにかか
    らないように配置されていることを特徴とする複数チッ
    プ内蔵のICモジュール。
JP1987086951U 1987-06-04 1987-06-04 複数チップ内蔵のicモジュール Expired - Lifetime JPH081109Y2 (ja)

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JP4681260B2 (ja) * 2003-11-28 2011-05-11 住友ベークライト株式会社 半導体装置及びその製造方法
JP2005293460A (ja) * 2004-04-05 2005-10-20 Matsushita Electric Ind Co Ltd 非接触icカード用インレットおよび非接触icカード

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* Cited by examiner, † Cited by third party
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