JPH07123182B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07123182B2 JPH07123182B2 JP61113523A JP11352386A JPH07123182B2 JP H07123182 B2 JPH07123182 B2 JP H07123182B2 JP 61113523 A JP61113523 A JP 61113523A JP 11352386 A JP11352386 A JP 11352386A JP H07123182 B2 JPH07123182 B2 JP H07123182B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- insulating substrate
- semiconductor device
- double
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Credit Cards Or The Like (AREA)
- Structure Of Printed Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
Description
〔産業上の利用分野〕 本発明は、ICカードやICカートリッジなどに適用される
極薄形の半導体装置に係り、特に、この種の半導体装置
の回路基板の好適な両面電解めっき基板に関する。 〔従来の技術〕 近年、IC化されたデータ処理部とIC化されたメモリとを
有するICカードを用いて商品取引や預貯金、それに個人
情報の記録などを行うようにしたシステムが注目されて
いる。 第５図はかかるシステムに使用されるICカードの概略を
示す平面図であって、21はカード本体、21aは暗証番号
などを記録する磁気ストライプ、21bはエンボスエリ
ア、23はデータ処理機能及びメモリ機能を有する２つの
ICチップ22,22aを搭載した半導体装置を示している。上
記半導体装置23は、第５図及び第６図に示すように、上
記カード本体21の表面の上記磁気ストライプ21aとエン
ボスエリア21bの中間領域に設けられた窪み21c内に嵌め
込まれ、接着剤25によって接着される。上記半導体装置
23は、第５図及び第７図に示すように、表面に電源印
加、データ入出力、クロック入力、接地などのための８
個の外部端子241〜248が形成された外部端子用基板23a
と、片面に所要の配線パターン27が形成された配線用基
板23bとが接着剤26を介して積層された回路基板を有す
る。上記２つのICチップ22,22aは、第７図に示すよう
に、上記外部端子用基板23aの裏面に接着され、これら
２つのICチップ22,22aの端子電極と上記配線パターン27
との間をボンディングワイヤ29にて接地したのち、上記
ICチップ22,22aを取り囲むように配置された枠体28の内
部に封止樹脂30を充填して封止される。 上記した従来のICカードに適用される半導体装置23は、
データ処理機能を有するICチップ22及びメモリ機能を有
するICチップ22aを搭載しているため配線パターンが長
大かつ複雑になり、上記したように回路基板を外部端子
用基板23aと配線用基板23bから成る２層構造にしなくて
はならず、さらに回路基板の平面積も大型化する。然る
に、上記カード本体21は厚さが0.8mm程度の塩化ビニル
等で形成された可撓性を有するものであるから、回路基
板の平面積が大きいとカード本体21が曲げられた際に回
路基板の受ける曲げ応力が大きくなり、回路基板、ひい
てはICチップ22,22aの破損という重大な不具合を生ずる
虞れが高い。 〔発明が解決しようとする問題点〕 かかる問題を解決するため、データ処理機能とメモリ機
能を併有するICチップが開発された。このICチップを使
用すると、ICチップの数が１つであるため、回路基板に
形成すべき配線パターンを格段に短縮化及び簡略化でき
る。そこで、回路基板として従来のように外部端子用基
板23aと配線用基板23bとを積層して成る回路基板に代え
て、１枚の絶縁基板の表裏両面に外部端子及び所要の配
線パターンを電解めっきして成る回路基板を適用するこ
とが可能となる。しかしながら、かかる両面電解めっき
基板は、実際の製造に当って、以下の如き問題点がある
ことが判明した。 以下、両面電解めっき基板の製造方法及びこれによって
形成される導電パターンの一例を第８図（ａ）〜
（ｈ）、第９図及び第10図に基づいて説明する。 （ｉ）第８図（ａ）に示すように、所定形状の導電パタ
ーンを複数個形成可能な面積を有する絶縁基板31の表裏
両面の全域に、銅箔32,32aを略均一の厚さにラミネート
する。 （ii）第８図（ｂ）に示すように、所定の位置に上記銅
箔32から銅箔32aに貫通する透孔33を穿設する。 （iii）第８図（ｃ）に示すように、上記透孔33が穿設
された絶縁基板31に無電解めっきを施し、上記銅箔32,3
2aの表面及び上記透孔33の内面に銅の薄膜34を形成す
る。 （iv）第８図（ｄ）に示すように、上記銅の薄膜34を電
極として銅を電解めっきし、所定の厚さの銅めっき層35
及びこれに連なるスルーホール36を形成する。 （ｖ）第８図（ｅ）に示すように、上記絶縁基板31の銅
めっき層35の表面にホトレジスト37を略均一に厚さに塗
布する。 （vi）第８図（ｆ）に示すように、ホトレジスト層37の
表面に所要とする配線パターンと同一のパターンに形成
されたマスク38を被着し、該マスク38が被覆されていな
い部分に光38aを照射して露光する。 （vii）上記マスク38を除去したのち、上記露光済みホ
トレジストを現象処理して露光部分のホトレジスト37を
除去し、さらに、上記現象済みホトレジストを有する絶
縁基板31をエッチング液に浸して、上記ホトレジスト37
が除去された部分の銅層（銅箔32,32a、薄膜34、及び銅
めっき層35）を除去する。これによって、絶縁基板31の
表面に第９図に示す如き所定の配線パターン39及びめっ
きリード40とを形成すると共に、絶縁基板31の裏面に第
10図に示す如き上記外部端子241〜248と略同形のパター
ン41を形成する。 （viii）上記めっきリード40の一端をめっき装置の陰極
に接続し、第８図（ｇ）に示すように、上記銅めっき層
35の表面にニッケルめっき層42及び金めっき層43を順次
積層して、スルーホール36を介して接続された絶縁基板
31の表裏両面の導電パターン（配線パターン39及び外部
電極パターン41）を一組とする複数組の導電パターンが
互いにめっきリード40を介して接続された基板シート44
を形成する。 （ix）第８図（ｈ）に示すように、上記基板シート44か
ら、配線パターン39の外周部を打ち抜いて、所要とする
両面電解めっき基板45を取り出す。 上記のような製造方法を採用した場合、基板シート44か
ら両面電解めっき基板45を取り出すためには、めっきリ
ード40を切断しなくてはならず、切断部に上記めっきリ
ード40のバリを生ずる。上記絶縁基板31は、厚さが約0.
1mm乃至1mm程度のガラス繊維混入エポキシ板によって形
成されるため、切断部にまで絶縁基板31の裏面側に形成
された外部電極パターン41が形成されていると、第11図
に示すように、めっきリード40から引き出されたバリ46
が絶縁基板31を介して絶縁された裏面の外部電極パター
ン41と短絡するといった不具合を生じる。このため、製
品の歩留りが悪く、また、個々の両面電解めっき基板に
ついて打ち抜き後上記のバリ46を除去する加工を施すと
きには、生産性が低下し製造コストが高騰するといった
問題を惹起することになる。尚、逆に、基板シート44の
外部電極パターン41側から打ち抜き加工を行った場合に
は、外部電極パターン41の打ち抜き部分からバリを生
じ、これがめっきリード40と短絡して上記と同様の問題
を生ずる。 本発明は、かかる従来技術の問題点を解消するためにな
されたものであって、その目的は、歩留りが良好で生産
性に優れ、かつ短絡などの不具合のない半導体装置を提
供することにある。
極薄形の半導体装置に係り、特に、この種の半導体装置
の回路基板の好適な両面電解めっき基板に関する。 〔従来の技術〕 近年、IC化されたデータ処理部とIC化されたメモリとを
有するICカードを用いて商品取引や預貯金、それに個人
情報の記録などを行うようにしたシステムが注目されて
いる。 第５図はかかるシステムに使用されるICカードの概略を
示す平面図であって、21はカード本体、21aは暗証番号
などを記録する磁気ストライプ、21bはエンボスエリ
ア、23はデータ処理機能及びメモリ機能を有する２つの
ICチップ22,22aを搭載した半導体装置を示している。上
記半導体装置23は、第５図及び第６図に示すように、上
記カード本体21の表面の上記磁気ストライプ21aとエン
ボスエリア21bの中間領域に設けられた窪み21c内に嵌め
込まれ、接着剤25によって接着される。上記半導体装置
23は、第５図及び第７図に示すように、表面に電源印
加、データ入出力、クロック入力、接地などのための８
個の外部端子241〜248が形成された外部端子用基板23a
と、片面に所要の配線パターン27が形成された配線用基
板23bとが接着剤26を介して積層された回路基板を有す
る。上記２つのICチップ22,22aは、第７図に示すよう
に、上記外部端子用基板23aの裏面に接着され、これら
２つのICチップ22,22aの端子電極と上記配線パターン27
との間をボンディングワイヤ29にて接地したのち、上記
ICチップ22,22aを取り囲むように配置された枠体28の内
部に封止樹脂30を充填して封止される。 上記した従来のICカードに適用される半導体装置23は、
データ処理機能を有するICチップ22及びメモリ機能を有
するICチップ22aを搭載しているため配線パターンが長
大かつ複雑になり、上記したように回路基板を外部端子
用基板23aと配線用基板23bから成る２層構造にしなくて
はならず、さらに回路基板の平面積も大型化する。然る
に、上記カード本体21は厚さが0.8mm程度の塩化ビニル
等で形成された可撓性を有するものであるから、回路基
板の平面積が大きいとカード本体21が曲げられた際に回
路基板の受ける曲げ応力が大きくなり、回路基板、ひい
てはICチップ22,22aの破損という重大な不具合を生ずる
虞れが高い。 〔発明が解決しようとする問題点〕 かかる問題を解決するため、データ処理機能とメモリ機
能を併有するICチップが開発された。このICチップを使
用すると、ICチップの数が１つであるため、回路基板に
形成すべき配線パターンを格段に短縮化及び簡略化でき
る。そこで、回路基板として従来のように外部端子用基
板23aと配線用基板23bとを積層して成る回路基板に代え
て、１枚の絶縁基板の表裏両面に外部端子及び所要の配
線パターンを電解めっきして成る回路基板を適用するこ
とが可能となる。しかしながら、かかる両面電解めっき
基板は、実際の製造に当って、以下の如き問題点がある
ことが判明した。 以下、両面電解めっき基板の製造方法及びこれによって
形成される導電パターンの一例を第８図（ａ）〜
（ｈ）、第９図及び第10図に基づいて説明する。 （ｉ）第８図（ａ）に示すように、所定形状の導電パタ
ーンを複数個形成可能な面積を有する絶縁基板31の表裏
両面の全域に、銅箔32,32aを略均一の厚さにラミネート
する。 （ii）第８図（ｂ）に示すように、所定の位置に上記銅
箔32から銅箔32aに貫通する透孔33を穿設する。 （iii）第８図（ｃ）に示すように、上記透孔33が穿設
された絶縁基板31に無電解めっきを施し、上記銅箔32,3
2aの表面及び上記透孔33の内面に銅の薄膜34を形成す
る。 （iv）第８図（ｄ）に示すように、上記銅の薄膜34を電
極として銅を電解めっきし、所定の厚さの銅めっき層35
及びこれに連なるスルーホール36を形成する。 （ｖ）第８図（ｅ）に示すように、上記絶縁基板31の銅
めっき層35の表面にホトレジスト37を略均一に厚さに塗
布する。 （vi）第８図（ｆ）に示すように、ホトレジスト層37の
表面に所要とする配線パターンと同一のパターンに形成
されたマスク38を被着し、該マスク38が被覆されていな
い部分に光38aを照射して露光する。 （vii）上記マスク38を除去したのち、上記露光済みホ
トレジストを現象処理して露光部分のホトレジスト37を
除去し、さらに、上記現象済みホトレジストを有する絶
縁基板31をエッチング液に浸して、上記ホトレジスト37
が除去された部分の銅層（銅箔32,32a、薄膜34、及び銅
めっき層35）を除去する。これによって、絶縁基板31の
表面に第９図に示す如き所定の配線パターン39及びめっ
きリード40とを形成すると共に、絶縁基板31の裏面に第
10図に示す如き上記外部端子241〜248と略同形のパター
ン41を形成する。 （viii）上記めっきリード40の一端をめっき装置の陰極
に接続し、第８図（ｇ）に示すように、上記銅めっき層
35の表面にニッケルめっき層42及び金めっき層43を順次
積層して、スルーホール36を介して接続された絶縁基板
31の表裏両面の導電パターン（配線パターン39及び外部
電極パターン41）を一組とする複数組の導電パターンが
互いにめっきリード40を介して接続された基板シート44
を形成する。 （ix）第８図（ｈ）に示すように、上記基板シート44か
ら、配線パターン39の外周部を打ち抜いて、所要とする
両面電解めっき基板45を取り出す。 上記のような製造方法を採用した場合、基板シート44か
ら両面電解めっき基板45を取り出すためには、めっきリ
ード40を切断しなくてはならず、切断部に上記めっきリ
ード40のバリを生ずる。上記絶縁基板31は、厚さが約0.
1mm乃至1mm程度のガラス繊維混入エポキシ板によって形
成されるため、切断部にまで絶縁基板31の裏面側に形成
された外部電極パターン41が形成されていると、第11図
に示すように、めっきリード40から引き出されたバリ46
が絶縁基板31を介して絶縁された裏面の外部電極パター
ン41と短絡するといった不具合を生じる。このため、製
品の歩留りが悪く、また、個々の両面電解めっき基板に
ついて打ち抜き後上記のバリ46を除去する加工を施すと
きには、生産性が低下し製造コストが高騰するといった
問題を惹起することになる。尚、逆に、基板シート44の
外部電極パターン41側から打ち抜き加工を行った場合に
は、外部電極パターン41の打ち抜き部分からバリを生
じ、これがめっきリード40と短絡して上記と同様の問題
を生ずる。 本発明は、かかる従来技術の問題点を解消するためにな
されたものであって、その目的は、歩留りが良好で生産
性に優れ、かつ短絡などの不具合のない半導体装置を提
供することにある。
本発明は、上記の目的を達成するため、絶縁基板と、当
該絶縁基板の表面に形成された複数個の外部端子と、上
記絶縁基板の裏面に形成された複数個の配線パターン
と、これら外部端子及びそれに対応する配線パターンと
を接続するスルーホールと、一端が上記配線パターンに
接続され、他端が上記絶縁基板の外周縁まで延びるめっ
きリードとを有する両面電解めっき基板の上記配線パタ
ーン形成面にICチップを取り付け、当該ICチップの端子
電極と所定の配線パターンとを電気的に接続してなる半
導体装置において、上記外部端子の外周縁と上記絶縁基
板の外周縁との間に、導電パターンの非形成領域を全周
にわたって設けるとうい構成にした。
該絶縁基板の表面に形成された複数個の外部端子と、上
記絶縁基板の裏面に形成された複数個の配線パターン
と、これら外部端子及びそれに対応する配線パターンと
を接続するスルーホールと、一端が上記配線パターンに
接続され、他端が上記絶縁基板の外周縁まで延びるめっ
きリードとを有する両面電解めっき基板の上記配線パタ
ーン形成面にICチップを取り付け、当該ICチップの端子
電極と所定の配線パターンとを電気的に接続してなる半
導体装置において、上記外部端子の外周縁と上記絶縁基
板の外周縁との間に、導電パターンの非形成領域を全周
にわたって設けるとうい構成にした。
第３図は本発明に係る半導体装置が搭載されるICカード
の一例を示す平面図であって、従来のカード本体と略同
形同大に形成されたカード本体11の表面に磁気ストライ
プ12が形成されており、該磁気ストライプ12と干渉しな
い部分に凹設された窪み13にデータ処理機能とメモリ機
能を併有するICチップ14が搭載された半導体装置15が嵌
め込まれている。 第１図は本発明にかかる半導体装置15に適用される両面
電解めっき基板の配線パターン形成両側から見た平面
図、第２図は本発明にかかる両面電解めっき基板の外部
端子形成面側から見た平面図であって、１は両面電解め
っき基板、２は絶縁基板、３は配線パターン、４はめっ
きリード、51〜58は外部端子、61〜68スルーホールを示
す。 配線パターン３は、第１図に示すように、絶縁基板２の
左右側辺部に近接して配設された５個のスルーホール61
〜65からICチップ設定部７及びその他所要の位置に向け
て５条のリード端子31〜35が形成され、また、絶縁基板
２の略中央部には、絶縁基板２の上辺の近傍からICチッ
プ設定部７に向けて１条のリード端子36が形成されてい
る。 めっきリード４は、上記スルーホール61〜68及び上記絶
縁基板２の略中央部に形成されたリード端子36から絶縁
基板２の外周縁にまで延設される。 第２図に示した上記外部端子51〜58のうち、51は電源端
子、52はリセット端子、53はクロック端子、54接地端
子、55はI/O端子、56〜58は予備端子である。これら各
外部端子51〜58の外側辺と絶縁基板２の外周縁との間に
は、略一定の幅を有する帯状の導電パターン非形成領域
8aが周設されている。この導電パターンの非形成領域8a
の幅Ｗは、任意の大きさに形成可能であるが、この両面
電解めっき基板をカード本体の窪みに埋設した場合、該
窪みの外周縁と上記外部端子31〜38の外側辺との間に余
り大きな間隔があると製品の美観が劣化するため、0.1m
m乃至0.6mm程度にすることが好ましい。 また、上記した３つの予備端子56〜58のうち上記電源端
子51及び接地端子54と対向する２つの予備端子57〜58の
対向部外面側には、斜面形状の面取り9,9aが形成されて
おり、カード本体に組込む際に両面電解めっき基板１の
天地方向を容易に判断できるようにして、作業性の向上
が図られている。 上記両面電解めっき基板１の製造方法は、第10図（ａ）
〜（ｈ）に示したと全く同様であって、この製造行程の
うちホトレジスト層37を露光する際（第10図（ｆ））、
ホトレジスト層37の表面に所要形状のマスク38を被着す
ることによって、所定形状の配線パターン３、めっきリ
ード４、外部端子51〜58、それに導電パターン非形成部
を形成することができる。 上記のように構成された両面電解めっき基板１にICチッ
プを搭載する場合には、第４図に示すように、上記絶縁
基板２のICチップ設定部７にICチップ14を接着し、該IC
チップ14の端子電極と上記リード端子31〜36との間をボ
ンディングワイヤ16にて接続する。次いで、上記両面電
解めっき基板１上の上記ICチップ14の周囲に付設された
枠体17の内部に封止樹脂18を充填し、上記ICチップ14及
びボンディングワイヤ16を封止する。これによって、本
発明に係る半導体装置15を形成することができる。以
下、ICカードに搭載する好適なICチップの使用の一例を
揚げる。 CPU;CMOS 8ビット マスクROM;3Kバイト RAM;128バイト EEPROM;2Kバイト 両面電解めっき基板サイズ;10×12mm 上記実施例の半導体装置15は、絶縁基板２の表裏両面に
導電パターンを形成した両面電解めっき基板１を用いた
ので、基板構成の簡略化と小型化とを図ることができ
る。また、上記実施例に適用される両面電解めっき基板
１は、絶縁基板２の表裏両面に形成される導電パターン
のうち、めっきリード４が形成されていない外部端子51
〜58の外周部に導電パターンの非形成領域8aを周設した
ので、複数組の導電パターンが形成された基板シートか
ら両面電解めっき基板１の単体を打ち抜く際に切断部の
めっきリード４からバリを生じても、このパリが絶縁基
板２を介して反対側に形成された外部端子とを短絡する
ということがない。このため、製品の不具合発生率を低
減して歩留りを向上することができ、また、上記バリを
除去するための特別な加工を施すことがないので、その
分生産性を向上することができる。 その他、配線パターン３、めっきリード４、及び外部端
子51〜58の形状、これら導電パターンの形成方法及び材
質、それに基板シートから両面電解めっき基板の単体を
取り出す手段等については、上記失し例のもの又は方法
に限定されるものではなく、必要に応じて任意に設計す
ることができる。 さらに、上記各実施例においては、本発明にかかる半導
体装置をICカードに適用する場合を例にとって説明した
が、本発明の要旨はこれに限定されるものではなく、そ
の他任意の電子機器に適用可能であることは勿論であ
る。
の一例を示す平面図であって、従来のカード本体と略同
形同大に形成されたカード本体11の表面に磁気ストライ
プ12が形成されており、該磁気ストライプ12と干渉しな
い部分に凹設された窪み13にデータ処理機能とメモリ機
能を併有するICチップ14が搭載された半導体装置15が嵌
め込まれている。 第１図は本発明にかかる半導体装置15に適用される両面
電解めっき基板の配線パターン形成両側から見た平面
図、第２図は本発明にかかる両面電解めっき基板の外部
端子形成面側から見た平面図であって、１は両面電解め
っき基板、２は絶縁基板、３は配線パターン、４はめっ
きリード、51〜58は外部端子、61〜68スルーホールを示
す。 配線パターン３は、第１図に示すように、絶縁基板２の
左右側辺部に近接して配設された５個のスルーホール61
〜65からICチップ設定部７及びその他所要の位置に向け
て５条のリード端子31〜35が形成され、また、絶縁基板
２の略中央部には、絶縁基板２の上辺の近傍からICチッ
プ設定部７に向けて１条のリード端子36が形成されてい
る。 めっきリード４は、上記スルーホール61〜68及び上記絶
縁基板２の略中央部に形成されたリード端子36から絶縁
基板２の外周縁にまで延設される。 第２図に示した上記外部端子51〜58のうち、51は電源端
子、52はリセット端子、53はクロック端子、54接地端
子、55はI/O端子、56〜58は予備端子である。これら各
外部端子51〜58の外側辺と絶縁基板２の外周縁との間に
は、略一定の幅を有する帯状の導電パターン非形成領域
8aが周設されている。この導電パターンの非形成領域8a
の幅Ｗは、任意の大きさに形成可能であるが、この両面
電解めっき基板をカード本体の窪みに埋設した場合、該
窪みの外周縁と上記外部端子31〜38の外側辺との間に余
り大きな間隔があると製品の美観が劣化するため、0.1m
m乃至0.6mm程度にすることが好ましい。 また、上記した３つの予備端子56〜58のうち上記電源端
子51及び接地端子54と対向する２つの予備端子57〜58の
対向部外面側には、斜面形状の面取り9,9aが形成されて
おり、カード本体に組込む際に両面電解めっき基板１の
天地方向を容易に判断できるようにして、作業性の向上
が図られている。 上記両面電解めっき基板１の製造方法は、第10図（ａ）
〜（ｈ）に示したと全く同様であって、この製造行程の
うちホトレジスト層37を露光する際（第10図（ｆ））、
ホトレジスト層37の表面に所要形状のマスク38を被着す
ることによって、所定形状の配線パターン３、めっきリ
ード４、外部端子51〜58、それに導電パターン非形成部
を形成することができる。 上記のように構成された両面電解めっき基板１にICチッ
プを搭載する場合には、第４図に示すように、上記絶縁
基板２のICチップ設定部７にICチップ14を接着し、該IC
チップ14の端子電極と上記リード端子31〜36との間をボ
ンディングワイヤ16にて接続する。次いで、上記両面電
解めっき基板１上の上記ICチップ14の周囲に付設された
枠体17の内部に封止樹脂18を充填し、上記ICチップ14及
びボンディングワイヤ16を封止する。これによって、本
発明に係る半導体装置15を形成することができる。以
下、ICカードに搭載する好適なICチップの使用の一例を
揚げる。 CPU;CMOS 8ビット マスクROM;3Kバイト RAM;128バイト EEPROM;2Kバイト 両面電解めっき基板サイズ;10×12mm 上記実施例の半導体装置15は、絶縁基板２の表裏両面に
導電パターンを形成した両面電解めっき基板１を用いた
ので、基板構成の簡略化と小型化とを図ることができ
る。また、上記実施例に適用される両面電解めっき基板
１は、絶縁基板２の表裏両面に形成される導電パターン
のうち、めっきリード４が形成されていない外部端子51
〜58の外周部に導電パターンの非形成領域8aを周設した
ので、複数組の導電パターンが形成された基板シートか
ら両面電解めっき基板１の単体を打ち抜く際に切断部の
めっきリード４からバリを生じても、このパリが絶縁基
板２を介して反対側に形成された外部端子とを短絡する
ということがない。このため、製品の不具合発生率を低
減して歩留りを向上することができ、また、上記バリを
除去するための特別な加工を施すことがないので、その
分生産性を向上することができる。 その他、配線パターン３、めっきリード４、及び外部端
子51〜58の形状、これら導電パターンの形成方法及び材
質、それに基板シートから両面電解めっき基板の単体を
取り出す手段等については、上記失し例のもの又は方法
に限定されるものではなく、必要に応じて任意に設計す
ることができる。 さらに、上記各実施例においては、本発明にかかる半導
体装置をICカードに適用する場合を例にとって説明した
が、本発明の要旨はこれに限定されるものではなく、そ
の他任意の電子機器に適用可能であることは勿論であ
る。
以上説明したように、本発明の半導体装置は、絶縁基板
の表裏両面に形成される導電パターンのうち、めっきリ
ードが形成されていない外部端子の外周部に導電パター
ンの非形成領域を周設してなる両面電解めっき基板を用
いたので、両面電解めっき基板を外部端子形成面の導電
パターン非形成領域から切断すれば、バリの発生を完全
に防止できる。また、両面電解めっき基板をめっきリー
ドの形成面側から切断した場合には、めっきリードの切
断部からバリが発生するが、絶縁基板の外周縁まで外部
端子が形成されていないので、めっきリードの切断部か
らいかなる大きさのバリがいかなる形状で発生したとし
ても、その裏側の端辺よりも内側に形成された外部端子
とバリとが接触することはあり得ない。よって、バリに
よる不都合の発生を完全に防止できる。また、絶縁基板
の表裏に形成される各導電パターンの形成位置を互いに
絶縁基板の面方向にずらす必要がないので、パターン形
成の自由度を向上できる。さらには、外部端子の周囲に
導電パターン非形成領域が設けられるので、外部端子形
成面の意匠が従来にない新しいものとなり、美観的にも
優れる
の表裏両面に形成される導電パターンのうち、めっきリ
ードが形成されていない外部端子の外周部に導電パター
ンの非形成領域を周設してなる両面電解めっき基板を用
いたので、両面電解めっき基板を外部端子形成面の導電
パターン非形成領域から切断すれば、バリの発生を完全
に防止できる。また、両面電解めっき基板をめっきリー
ドの形成面側から切断した場合には、めっきリードの切
断部からバリが発生するが、絶縁基板の外周縁まで外部
端子が形成されていないので、めっきリードの切断部か
らいかなる大きさのバリがいかなる形状で発生したとし
ても、その裏側の端辺よりも内側に形成された外部端子
とバリとが接触することはあり得ない。よって、バリに
よる不都合の発生を完全に防止できる。また、絶縁基板
の表裏に形成される各導電パターンの形成位置を互いに
絶縁基板の面方向にずらす必要がないので、パターン形
成の自由度を向上できる。さらには、外部端子の周囲に
導電パターン非形成領域が設けられるので、外部端子形
成面の意匠が従来にない新しいものとなり、美観的にも
優れる
第１図は本発明の半導体装置に適用される両面電解めっ
き基板の配線パターン形成面側から見た平面図、第２図
は第１図の両面電解めっき基板の外部端子形成面側から
見た平面図、第３図は本発明にかかる半導体装置を備え
たICカードの一例を示す平面図、第４図は本発明の両面
電解めっき基板にICチップを実装した状態を示す断面
図、第５図は従来から知られているICカードの平面図、
第６図は第５図のICカードの半導体装置設定部の断面
図、第７図は従来の半導体装置に適用される回路基板の
構成を示す要部断面図、第８図（ａ）〜（ｈ）は両面電
解めっき基板の製造方法を示す工程説明図、第９図は両
面電解めっき基板のもとになる基板シートの表面に形成
されるパターンを示す一部破断した平面図、第10図は第
９図の基板シートの裏面に形成されるパターンを示す一
部破断した平面図、第11図は従来の両面電解めっき基板
の問題点を説明する断面図である。 1:両面電解めっき基板、2:絶縁基板、3:配線パターン、
4:メッキリード、51〜58:外部端子、61〜68:スルーホー
ル、7:ICチップ設定部、8a:導電パターン非形成部、9,9
a:面取り、11:ICカード、12:磁気ストライプ、13:窪
み、14:ICチップ、15:半導体装置、16:ボンディングワ
イヤ、17:枠体、18:封止樹脂。
き基板の配線パターン形成面側から見た平面図、第２図
は第１図の両面電解めっき基板の外部端子形成面側から
見た平面図、第３図は本発明にかかる半導体装置を備え
たICカードの一例を示す平面図、第４図は本発明の両面
電解めっき基板にICチップを実装した状態を示す断面
図、第５図は従来から知られているICカードの平面図、
第６図は第５図のICカードの半導体装置設定部の断面
図、第７図は従来の半導体装置に適用される回路基板の
構成を示す要部断面図、第８図（ａ）〜（ｈ）は両面電
解めっき基板の製造方法を示す工程説明図、第９図は両
面電解めっき基板のもとになる基板シートの表面に形成
されるパターンを示す一部破断した平面図、第10図は第
９図の基板シートの裏面に形成されるパターンを示す一
部破断した平面図、第11図は従来の両面電解めっき基板
の問題点を説明する断面図である。 1:両面電解めっき基板、2:絶縁基板、3:配線パターン、
4:メッキリード、51〜58:外部端子、61〜68:スルーホー
ル、7:ICチップ設定部、8a:導電パターン非形成部、9,9
a:面取り、11:ICカード、12:磁気ストライプ、13:窪
み、14:ICチップ、15:半導体装置、16:ボンディングワ
イヤ、17:枠体、18:封止樹脂。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12 Ｈ０５Ｋ 1/02 Ｊ 3/00 Ｃ
Claims (3)
- 【請求項１】絶縁基板と、当該絶縁基板の表面に形成さ
れた複数個の外部端子と、上記絶縁基板の裏面に形成さ
れた複数個の配線パターンと、これら外部端子及びそれ
に対応する配線パターンとを接続するスルーホールと、
一端が上記配線パターンに接続され、他端が上記絶縁基
板の外周縁まで延びるめっきリードとを有する両面電解
めっき基板の上記配線パターン形成面にICチップを取り
付け、当該ICチップの端子電極と所定の配線パターンと
を電気的に接続してなる半導体装置において、上記外部
端子の外周縁と上記絶縁基板の外周縁との間に、導電パ
ターンの非形成領域を全周にわたって設けたことを特徴
とする半導体装置。 - 【請求項２】特許請求の範囲第１項に記載の半導体装置
において、上記絶縁基板として、厚さが1mm以下のもの
を用いたことを特徴とする半導体装置。 - 【請求項３】特許請求の範囲第１項に記載の半導体装置
において、上記導電パターンの非形成領域の幅を、0.1m
m乃至0.6mmに形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61113523A JPH07123182B2 (ja) | 1986-05-20 | 1986-05-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61113523A JPH07123182B2 (ja) | 1986-05-20 | 1986-05-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62271493A JPS62271493A (ja) | 1987-11-25 |
| JPH07123182B2 true JPH07123182B2 (ja) | 1995-12-25 |
Family
ID=14614499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61113523A Expired - Lifetime JPH07123182B2 (ja) | 1986-05-20 | 1986-05-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123182B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081109Y2 (ja) * | 1987-06-04 | 1996-01-17 | 大日本印刷株式会社 | 複数チップ内蔵のｉｃモジュール |
| JP4093258B2 (ja) | 2005-09-06 | 2008-06-04 | エプソンイメージングデバイス株式会社 | 電気光学装置及び電子機器 |
| JP4626694B2 (ja) * | 2008-09-24 | 2011-02-09 | ソニー株式会社 | 電気光学装置及び電子機器 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432137A (en) * | 1977-08-16 | 1979-03-09 | Tokyo Electric Co Ltd | Method of making pc plates |
| JPS5559795A (en) * | 1978-10-30 | 1980-05-06 | Nippon Electric Co | Printed circuit board and method of manufacturing same |
| JPS5750589A (en) * | 1980-09-09 | 1982-03-25 | Ebara Infilco Co Ltd | Desalting method for salt-containing water of high temperature |
| FR2505091A1 (fr) * | 1981-04-30 | 1982-11-05 | Cii Honeywell Bull | Dispositif de protection des circuits electroniques tels que des circuits integres a l'encontre des charges electrostatiques |
| JPS5892597A (ja) * | 1981-11-28 | 1983-06-01 | 大日本印刷株式会社 | Ｉｃカ−ドの製造方法 |
| JPS58118297A (ja) * | 1981-12-31 | 1983-07-14 | 共同印刷株式会社 | 識別カ−ドの製造方法 |
| JPS58155058U (ja) * | 1982-04-09 | 1983-10-17 | 共同印刷株式会社 | メモリ−カ−ド |
| JPS5948984A (ja) * | 1982-09-13 | 1984-03-21 | 大日本印刷株式会社 | Ｉｃカ−ドの製造方法 |
| JPS5957498A (ja) * | 1982-09-28 | 1984-04-03 | 株式会社東芝 | スル−ホ−ルめつき多層印刷配線板 |
| JPS59132345A (ja) * | 1983-01-19 | 1984-07-30 | Mitsubishi Electric Corp | 磁界発生装置 |
| JPS59173357U (ja) * | 1983-05-06 | 1984-11-19 | 株式会社ニコン | プリント基板 |
| FR2547440B1 (fr) * | 1983-06-09 | 1986-02-07 | Flonic Sa | Procede de fabrication de cartes a memoire et cartes obtenues suivant ce procede |
| JPS6024093A (ja) * | 1984-06-04 | 1985-02-06 | 株式会社日立製作所 | セラミツク配線基板の製造法 |
-
1986
- 1986-05-20 JP JP61113523A patent/JPH07123182B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62271493A (ja) | 1987-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI246753B (en) | Package substrate for electrolytic leadless plating and manufacturing method thereof | |
| US5203078A (en) | Printed wiring board for IC cards | |
| KR20010020324A (ko) | 반도체 소자 탑재용 기판 및 그 제조 방법 및 반도체 장치 | |
| JP2002009196A (ja) | 半導体装置の製造方法 | |
| JPS6347265B2 (ja) | ||
| KR101961529B1 (ko) | 유전체 필름 없는 전자 모듈 및 그 제조 방법 | |
| JPH0216233B2 (ja) | ||
| JPH07123182B2 (ja) | 半導体装置 | |
| JPH11340609A (ja) | プリント配線板、および単位配線板の製造方法 | |
| JP2565387B2 (ja) | Ｉｃカード用プリント配線板とその製造方法 | |
| JPH08236979A (ja) | 混成集積回路装置およびその製造方法 | |
| JPH0216234B2 (ja) | ||
| JP2749685B2 (ja) | 回路基板の製造方法 | |
| JPH0324383Y2 (ja) | ||
| JP2003013281A (ja) | 電解メッキ方法及びプリント配線基板の製造方法 | |
| JPH07164787A (ja) | Ｉｃカードの製造方法 | |
| JP2002343927A (ja) | 半導体モジュール及びその製造方法 | |
| JPH01210394A (ja) | 集積回路装置 | |
| JP2664730B2 (ja) | Ｉｃカードおよびｉｃモジュール | |
| CN117855185A (zh) | 一种带有侧面焊盘的lga基板及其制作工艺 | |
| JPH01209194A (ja) | 集積回路装置 | |
| JP2510520B2 (ja) | Ｉｃカ−ドおよびｉｃカ−ド用ｉｃモジユ−ル | |
| JP2002123809A (ja) | Ｉｃモジュール、および、それを用いたｉｃカード | |
| JP2739123B2 (ja) | 電子部品搭載用基板の製造方法 | |
| JP2564329B2 (ja) | Ｉｃカードおよびｉｃカード用ｉｃモジュール |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |