JPH0797360B2 - バス制御装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数のバスを有するシステムにおけるバス制
御装置に関するものである。

従来の技術 従来のバス制御装置の一例（例えば、「製品レポートMN
8355（DPU）」、日経データプロ・マイコン、1987.6
版、MC1−164−941〜947ページ、日経マグロウヒル社）
を第３図に示す。第３図は従来のバス制御装置のブロッ
ク図を示すものであり、１はホストバス、２はローカル
バス、３はホストバス１をマスターとなって制御するホ
ストプロセッサ、32はホストバス１とローカルバス２の
両方に対してアクセス可能なプロセッサ、41はホストバ
ス１とローカルバス２の両方を制御するバス調停部、６
はホストバス１とプロセッサ32とを接続する第１のバッ
ファ、７はローカルバス２とプロセッサ32を接続する第
２のバッファ、８はホストプロセッサ３のアドレスとバ
ス調停部41からのホストプロセッサ３に対するバス使用
許可信号をもとにバッファイネーブル信号を出力する第
１のデコーダ、42はプロセッサ32のアドレスとバス調停
部41からのプロセッサ32に対するバス使用許可信号をも
とにバッファイネーブル信号を出力する第２のデコー
ダ、43は２本のバッファイネーブル信号をもとに出力信
号を発生するゲートである。以上のように構成された従
来のバス制御装置においては、プロセッサ32がホストバ
スに対してアクセスしようとするとき、バス調停部41に
バス要求信号を出力してバス調停部41からプロセッサ32
に対するバス使用許可信号を受け取ってからアドレスを
出力し、第２のデコーダ42はそのアドレスをもとに、プ
ロセッサ32のアクセスがホストバス１か、ローカルバス
２かを判断してホストボス１へのアクセスであればゲー
ト43にバッファイネーブル信号を出力する。ゲート43は
第１のバッファ６に対して出力信号を発生してホストバ
ス１とプロセッサ32とを接続する。プロセッサ32がロー
カルバスに対してアクセスしようとするとき、バス調停
部41にバス要求信号を出力してバス調停部41からのプロ
セッサ32に対するバス使用許可信号を受け取ってからア
ドレスを出力し、第２のデコーダ42はそのアドレスをも
とに、プロセッサ32のアクセスがホストバス１か、ロー
カルバス２かを判断してローカルバス２へのアクセスで
あれば第２のバッファ７に対して出力信号を発生してロ
ーカルバス２とプロセッサ32とを接続する。ホストプロ
セッサ３がプロセッサ32に対してアクセスしようとした
とき、バス調停部41にバス要求信号を出力してバス調停
部41からのホストプロセッサ３に対するバス使用許可信
号を受け取ってからアドレスを出力し、第１のデコーダ
８はそのアドレスをもとに、ホストプロセッサ３のアク
セスがプロセッサ32へのアクセスかどうかを判断してプ
ロセッサ32へのアクセスであればゲート43にバッファイ
ネーブル信号を出力する。ゲート43は第１のバッファ６
に対して出力信号を発生してホストプロセッサ３とプロ
セッサ32とを接続する。

発明が解決しようとする課題 しかしながら、前記のような構成では、プロセッサ32か
らのバス要求信号は１本しかないため、バス要求信号を
発生した時点では、そのアクセスがホストバス１、ロー
カルバス２のいずれのバスへのアクセスであるのか判断
できない。このため、必ずバス調停部41でバス使用許可
を得る必要があり、しかも、プロセッサ32はバス使用許
可を得た後にアドレスを出力するので、この時点までホ
ストバス１、ローカルバス２のいずれのバスへのアクセ
スであるのか判定できない。従って、ホストプロセッサ
３がホストバス１を使用している場合、プロセッサ32が
ホストバス１とは直接使用が競合しないローカルバス２
を使用しようとした時にも、バス調停部41はプロセッサ
32のバス使用を一旦待たせることになり、プロセッサ32
のローカルバス２へのアクセスが遅くなるという問題点
を有していた。本発明はかかる点に鑑み、ホストプロセ
ッサからのプロセッサへのアクセスがないとき、プロセ
ッサのローカルバスへのアクセスを高速に行うことがで
きるバス制御装置を提供することを目的とする。

課題を解決するための手段 前記課題を解決するための請求項１記載の発明は、ホス
トバス及びローカルバスの各々に対応した複数のバス要
求信号を発生するプロセッサと、ホストプロセッサから
のバス要求信号と前記プロセッサからの複数のバス要求
信号をもとにバス使用許可信号とバッファイネーブル信
号とを出力するバス調停部と、ホストバスと前記プロセ
ッサとを接続する第１のバッファと、ローカルバスと前
記プロセッサとを接続する第２のバッファと、前記バス
調停部から出力されたホストプロセッサに対する前記バ
ス使用許可信号とホストプロセッサからのアドレスをも
とにホストプロセッサのバッファイネーブル信号を出力
するデコーダとを備え、ホストプロセッサから前記プロ
セッサへのアクセスがない場合、前記バス調停部は前記
プロセッサからのローカルバスに対応したバス要求信号
に基づき、前記第２のバッファへバッファイネーブル信
号を出力し、前記ローカルバスと前記プロセッサを接続
して前記プロセッサから前記ローカルバスへのアクセス
を開始するように構成したことを特徴とするバス制御装
置である。前記課題を解決するための請求項２記載の発
明は、バス要求信号とホストバス及びローカルバスのい
ずれのバスへのアクセスであるかを示す状態信号とを発
生するプロセッサと、ホストプロセッサからのバス要求
信号と前記プロセッサからのバス要求信号と状態信号と
をもとにバス使用許可信号とバッファイネーブル信号と
を出力するバス調停部と、ホストバスと前記プロセッサ
とを接続する第１のバッファと、ローカルバスと前記プ
ロセッサとを接続する第２のバッファと、前記バス調停
部から出力されたホストプロセッサに対する前記バス使
用許可信号とホストプロセッサからのアドレスをもとに
ホストプロセッサのバッファイネーブル信号を出力する
デコーダとを備え、ホストプロセッサから前記プロセッ
サへのアクセスがない場合、前記バス調停部は前記プロ
セッサからのバス要求信号及びローカルバスへのアクセ
スであることを示す状態信号に基づき、前記第２のバッ
ファへバッファイネーブル信号を出力し、前記ローカル
バスと前記プロセッサを接続して前記プロセッサから前
記ローカルバスへのアクセスを開始するように構成した
ことを特徴とするバス制御装置である。

作用 請求項１記載の発明は前記構成により、バス調停部では
プロセッサからのホストバス、ローカルバス各々に対す
るアクセスを独立に制御することが可能となる。即ち、
プロセッサがローカルバスをアクセスするときに、ロー
カルバスに対応したバス要求信号を出力することによっ
て、バス調停部ではホストプロセッサがプロセッサに対
してアクセスを行っていなければ、すぐにプロセッサに
バス使用許可信号を出力して、プロセッサはローカルバ
スに対してアクセスを開始する。同様に、請求項２記載
の発明は前記構成により、バス調停部ではプロセッサか
らのホストバス、ローカルバス各々に対するアクセスを
独立に制御することが可能となる。即ち、プロッサがロ
ーカルバスをアクセスするときに、バス要求信号とロー
カルバスへのアクセスであることを示す状態信号を出力
することによって、バス調停部ではホストプロセッサが
プロセッサに対してアクセスを行っていなければ、すぐ
にプロセッサにバス使用許可信号を出力して、プロセッ
サはローカルバスに対してアクセスを開始する。

実施例 第１図は請求項１記載の発明の実施例におけるバス制御
装置のブロック図を示すものである。第１図の１はホス
トバス、２はローカルバス、３はホストバス１をマスタ
ーとなって制御するホストプロセッサ、４は複数のバス
要求信号を発生するプロセッサ、５はホストバスとロー
カルバスの両方を制御するバス調停部、６はホストバス
１とプロセッサ４とを接続する第１のバッファ、７はロ
ーカルバス２とプロセッサ４を接続する第２のバッフ
ァ、８はホストプロセッサ３のアドレスとバス調停部５
からのホストプロセッサ３に対するバス使用許可信号を
もとにバッファイネーブル信号を出力するデコーダ、９
はバス調停部５からの出力信号とデコーダ８からのバッ
ファイネーブル信号をもとに出力信号を発生するゲート
である。以上のように構成された本実施例のバス制御装
置について、以下その動作を説明する。プロセッサ４が
ホストバス１に対してアクセスしようとするとき、バス
調停部５にホストバスに対応したバス要求信号を出力す
る。次にバス調停部５は、ホストプロセッサ３からのプ
ロセッサ４へのアクセスを示すデコーダ８からのバッフ
ァイネーブル信号とホストプロセッサ３からのバス要求
信号の両方がないときに、プロセッサ４へバス使用許可
信号を出力すると同時にゲート９へ出力信号を発生す
る。ゲート９は第１のバッファ６に対して出力信号を発
生して、第１のバッファ６はホストバス１とプロセッサ
４とを接続し、プロセッサ４はホストバスへのアクセス
を開始する。プロセッサ４がローカルバス２に対してア
クセスしようとするとき、バス調停部５にローカルバス
２に対応したバス要求信号を出力する。次にバス調停部
５は、ホストプロセッサ３からのプロセッサ４へのアク
セスを示すデコーダ８からのバッファイネーブル信号が
ないときに、プロセッサ４へバス使用許可信号を出力す
ると同時に、第２のバッファ７へバッファイネーブル信
号を出力する。第２のバッファ７はローカルバス２とプ
ロセッサ４とを接続しプロセッサ４はローカルバス２へ
のアクセスを開始する。ホストプロセッサ３がプロセッ
サ４に対してアクセスしようとするとき、ホストプロセ
ッサ３はバス使用に先だってバス調停部５にバス要求信
号を出力してバス調停部５からのホストプロセッサ３に
対するバス使用許可信号を受け取ってからアドレスを出
力し、デコーダ８はアドレスをもとに、ホストプロセッ
サ３のアクセスがプロセッサ４へのアクセスかどうかを
判断して、プロセッサ４へのアクセスであればゲート９
とバス調停部５にバッファイネーブル信号を出力する。
ゲート９は第１のバッファ６に対して出力信号を発生し
てホストプロセッサ３とプロセッサ４とをホストバス１
を介して接続する。以上のように本実施例によれば、ホ
ストバス及びローカルバスの各々に対応した複数のバス
要求信号を発生するプロセッサと、ホストプロセッサか
らのバス要求信号とプロセッサからの複数のバス要求信
号をもとにバス使用許可信号とバッファイネーブル信号
とを出力するバス調停部とを設けることによりホストプ
ロセッサからのプロセッサへのアクセスがない場合、プ
ロセッサはホストバスの状態とは無関係に高速にローカ
ルバスへアクセスすることができる。第２図は請求項２
記載の発明の実施例におけるバス制御装置のブロック図
を示すものである。第２図の１はホストバス、２はロー
カルバス、３はホストバス１をマスターとなって制御す
るホストプロセッサ、21はバス要求信号といずれのバス
へのアクセスであるかを示す状態信号を発生するプロセ
ッサ、22はホストバス１とローカルバス２の両方を制御
するバス調停部、６はホストバス１とプロセッサ21とを
接続する第１のバッファ、７はローカルバス２とプロセ
ッサ21を接続する第２のバッファ、８はホストプロセッ
サ３のアドレスとバス調停部22からのホストプロセッサ
３に対するバス使用許可信号をもとにバッファイネーブ
ル信号を出力するデコーダ、９はバス調停部22からの出
力信号とデコーダ８からのバッファイネーブル信号をも
とに出力信号を発生するゲートである。以上のように構
成された本実施例のバス制御装置について、以下その動
作を説明する。プロセッサ21がホストバス１に対してア
クセスしようとするとき、バス調停部22にバス要求信号
と今回のアクセスがホストバス１へのアクセスであるこ
とを示す状態信号（バスに番号付けして制御する場合は
バスの番号）を出力する。次にバス調停部22は、ホスト
プロセッサ３からのプロセッサ21へのアクセスを示すデ
コーダ８からのバッファイネーブル信号とホストプロセ
ッサ３からのバス要求信号の両方がないときに、プロセ
ッサ21へバス使用許可信号を出力すると同時にゲート９
へ出力信号を発生する。ゲート９は第１のバッファ６に
対して出力信号を発生して、第１のバッファ６はホスト
バス１とプロセッサ21とを接続し、プロセッサ21はホス
トバス１へのアクセスを開始する。プロセッサ21がロー
カルバス２に対してアクセスしようとするとき、バス調
停部22にバス要求信号と今回のアクセクがローカルバス
２へのアクセスであることを示す状態信号を出力する。
次にバス調停部22は、ホストプロセッサ３からのプロセ
ッサ21へのアクセスを示すデコーダ８からのバッファイ
ネーブル信号がないときに、プロセッサ21へバス使用許
可信号を出力すると同時に、第２のバッファ７へバッフ
ァイネーブル信号を出力する。第２のバッファ７はロー
カルバス２とプロセッサ21とを接続しプロセッサ21はロ
ーカルバス２へのアクセスを開始する。ホストプロセッ
サ３がプロセッサ21に対してアクセスしようとすると
き、バス調停部22にバス要求信号を出力してバス調停部
22からのホストプロセッサ３に対するバス使用許可信号
を受け取ってからアドレスを出力し、デコーダ８はその
アドレスをもとに、ホストプロセッサ３のアクセスがプ
ロセッサ21へのアクセスかどうかを判断して、プロセッ
サ21へのアクセスであればゲート９とバス調停部22にバ
ッファイネーブル信号を出力する。ゲート９は第１のバ
ッファ６に対して出力信号を発生してホストプロセッサ
３とプロセッサ21とをホストバスに介して接続する。以
上のように本実施例によれば、バス要求信号といずれの
バスへのアクセスであるか示す状態信号を発生するプロ
セッサと、ホストプロセッサからのバス要求信号とプロ
セッサからのバス要求信号と状態信号をもとにバス使用
許可信号とバッファイネーブル信号を出力するバス調停
部とを設けることによりホストプロセッサからのプロセ
ッサへのアクセスがない場合、プロセッサはホストバス
の状態とは無関係に高速にローカルバスへアクセスする
ことができる。

発明の効果 以上説明したように、第１、第２の発明によればホスト
バスがホストプロセッサによって使用されていたとして
も、ホストプロセッサからのプロセッサへのアクセスが
ない場合、プロセッサからのローカルバスへのアクセス
は、ホストバスの状態とは無関係に高速にアクセスする
ことができ、その実用的効果は大きい。

【図面の簡単な説明】

第１図は請求項１記載の発明の実施例のバス制御装置の
ブロック図、第２図は請求項２記載の発明の実施例のバ
ス制御装置のブロック図、第３図は従来のバス制御装置
のブロック図である。 １……ホストバス、２……ローカルバス、３……ホスト
プロセッサ、４……プロセッサ、５……バス調停部、６
……第１のバッファ、７……第２のバッファ、８……デ
コーダ、９……ゲート、21……プロセッサ、22……バス
調停部、41……バス調停部、42……第２のデコーダ、43
……ゲート。

Claims (2)

【特許請求の範囲】
1. 【請求項１】ホストバス及びローカルバスの各々に対応
   した複数のバス要求信号を発生するプロセッサと、ホス
   トプロセッサからのバス要求信号と前記プロセッサから
   の複数のバス要求信号をもとにバス使用許可信号とバッ
   ファイネーブル信号とを出力するバス調停部と、前記ホ
   ストバスと前記プロセッサとを接続する第１のバッファ
   と、前記ローカルバスと前記プロセッサとを接続する第
   ２のバッファと、前記バス調停部から出力されたホスト
   プロセッサに対する前記バス使用許可信号とホストプロ
   セッサからのアドレスをもとにホストプロセッサのバッ
   ファイネーブル信号を出力するデコーダとを備え、ホス
   トプロセッサから前記プロセッサへのアクセスがない場
   合、前記バス調停部は前記プロセッサからのローカルバ
   スに対応したバス要求信号に基づき、前記第２のバッフ
   ァへバッファイネーブル信号を出力し、前記ローカルバ
   スと前記プロセッサを接続して前記プロセッサから前記
   ローカルバスへのアクセスを開始するように構成したこ
   とを特徴とするバス制御装置。
2. 【請求項２】バス要求信号とホストバス及びローカルバ
   スのいずれのバスへのアクセスであるかを示す状態信号
   とを発生するプロセッサと、ホストプロセッサからのバ
   ス要求信号と前記プロセッサからのバス要求信号と状態
   信号をもとにバス使用許可信号とバッファイネーブル信
   号とを出力するバス調停部と、前記ホストバスと前記プ
   ロセッサとを接続する第１のバッファと、前記ローカル
   バスと前記プロセッサとを接続する第２のバッファと、
   前記バス調停部から出力されたホストプロセッサに対す
   る前記バス使用許可信号とホストプロセッサからのアド
   レスをもとにホストプロセッサのバッファイネーブル信
   号を出力するデコーダとを備え、ホストプロセッサから
   前記プロセッサへのアクセスがない場合、前記バス調停
   部は前記プロセッサからのバス要求信号及びローカルバ
   スへのアクセスであることを示す状態信号に基づき、前
   記第２のバッファへバッファイネーブル信号を出力し、
   前記ローカルバスと前記プロセッサを接続して前記プロ
   セッサから前記ローカルバスへのアクセスを開始するよ
   うに構成したことを特徴とするバス制御装置。