JPH0794408A - ２つの結晶化半導体材料を整合させる方法及び半導体素子 - Google Patents
２つの結晶化半導体材料を整合させる方法及び半導体素子Info
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Abstract
(57)【要約】 （修正有）
【目的】 第１の材料からなる基板上に異なる結晶格子
定数をもつ第２の材料層を成長させて平面構造を得るた
めに、２種の材料の格子定数間の不整合による応力のた
め生じる基板の弯曲を回避する方法及びそれ適用した半
導体素子を提供する。 【構成】 第１材料Ｓｉ基板５上に第２材料ＧａＡｓの
不整合な層７を成長させる場合、基板の面９上にＧａＡ
ｓにより誘発される格子膨張を相殺するために、Ｓｉよ
り高い原子容のＯ原子をイオン注入する。Ｓｉ中に高
温、１５０ＫｅＶでＯ原子を打込むと表面下方でＯ密度
は最高になり、焼鈍すると基板の下方に均一厚さのＳｉ
Ｏ２層が生成し、その格子は膨張して変形ドメイン６を
形成する。基板面９上にＧａＡｓ層をエピタキシさせれ
ば不整合が生じるので、低い投与量の第２のイオン打込
みで打込み層１０を形成する。次に面９上に層７を成長
させると基板の凸状弯曲を相殺する凹状湾曲が起り平坦
になる。
定数をもつ第２の材料層を成長させて平面構造を得るた
めに、２種の材料の格子定数間の不整合による応力のた
め生じる基板の弯曲を回避する方法及びそれ適用した半
導体素子を提供する。 【構成】 第１材料Ｓｉ基板５上に第２材料ＧａＡｓの
不整合な層７を成長させる場合、基板の面９上にＧａＡ
ｓにより誘発される格子膨張を相殺するために、Ｓｉよ
り高い原子容のＯ原子をイオン注入する。Ｓｉ中に高
温、１５０ＫｅＶでＯ原子を打込むと表面下方でＯ密度
は最高になり、焼鈍すると基板の下方に均一厚さのＳｉ
Ｏ２層が生成し、その格子は膨張して変形ドメイン６を
形成する。基板面９上にＧａＡｓ層をエピタキシさせれ
ば不整合が生じるので、低い投与量の第２のイオン打込
みで打込み層１０を形成する。次に面９上に層７を成長
させると基板の凸状弯曲を相殺する凹状湾曲が起り平坦
になる。
Description
【０００１】
【産業上の利用分野】本発明は、所与の結晶格子パラメ
ータを有する材料の層を異なる格子パラメータを有する
異なる材料できた基板上に成長させる方法に関する。本
発明は実質的には半導体材料に適用され、本発明は、本
発明の方法によって成長させた材料から得られる半導体
素子をも含む。
ータを有する材料の層を異なる格子パラメータを有する
異なる材料できた基板上に成長させる方法に関する。本
発明は実質的には半導体材料に適用され、本発明は、本
発明の方法によって成長させた材料から得られる半導体
素子をも含む。
【０００２】
【従来の技術】ここ数年にわたり、よりよい性能特性を
有する電子回路を製造するために、種々の半導体材料の
最も有望な特性を相互に組み合わせる傾向がある。例え
ば１つの同じチップ上に、光電用途を有し、またマイク
ロ波回路用途に公知の第III-V族材料を、その技術は大
規模集積回路のためによく錬成されており貴重な熱的及
び機械的特性を有するシリコンと組み合わせることが求
められている。
有する電子回路を製造するために、種々の半導体材料の
最も有望な特性を相互に組み合わせる傾向がある。例え
ば１つの同じチップ上に、光電用途を有し、またマイク
ロ波回路用途に公知の第III-V族材料を、その技術は大
規模集積回路のためによく錬成されており貴重な熱的及
び機械的特性を有するシリコンと組み合わせることが求
められている。
【０００３】例えば、シリコンウェーハはＧａＡｓウェ
ーハより脆くなく、高い熱伝導イオン容量を有し、しか
もより経済的であることが知られている。従ってＧａＡ
ｓの高速性をシリコンの熱伝導容量と結び付けるため
に、シリコン基板上にＧａＡｓ回路を製造することが価
値があろうことは、かなり早いうちに明らかとなった。
ーハより脆くなく、高い熱伝導イオン容量を有し、しか
もより経済的であることが知られている。従ってＧａＡ
ｓの高速性をシリコンの熱伝導容量と結び付けるため
に、シリコン基板上にＧａＡｓ回路を製造することが価
値があろうことは、かなり早いうちに明らかとなった。
【０００４】実際のところこの種の構造体は所定数の困
難に直面しており、なかでも最も一般に引き合いに出さ
れることはその結晶構造に関することであり、ダイヤモ
ンド構造のＳｉにおいては３００°Ｋでａ＝５．４３０
８８Åであり、閃亜鉛鉱構造のＧａＡｓにおいては３０
０°Ｋでａ＝５．６５２８Åである。格子パラメータの
相対差Δａ／ａ＝４．１％は、Ｌｏｈｍｅｒ転位の源で
あり、ヘテロエピタキシの界面において６０°転位とな
る。このような転位は、ＧａＡｓの格子とＳｉの格子と
の一部整合を許すが、回路の電子特性を劣化させるＧａ
Ａｓの欠陥の源となる。
難に直面しており、なかでも最も一般に引き合いに出さ
れることはその結晶構造に関することであり、ダイヤモ
ンド構造のＳｉにおいては３００°Ｋでａ＝５．４３０
８８Åであり、閃亜鉛鉱構造のＧａＡｓにおいては３０
０°Ｋでａ＝５．６５２８Åである。格子パラメータの
相対差Δａ／ａ＝４．１％は、Ｌｏｈｍｅｒ転位の源で
あり、ヘテロエピタキシの界面において６０°転位とな
る。このような転位は、ＧａＡｓの格子とＳｉの格子と
の一部整合を許すが、回路の電子特性を劣化させるＧａ
Ａｓの欠陥の源となる。
【０００５】欠陥の密度を制限するように格子パラメー
タを整合することを目的とした多数の研究が公開されて
いるが、それら公開された研究に記載されている全ての
方法は、２つの不整合材料間に緩衝層を使用している。
タを整合することを目的とした多数の研究が公開されて
いるが、それら公開された研究に記載されている全ての
方法は、２つの不整合材料間に緩衝層を使用している。
【０００６】図１の例は公知の方法の模式図であって、
単結晶Ｓｉ基板１の上に、厚さ４μｍ未満の非晶質Ｇａ
Ａｓの層２と、多結晶ＧａＡｓの層３とを成長させたも
のである。
単結晶Ｓｉ基板１の上に、厚さ４μｍ未満の非晶質Ｇａ
Ａｓの層２と、多結晶ＧａＡｓの層３とを成長させたも
のである。
【０００７】図２に示した別の方法では、ＧａＡｓ表面
層３をエピタキシャル成長させる前にｓｉ基板１上に超
格子層群４を、金属有機化学蒸着（ＭＯＣＶＤ）として
公知の有機金属エピタキシによって成長させている。こ
のような超格子を形成すると、例えばシリコン（ａ＝
５．４３０８８Å）とわずかに不整合なＡｌＰまたはＧ
ａＰ（ａ＝５．４５１０及び５．４５１２Å）、次いで
ＧａＰ／ＧａＡｓＰ、次いでＧａＡｓＰ／ＧａＡｓとい
うように相互にほんの少し不整合な一連の材料を含み有
利である。
層３をエピタキシャル成長させる前にｓｉ基板１上に超
格子層群４を、金属有機化学蒸着（ＭＯＣＶＤ）として
公知の有機金属エピタキシによって成長させている。こ
のような超格子を形成すると、例えばシリコン（ａ＝
５．４３０８８Å）とわずかに不整合なＡｌＰまたはＧ
ａＰ（ａ＝５．４５１０及び５．４５１２Å）、次いで
ＧａＰ／ＧａＡｓＰ、次いでＧａＡｓＰ／ＧａＡｓとい
うように相互にほんの少し不整合な一連の材料を含み有
利である。
【０００８】しかしながら、種々の公知の方法で転位の
数を制限し得るが、これらの方法は２つの材料間の界面
にかかる応力または張力の作用下の基板の湾曲を考慮し
ていない。厚さ１〜４μｍのＧａＡｓ層で覆われた厚さ
３２０μｍの基板においては、曲率半径は２０〜５ｍの
間で変化する。これは、直径２インチ（約５ｃｍ）を有
する基板は最高５０μｍまで偏向し得、これが厚さ約１
μｍの層において、また（電界効果トランジスタのゲー
トに関するように）サブミクロンの厚さを有することが
しばしば求められるパターンにおいて、マスキング作業
または打込み作業する上での大きな障害となることを意
味する。
数を制限し得るが、これらの方法は２つの材料間の界面
にかかる応力または張力の作用下の基板の湾曲を考慮し
ていない。厚さ１〜４μｍのＧａＡｓ層で覆われた厚さ
３２０μｍの基板においては、曲率半径は２０〜５ｍの
間で変化する。これは、直径２インチ（約５ｃｍ）を有
する基板は最高５０μｍまで偏向し得、これが厚さ約１
μｍの層において、また（電界効果トランジスタのゲー
トに関するように）サブミクロンの厚さを有することが
しばしば求められるパターンにおいて、マスキング作業
または打込み作業する上での大きな障害となることを意
味する。
【０００９】本発明の方法は２つの目的を有する。本発
明の方法は、第１の材料でできた基板を事前に変形また
は湾曲させる。この変形または湾曲は基板面のいずれか
一方に、基板上に第２の材料の層を成長させることによ
り導入される変形に対抗し且つそれを相殺するように計
算されて設けられる。第２の目的は、基板表面の格子パ
ラメータを第２の材料層のものと整合させるために、基
板表面の結晶構造を変更することである。
明の方法は、第１の材料でできた基板を事前に変形また
は湾曲させる。この変形または湾曲は基板面のいずれか
一方に、基板上に第２の材料の層を成長させることによ
り導入される変形に対抗し且つそれを相殺するように計
算されて設けられる。第２の目的は、基板表面の格子パ
ラメータを第２の材料層のものと整合させるために、基
板表面の結晶構造を変更することである。
【００１０】エピタキシ後に基板が受けるものとは逆向
きの湾曲を基板に与えるために、その原子容が基板材料
の原子容とは異なり、（凸形または凹形を誘発する）一
方または他方の方向の湾曲を基板ウェーハに誘発する応
力または張力を結晶構造にかける原子を結晶格子の浅い
ところに挿入することにより、基板を湾曲させる。原子
を挿入する最も適当な方法はイオン打込みによるもので
ある。
きの湾曲を基板に与えるために、その原子容が基板材料
の原子容とは異なり、（凸形または凹形を誘発する）一
方または他方の方向の湾曲を基板ウェーハに誘発する応
力または張力を結晶構造にかける原子を結晶格子の浅い
ところに挿入することにより、基板を湾曲させる。原子
を挿入する最も適当な方法はイオン打込みによるもので
ある。
【００１１】この同じ方法は更に有利なことに、転位の
数を制限することによって第２の材料の層の成長に便宜
を与えるように、基板表面の結晶格子を変更するために
使用することができる。２つの材料の格子パラメータ及
び線形膨張係数に従って、打込みは基板の一面のみまた
は両面に行われる。
数を制限することによって第２の材料の層の成長に便宜
を与えるように、基板表面の結晶格子を変更するために
使用することができる。２つの材料の格子パラメータ及
び線形膨張係数に従って、打込みは基板の一面のみまた
は両面に行われる。
【００１２】
【課題を解決するための手段】特に本発明は、第１の材
料でできた基板上に第２の材料でできた層を成長させる
ことにより平面構造を得るために、不整合の格子パラメ
ータを有する２種の結晶化半導体材料を相互に整合させ
る方法であって、第１のステップにおいて、前記基板へ
の応力を誘発する変形用ドメインをその結晶格子中に導
入することにより該基板を変形し、第２のステップにお
いて前記応力を、前記第２の材料の層を前記基板上に成
長させることにより課される逆方向応力によって相殺に
する方法に係わる。
料でできた基板上に第２の材料でできた層を成長させる
ことにより平面構造を得るために、不整合の格子パラメ
ータを有する２種の結晶化半導体材料を相互に整合させ
る方法であって、第１のステップにおいて、前記基板へ
の応力を誘発する変形用ドメインをその結晶格子中に導
入することにより該基板を変形し、第２のステップにお
いて前記応力を、前記第２の材料の層を前記基板上に成
長させることにより課される逆方向応力によって相殺に
する方法に係わる。
【００１３】
【実施例】本発明は、添付の図面の参照による本発明全
般の及び特定実施例の詳細説明からより明らかとなるで
あろう。
般の及び特定実施例の詳細説明からより明らかとなるで
あろう。
【００１４】本発明の方法は全ての結晶化材料に係わる
が、より一般的には半導体工業において使用される第IV
族、第III-V族、第II-VI族及び第IV-VI族の材料におい
て貴重である。この理由により、本発明の基本原理をま
ず図３〜図５を参照して説明する。
が、より一般的には半導体工業において使用される第IV
族、第III-V族、第II-VI族及び第IV-VI族の材料におい
て貴重である。この理由により、本発明の基本原理をま
ず図３〜図５を参照して説明する。
【００１５】図３においては、残りの作業において基板
として作用する第１の単結晶半導体材料５でできたウェ
ーハを考える。この材料は、３００°Ｋで規定される第
１の結晶格子パラメータａ1と、線形膨張係数δ1とを有
する。このウェーハは例えば直径２インチ、厚さ約３０
０〜３５０μｍを有しており、最初は完全に平坦であ
る。
として作用する第１の単結晶半導体材料５でできたウェ
ーハを考える。この材料は、３００°Ｋで規定される第
１の結晶格子パラメータａ1と、線形膨張係数δ1とを有
する。このウェーハは例えば直径２インチ、厚さ約３０
０〜３５０μｍを有しており、最初は完全に平坦であ
る。
【００１６】上記基板上に成長させる第２の半導体材料
７は第２の結晶格子パラメータａ2と、第２の線形膨張
係数δ2とを有する。基板上に第２の材料の層を成長さ
せるのに一般的に使用される方法は、例えば、分子ビー
ムエピタキシ（ＭＢＥ）または金属有機化学蒸着であ
る。
７は第２の結晶格子パラメータａ2と、第２の線形膨張
係数δ2とを有する。基板上に第２の材料の層を成長さ
せるのに一般的に使用される方法は、例えば、分子ビー
ムエピタキシ（ＭＢＥ）または金属有機化学蒸着であ
る。
【００１７】ａ1、ａ2、δ1及びδ2が既知であるとし
て、基板５上にエピタキシャル成長させた基板５とは不
整合な層７は、薄い基板ウェーハ５を変形し且つそれに
凸状湾曲（応力による）または凹状湾曲（張力による）
いずれかの湾曲を与える応力または張力を結晶構造にか
ける。説明を簡単にするために、図４に示すように層７
が基板５を凸形にする、即ち第２の材料７は、全ての作
業が終了しウェーハが周囲温度に戻ったときに第１の材
料５の結晶構造を伸長させるものと仮定する。
て、基板５上にエピタキシャル成長させた基板５とは不
整合な層７は、薄い基板ウェーハ５を変形し且つそれに
凸状湾曲（応力による）または凹状湾曲（張力による）
いずれかの湾曲を与える応力または張力を結晶構造にか
ける。説明を簡単にするために、図４に示すように層７
が基板５を凸形にする、即ち第２の材料７は、全ての作
業が終了しウェーハが周囲温度に戻ったときに第１の材
料５の結晶構造を伸長させるものと仮定する。
【００１８】この基板の変形を回避するために本発明は
第１のステップにおいて、第２のステップにおける第２
の材料のエピタキシによって誘発される変形とは反対の
方向の変形を基板に誘発することから始めることを提案
する。
第１のステップにおいて、第２のステップにおける第２
の材料のエピタキシによって誘発される変形とは反対の
方向の変形を基板に誘発することから始めることを提案
する。
【００１９】即ち上記例では、基板の第１の面９上に第
２の材料によって誘発される格子の膨張を相殺するため
に、基板５の第２の面８上にある結晶格子を膨張させね
ばならない。この結晶格子の膨張は、高い原子容を有す
る原子を、Ｓｉｍｏｘ法として公知のものに類似の方法
に従ってイオン打込みすることにより適当に行なうこと
ができる。
２の材料によって誘発される格子の膨張を相殺するため
に、基板５の第２の面８上にある結晶格子を膨張させね
ばならない。この結晶格子の膨張は、高い原子容を有す
る原子を、Ｓｉｍｏｘ法として公知のものに類似の方法
に従ってイオン打込みすることにより適当に行なうこと
ができる。
【００２０】シリコン基板に係わる上記方法において
は、シリカＳｉＯ2を形成するためにシリコン中に酸素
を６００〜１２００℃で１５０ＫｅＶのエネルギレベル
で打込む。打込む酸素原子の密度は、極めて高いエネル
ギを与えたが故にシリコン表面下方で最高となる。適当
に焼なましすることによりシリカを、優れた品質の酸素
非含有シリコン層の下方に位置する連続で且つ均等な厚
さ約３μｍの層状に沈澱させることができる。シリコン
原子１つ当たりのシリカの原子容は実際はシリコンの２
倍であって、シリコンは拡大状態にあり、その結晶格子
は膨張している。
は、シリカＳｉＯ2を形成するためにシリコン中に酸素
を６００〜１２００℃で１５０ＫｅＶのエネルギレベル
で打込む。打込む酸素原子の密度は、極めて高いエネル
ギを与えたが故にシリコン表面下方で最高となる。適当
に焼なましすることによりシリカを、優れた品質の酸素
非含有シリコン層の下方に位置する連続で且つ均等な厚
さ約３μｍの層状に沈澱させることができる。シリコン
原子１つ当たりのシリカの原子容は実際はシリコンの２
倍であって、シリコンは拡大状態にあり、その結晶格子
は膨張している。
【００２１】本発明の方法は、上記方法から誘導される
技法を実現する。即ち、同じエネルギ及び温度条件下
で、Ｓｉｍｏｘ法の約１０分の１の酸素を打込む。これ
は、ＳｉＯ2の連続相ではなくて、図３に参照番号６で
示したシリカの独立ドメインを形成することになる。こ
れらのドメイン６は、基板ウェーハの湾曲をもたらす膨
張の原因となる結晶格子の変形を生じる。ＳｉＯ2ドメ
インは、打込みによって生成された応力と第２の材料の
エピタキシによって生成された応力との２つの応力が相
互に打消し合うように、２つの基板面のいずれか一方の
上に打込まれる。
技法を実現する。即ち、同じエネルギ及び温度条件下
で、Ｓｉｍｏｘ法の約１０分の１の酸素を打込む。これ
は、ＳｉＯ2の連続相ではなくて、図３に参照番号６で
示したシリカの独立ドメインを形成することになる。こ
れらのドメイン６は、基板ウェーハの湾曲をもたらす膨
張の原因となる結晶格子の変形を生じる。ＳｉＯ2ドメ
インは、打込みによって生成された応力と第２の材料の
エピタキシによって生成された応力との２つの応力が相
互に打消し合うように、２つの基板面のいずれか一方の
上に打込まれる。
【００２２】このことは図５に示してあり、この図は、
２つの作業が終了して基板が周囲温度に戻ったときの、
その表面上にエピタキシされた基板を示す。図３に対応
する第１のステップにおいては、ドメイン６を形成する
イオン打込みによってこの基板は１つの方向に意図的に
変形されている。図４に対応する第２のステップにおい
ては第２の材料７のエピタキシが、この意図的に誘導さ
れた変形を相殺する変形を与え、基板は平坦になる。
２つの作業が終了して基板が周囲温度に戻ったときの、
その表面上にエピタキシされた基板を示す。図３に対応
する第１のステップにおいては、ドメイン６を形成する
イオン打込みによってこの基板は１つの方向に意図的に
変形されている。図４に対応する第２のステップにおい
ては第２の材料７のエピタキシが、この意図的に誘導さ
れた変形を相殺する変形を与え、基板は平坦になる。
【００２３】より一般的には多数のイオンまたは原子を
打込むことができ、これらはドーパントまたは非ドーパ
ントの金属またはメタロイドとすることができる。しか
しながら、ＳｉＯ2、ＳｉＣ及びＳｉ3Ｎ4をもたらす酸
素、炭素及び窒素が最も一般に使用される元素である。
打込む量、焼なまし温度及び一方または他方の方向に変
形を得る必要性に従って、化学量化合物の変形用ドメイ
ンを形成したり、またはＳｉ−０、Ｓｉ−Ｃ、Ｓｉ−Ｎ
の化学結合が形成されたところで止めることが可能であ
るが、いかなる場合でも結晶構造は変形する。
打込むことができ、これらはドーパントまたは非ドーパ
ントの金属またはメタロイドとすることができる。しか
しながら、ＳｉＯ2、ＳｉＣ及びＳｉ3Ｎ4をもたらす酸
素、炭素及び窒素が最も一般に使用される元素である。
打込む量、焼なまし温度及び一方または他方の方向に変
形を得る必要性に従って、化学量化合物の変形用ドメイ
ンを形成したり、またはＳｉ−０、Ｓｉ−Ｃ、Ｓｉ−Ｎ
の化学結合が形成されたところで止めることが可能であ
るが、いかなる場合でも結晶構造は変形する。
【００２４】これまでは不整合材料７のエピタキシによ
って基板５内に誘導される湾曲のみを考慮し、本発明は
平坦な基板を得る手段を提案した。しかしながら、定義
によれば不整合である基板５とエピタキシャル成長層７
との間の界面を考慮することも必要である。作業特性
（格子パラメータ、熱膨張係数）が、変形用原子６を基
板面８に埋め込み、且つ材料７のエピタキシを基板の他
方の面９に行なうようなものであるならば、界面９には
不整合が生じる。
って基板５内に誘導される湾曲のみを考慮し、本発明は
平坦な基板を得る手段を提案した。しかしながら、定義
によれば不整合である基板５とエピタキシャル成長層７
との間の界面を考慮することも必要である。作業特性
（格子パラメータ、熱膨張係数）が、変形用原子６を基
板面８に埋め込み、且つ材料７のエピタキシを基板の他
方の面９に行なうようなものであるならば、界面９には
不整合が生じる。
【００２５】このときには、面９下の変形用原子の打込
みによって基板の格子パラメータをエピタキシャル成長
材料のものと整合させる中間ステップを導入することが
必要である。この第２の打込みは、面８下方の第１の打
込みより低い投与量で行なう。そうでないとこれら２回
の打込みによって導入される湾曲が相互に相殺してしま
う。第２の打込みの投与量は存在する２種の材料に依存
する。このことで図５に示したように、２種の材料を相
互に整合させる層１０が与えられる。
みによって基板の格子パラメータをエピタキシャル成長
材料のものと整合させる中間ステップを導入することが
必要である。この第２の打込みは、面８下方の第１の打
込みより低い投与量で行なう。そうでないとこれら２回
の打込みによって導入される湾曲が相互に相殺してしま
う。第２の打込みの投与量は存在する２種の材料に依存
する。このことで図５に示したように、２種の材料を相
互に整合させる層１０が与えられる。
【００２６】最初の打込み６が行われるべき面は格子パ
ラメータだけでなくそれぞれの膨張係数にも依存する。
Ｓｉ上にＧａＡｓをエピタキシャル成長させる例を特に
記載する。ＧａＡｓは格子パラメータａ＝５．６５２８
Åを有する。これは、シリコン５がガリウムヒ素７に応
力をかけ基板側面が凸面になる（面８）図４に示したよ
うな変形を与える。
ラメータだけでなくそれぞれの膨張係数にも依存する。
Ｓｉ上にＧａＡｓをエピタキシャル成長させる例を特に
記載する。ＧａＡｓは格子パラメータａ＝５．６５２８
Åを有する。これは、シリコン５がガリウムヒ素７に応
力をかけ基板側面が凸面になる（面８）図４に示したよ
うな変形を与える。
【００２７】実際にはこれとは反対にエピタキシが終了
して冷却した後にはＧａＡｓの線形膨張係数（６．８６
×１０-6／°Ｋ）は、図６に示したような基板側面（面
８）が凸形となる変形を強要するが故に、図４は６００
〜１２００℃の温度でＧａＡｓを成長させる間だけのも
のである。
して冷却した後にはＧａＡｓの線形膨張係数（６．８６
×１０-6／°Ｋ）は、図６に示したような基板側面（面
８）が凸形となる変形を強要するが故に、図４は６００
〜１２００℃の温度でＧａＡｓを成長させる間だけのも
のである。
【００２８】しかしながらＧａＡｓの厚さは尚考慮せね
ばならない。実際、（シリコン側から見て）２次元圧縮
力のように作用する（格子パラメータの）不整合の応力
は、厚さ０．３μｍ未満のＧａＡｓ層中で優勢であり、
シリコン基板はその結晶構造に強いて図４の変形を賦与
する。これとは対照的に、（ＧａＡｓ側から見て）２次
元伸び力として作用する（膨張係数による）熱的応力
は、厚さ０．３μｍ未満のＧａＡｓ層中で優勢であり、
ＧａＡｓ層はその結晶格子に強いて図６の変形を賦与す
る。
ばならない。実際、（シリコン側から見て）２次元圧縮
力のように作用する（格子パラメータの）不整合の応力
は、厚さ０．３μｍ未満のＧａＡｓ層中で優勢であり、
シリコン基板はその結晶構造に強いて図４の変形を賦与
する。これとは対照的に、（ＧａＡｓ側から見て）２次
元伸び力として作用する（膨張係数による）熱的応力
は、厚さ０．３μｍ未満のＧａＡｓ層中で優勢であり、
ＧａＡｓ層はその結晶格子に強いて図６の変形を賦与す
る。
【００２９】結果として、０．３μｍ以上の厚さを有す
るＧａＡｓ層７をシリコン基板５上にエピタキシャル成
長させるような一般的なケースでは、図７に示すように
エピタキシャル層７を担持する基板５の面９上に１回も
しくは２回の打込みを行なうべきである。第１の打込み
は変形用ドメイン６を生成するために使用され、これら
のドメイン６は基板に、面９が凸状湾曲するような結晶
構造の膨張を与える。もし必要であればより少ない投与
量の第２の打込みによって、面９下方の層１０の格子パ
ラメータを整合させる。次いで、この同じ面９上にＧａ
Ａｓ層７のエピタキシャル成長させると、先の凸状湾曲
を相殺する凹状湾曲が行われる。こうしてエピタキシャ
ル成長ウェーハは平坦になる。
るＧａＡｓ層７をシリコン基板５上にエピタキシャル成
長させるような一般的なケースでは、図７に示すように
エピタキシャル層７を担持する基板５の面９上に１回も
しくは２回の打込みを行なうべきである。第１の打込み
は変形用ドメイン６を生成するために使用され、これら
のドメイン６は基板に、面９が凸状湾曲するような結晶
構造の膨張を与える。もし必要であればより少ない投与
量の第２の打込みによって、面９下方の層１０の格子パ
ラメータを整合させる。次いで、この同じ面９上にＧａ
Ａｓ層７のエピタキシャル成長させると、先の凸状湾曲
を相殺する凹状湾曲が行われる。こうしてエピタキシャ
ル成長ウェーハは平坦になる。
【００３０】打込みは、結晶の格子構造を変更し得る唯
一の方法ではない。金属、酸化物、窒化物、半導体材料
などの不整合格子を有する任意の材料の層をエピタキシ
のような方法で成長させると、それ自体も不整合格子を
有する第２の材料のエピタキシが前記湾曲を相殺し、界
面に転位がほとんどないエピタキシ基板を与えるような
方向の湾曲を誘導し得る。本発明の方法は明らかに、少
なくとも２種の異なる半導体材料の特性を組合わせるト
ランジスト及び集積回路のような半導体素子を製造する
ことに適用し得る。かかる半導体素子は、エピタキシャ
ル成長層中に転位がなくとも格子パラメータの整合を可
能とする結晶構造の変形用ドメインが基板中に存在する
ことを特徴とする。
一の方法ではない。金属、酸化物、窒化物、半導体材料
などの不整合格子を有する任意の材料の層をエピタキシ
のような方法で成長させると、それ自体も不整合格子を
有する第２の材料のエピタキシが前記湾曲を相殺し、界
面に転位がほとんどないエピタキシ基板を与えるような
方向の湾曲を誘導し得る。本発明の方法は明らかに、少
なくとも２種の異なる半導体材料の特性を組合わせるト
ランジスト及び集積回路のような半導体素子を製造する
ことに適用し得る。かかる半導体素子は、エピタキシャ
ル成長層中に転位がなくとも格子パラメータの整合を可
能とする結晶構造の変形用ドメインが基板中に存在する
ことを特徴とする。
【図１】２種の異なる材料を整合させる従来の層の例を
示す図である。
示す図である。
【図２】２種の異なる材料を整合させる従来の層の別の
例を示す図である。
例を示す図である。
【図３】本発明の第１のステップにおける打込みによっ
て変形した基板の断面図である。
て変形した基板の断面図である。
【図４】本発明の第２ステップにおけるエピタキシによ
って変形した基板の断面図である。
って変形した基板の断面図である。
【図５】本発明の上記２つのステップから得られる変形
していない状態の同じ基板の断面図である。
していない状態の同じ基板の断面図である。
【図６】本発明による補正のない、その上にＧａＡｓ層
が堆積されたＳｉ基板の断面図である。
が堆積されたＳｉ基板の断面図である。
【図７】ＧａＡｓの表面層を有する、本発明に従って補
償されたＳｉ基板の断面図である。
償されたＳｉ基板の断面図である。
【符号の説明】 １，５ 第１の材料層 ２ 非晶質ＧａＡｓ層 ３．７ 第２の材料層 ４ 超格子層 ６ 変形用ドメイン １０ 打込み層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルネ・ビザロ フランス国、94100・サン・モール・デ・ オセ、リユ・ドウ・ボージユ・70
Claims (8)
- 【請求項１】 第１の材料でできた基板上に第２の材料
でできた層を成長させることにより平面構造を得るため
に、不整合の結晶格子パラメータを有する２種の結晶化
半導体材料を整合させる方法であって、第１のステップ
において、前記基板上に応力を誘発する変形用ドメイン
をその結晶構造中に導入することにより該基板を変形
し、第２のステップにおいて前記応力を、前記第２の材
料の層を前記基板上に成長させることにより課される逆
方向応力によって相殺する方法。 - 【請求項２】 実質的に不整合の線形膨張係数を有する
２種の材料において、前記変形用ドメインを前記基板の
第１の面下方に導入し、且つ前記層を前記基板の第２の
面上に成長させる請求項１に記載の方法。 - 【請求項３】 更にその作用が格子パラメータ間の不整
合に対抗する不整合な線形膨張係数を有する２種の材料
において、前記変形用ドメインを、前記基板の、前記第
２の材料の層を成長させるのと同じ面の下方に導入する
請求項１に記載の方法。 - 【請求項４】 前記変形用ドメインを、該ドメインが前
記基板表面の下方にあるように前記第１の材料中に高エ
ネルギでイオン打込みすることにより得る請求項１に記
載の方法。 - 【請求項５】 前記イオンが金属またはメタロイドであ
り、６００〜１２００℃で焼なましした後に、その原子
容が前記基板の第１の材料の原子容より大きい酸化物、
窒化物及びカーバイドのドメインを与える請求項４に記
載の方法。 - 【請求項６】 前記変形用ドメインを、その応力が前記
基板の第２の面上にエピタキシャル成長することよって
誘発される応力に対抗する材料の層を前記基板の第１の
面上にエピタキシャル成長させることにより得る請求項
１に記載の方法。 - 【請求項７】 前記基板の第２の面上に第２の材料でで
きた層を成長させる前に、変形用ドメインを導入する中
間ステップにおいて前記第２の面に、前記第２の材料の
格子パラメータに整合したパラメータを有する前記第１
の材料の層を与える請求項２に記載の方法。 - 【請求項８】 その結晶格子パラメータが不整合である
第２の材料の少なくとも１つの層をその上にエピタキシ
ャル成長させた第１の材料でできた基板を含む半導体素
子であって、基板の平面性を保つために前記基板が１つ
の面の近傍に、その結晶構造中に導入されている変形用
ドメインからの応力を受ける領域を有する素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9004814 | 1990-04-13 | ||
| FR9004814A FR2661040A1 (fr) | 1990-04-13 | 1990-04-13 | Procede d'adaptation entre deux materiaux semiconducteurs cristallises, et dispositif semiconducteur. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794408A true JPH0794408A (ja) | 1995-04-07 |
Family
ID=9395778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10662091A Pending JPH0794408A (ja) | 1990-04-13 | 1991-04-11 | ２つの結晶化半導体材料を整合させる方法及び半導体素子 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0455526A1 (ja) |
| JP (1) | JPH0794408A (ja) |
| FR (1) | FR2661040A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006516359A (ja) * | 2003-01-06 | 2006-06-29 | ハネウェル・インターナショナル・インコーポレーテッド | ウェハ反り制御向上のための方法及び装置 |
| JP2007273814A (ja) * | 2006-03-31 | 2007-10-18 | Furukawa Electric Co Ltd:The | シリコン基板及びその製造方法 |
| JP2008251704A (ja) * | 2007-03-29 | 2008-10-16 | Furukawa Electric Co Ltd:The | シリコン基板及びその製造方法 |
| WO2011108706A1 (ja) * | 2010-03-05 | 2011-09-09 | 並木精密宝石株式会社 | 単結晶基板、単結晶基板の製造方法、多層膜付き単結晶基板の製造方法および素子製造方法 |
| WO2011108703A1 (ja) * | 2010-03-05 | 2011-09-09 | 並木精密宝石株式会社 | 多層膜付き単結晶基板、多層膜付き単結晶基板の製造方法および素子製造方法 |
| JP2012051774A (ja) * | 2010-09-03 | 2012-03-15 | Covalent Materials Corp | 化合物半導体基板 |
| US20160265140A1 (en) * | 2012-10-31 | 2016-09-15 | Namiki Seimitsu Houseki Kabushiki Kaisha | Single crystal substrate, manufacturing method for single crystal substrate, manufacturing method for single crystal substrate with multilayer film, and element manufacturing method |
| JP2017168675A (ja) * | 2016-03-16 | 2017-09-21 | 富士電機株式会社 | 半導体装置およびその製造方法 |
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| US6211095B1 (en) * | 1998-12-23 | 2001-04-03 | Agilent Technologies, Inc. | Method for relieving lattice mismatch stress in semiconductor devices |
| US6392257B1 (en) | 2000-02-10 | 2002-05-21 | Motorola Inc. | Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same |
| US6693033B2 (en) | 2000-02-10 | 2004-02-17 | Motorola, Inc. | Method of removing an amorphous oxide from a monocrystalline surface |
| US6477285B1 (en) | 2000-06-30 | 2002-11-05 | Motorola, Inc. | Integrated circuits with optical signal propagation |
| US6501973B1 (en) | 2000-06-30 | 2002-12-31 | Motorola, Inc. | Apparatus and method for measuring selected physical condition of an animate subject |
| US6410941B1 (en) | 2000-06-30 | 2002-06-25 | Motorola, Inc. | Reconfigurable systems using hybrid integrated circuits with optical ports |
| US6427066B1 (en) | 2000-06-30 | 2002-07-30 | Motorola, Inc. | Apparatus and method for effecting communications among a plurality of remote stations |
| US6555946B1 (en) | 2000-07-24 | 2003-04-29 | Motorola, Inc. | Acoustic wave device and process for forming the same |
| US6638838B1 (en) | 2000-10-02 | 2003-10-28 | Motorola, Inc. | Semiconductor structure including a partially annealed layer and method of forming the same |
| US6583034B2 (en) | 2000-11-22 | 2003-06-24 | Motorola, Inc. | Semiconductor structure including a compliant substrate having a graded monocrystalline layer and methods for fabricating the structure and semiconductor devices including the structure |
| US6563118B2 (en) | 2000-12-08 | 2003-05-13 | Motorola, Inc. | Pyroelectric device on a monocrystalline semiconductor substrate and process for fabricating same |
| US6673646B2 (en) | 2001-02-28 | 2004-01-06 | Motorola, Inc. | Growth of compound semiconductor structures on patterned oxide films and process for fabricating same |
| US7046719B2 (en) | 2001-03-08 | 2006-05-16 | Motorola, Inc. | Soft handoff between cellular systems employing different encoding rates |
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| US6646293B2 (en) | 2001-07-18 | 2003-11-11 | Motorola, Inc. | Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates |
| US6693298B2 (en) | 2001-07-20 | 2004-02-17 | Motorola, Inc. | Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same |
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-
1990
- 1990-04-13 FR FR9004814A patent/FR2661040A1/fr not_active Withdrawn
-
1991
- 1991-04-03 EP EP91400907A patent/EP0455526A1/fr not_active Withdrawn
- 1991-04-11 JP JP10662091A patent/JPH0794408A/ja active Pending
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| EP0455526A1 (fr) | 1991-11-06 |
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