JPH10242055A - 窒化物半導体成膜方法 - Google Patents
窒化物半導体成膜方法Info
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- JPH10242055A JPH10242055A JP4200397A JP4200397A JPH10242055A JP H10242055 A JPH10242055 A JP H10242055A JP 4200397 A JP4200397 A JP 4200397A JP 4200397 A JP4200397 A JP 4200397A JP H10242055 A JPH10242055 A JP H10242055A
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- JP
- Japan
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- nitride semiconductor
- layer
- nitride
- film
- barrier layer
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Abstract
(57)【要約】
【課題】高性能な窒化物半導体の成膜方法を提供する。
【解決手段】シリコン基板１上にＧａのバリア層２を形
成した後に、ＧａＮの薄膜３，４を成長させる。
成した後に、ＧａＮの薄膜３，４を成長させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体ウエーハ上に
窒化物半導体を薄膜成長させる窒化物半導体成膜方法に
関するものである。
窒化物半導体を薄膜成長させる窒化物半導体成膜方法に
関するものである。
【０００２】
【従来の技術】従来、サファイア基板、ガリウム砒素基
板、シリコン基板、シリコンカーバイド基板などの半導
体ウエーハ上に、窒化物半導体（ＧａＮ、ＩｎＮ、Ａｌ
Ｎ）を薄膜成長させる場合、成長の初期過程において所
望する窒化物以外に基板から由来する窒化物が形成され
ていた。
板、シリコン基板、シリコンカーバイド基板などの半導
体ウエーハ上に、窒化物半導体（ＧａＮ、ＩｎＮ、Ａｌ
Ｎ）を薄膜成長させる場合、成長の初期過程において所
望する窒化物以外に基板から由来する窒化物が形成され
ていた。
【０００３】すなわち、図２に示すとおり、半導体ウエ
ーハ６（ここではシリコン基板での例を示す）の低温成
長層７を基板温度を４００℃にして１００Å成膜する。
次に基板温度を７００℃に上げて１０分間アニーリング
し、その後、同温度で窒化物半導体８を成膜する。この
際、最近、励起窒素源としてＲＦプラズマ源やＥＣＲプ
ラズマ源は窒化物半導体薄膜の励起窒素源として有効で
あることが示されている。
ーハ６（ここではシリコン基板での例を示す）の低温成
長層７を基板温度を４００℃にして１００Å成膜する。
次に基板温度を７００℃に上げて１０分間アニーリング
し、その後、同温度で窒化物半導体８を成膜する。この
際、最近、励起窒素源としてＲＦプラズマ源やＥＣＲプ
ラズマ源は窒化物半導体薄膜の励起窒素源として有効で
あることが示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記プ
ラズマ源はパワーが強いため、窒化物半導体薄膜の成長
初期には、基板の成分を窒化してしまい、基板由来の窒
化物を形成してしまう。
ラズマ源はパワーが強いため、窒化物半導体薄膜の成長
初期には、基板の成分を窒化してしまい、基板由来の窒
化物を形成してしまう。
【０００５】また、ＣＶＤ法などによる成膜の場合に
は、一般的に成膜時の半導体基板温度が高いため、窒化
物半導体薄膜の成長初期には、基板の成分を窒化してし
まい、基板由来の窒化物を形成してしまう。
は、一般的に成膜時の半導体基板温度が高いため、窒化
物半導体薄膜の成長初期には、基板の成分を窒化してし
まい、基板由来の窒化物を形成してしまう。
【０００６】また、窒化物半導体の薄膜の格子定数と基
板の格子定数に差がある場合には格子歪が生じる。これ
らによって基板と薄膜との界面で平坦度が悪くなった
り、所望する窒化物半導体薄膜８中の欠陥９の原因とな
り、特にシリコン基板の場合、アモルファス状の窒化シ
リコン１０が生じやすく、欠陥９が発生し易いという問
題を有していた。
板の格子定数に差がある場合には格子歪が生じる。これ
らによって基板と薄膜との界面で平坦度が悪くなった
り、所望する窒化物半導体薄膜８中の欠陥９の原因とな
り、特にシリコン基板の場合、アモルファス状の窒化シ
リコン１０が生じやすく、欠陥９が発生し易いという問
題を有していた。
【０００７】本発明は、これを防止し、より完全度の高
い窒化物半導体薄膜を成長させ、また、原子オーダーで
ヘテロエピタキシャル薄膜を作成することを目的として
いる。
い窒化物半導体薄膜を成長させ、また、原子オーダーで
ヘテロエピタキシャル薄膜を作成することを目的として
いる。
【０００８】
【課題を解決するための手段】本発明は上記に鑑みて提
案されたものであり、半導体ウエーハ上に窒化物半導体
をヘテロエピタキシャル成長させる窒化物半導体成膜方
法であって、上記窒化物半導体の非窒化成分を０．０５
から５原子層の厚さに上記半導体ウエーハ上に成膜して
バリア層とし、該バリア層上に上記窒化物半導体を成膜
する窒化物半導体成膜方法を提供するものである。
案されたものであり、半導体ウエーハ上に窒化物半導体
をヘテロエピタキシャル成長させる窒化物半導体成膜方
法であって、上記窒化物半導体の非窒化成分を０．０５
から５原子層の厚さに上記半導体ウエーハ上に成膜して
バリア層とし、該バリア層上に上記窒化物半導体を成膜
する窒化物半導体成膜方法を提供するものである。
【０００９】本発明は、上記バリア層を窒化し、窒化し
たバリア層上に上記窒化物半導体の成長層を形成する窒
化物半導体成膜方法を提供するものである。
たバリア層上に上記窒化物半導体の成長層を形成する窒
化物半導体成膜方法を提供するものである。
【００１０】本発明は、上記バリア層上に上記窒化物半
導体のバッファー層（低温度層）を形成し、該バッファ
ー層を上記半導体ウエーハと共に温度を上げて所定時間
アニーリングしてから上記バッファー層上に上記アニー
リング時と同温度で上記窒化物半導体の成長層を形成す
る窒化物半導体成膜方法を提供するものである。
導体のバッファー層（低温度層）を形成し、該バッファ
ー層を上記半導体ウエーハと共に温度を上げて所定時間
アニーリングしてから上記バッファー層上に上記アニー
リング時と同温度で上記窒化物半導体の成長層を形成す
る窒化物半導体成膜方法を提供するものである。
【００１１】
【発明の実施の形態】以下に、本発明の具体的な構成を
図面に従い説明する。図１は本発明の一実施形態を示す
断面図であり、半導体ウエーハ上に、バリア層を形成
し、更に低温成長層、窒化化合物層を形成したものであ
る。
図面に従い説明する。図１は本発明の一実施形態を示す
断面図であり、半導体ウエーハ上に、バリア層を形成
し、更に低温成長層、窒化化合物層を形成したものであ
る。
【００１２】
【実施例】この実施例においては、半導体ウエーハにシ
リコンウエーハ（基板）を用い、窒化化合物にＧａＮを
用いた場合の構成を示す。
リコンウエーハ（基板）を用い、窒化化合物にＧａＮを
用いた場合の構成を示す。
【００１３】先ず、スパッタリング等の手法を用いて、
シリコンウエーハ１の表面、すなわちデバイス形成用領
域側にＧａを１原子層蒸着し、４００℃で５分間保持す
る。なお、このＧａ層が本発明におけるバリア層２とな
る。
シリコンウエーハ１の表面、すなわちデバイス形成用領
域側にＧａを１原子層蒸着し、４００℃で５分間保持す
る。なお、このＧａ層が本発明におけるバリア層２とな
る。
【００１４】次に窒化物半導体ＧａＮの低温成長層（バ
ッファー層）３を基板温度を４００℃で１００Å成膜す
る。そして、基板温度を７００℃に上げて１０分間アニ
ーリングし、その後、同温度で窒化物半導体ＧａＮを成
膜し、窒化物半導体層４を形成する。
ッファー層）３を基板温度を４００℃で１００Å成膜す
る。そして、基板温度を７００℃に上げて１０分間アニ
ーリングし、その後、同温度で窒化物半導体ＧａＮを成
膜し、窒化物半導体層４を形成する。
【００１５】あるいは、バリア層２を４００℃で１分間
窒化し、その上に窒化物半導体ＧａＮの低温成長層（バ
ッファー層）３を基板温度を４００℃で１００Å成膜す
る。そして、基板温度を７００℃に上げて１０分間アニ
ーリングし、その後、同温度で窒化物半導体ＧａＮを成
膜し、窒化物半導体層４を形成してもよい。
窒化し、その上に窒化物半導体ＧａＮの低温成長層（バ
ッファー層）３を基板温度を４００℃で１００Å成膜す
る。そして、基板温度を７００℃に上げて１０分間アニ
ーリングし、その後、同温度で窒化物半導体ＧａＮを成
膜し、窒化物半導体層４を形成してもよい。
【００１６】この場合も、シリコンウエーハ１と低温成
長層３の間には従来例のような不定型な窒化シリコン１
０は発生せず、格子欠陥５の密度が大幅に低減している
ことが分かる。
長層３の間には従来例のような不定型な窒化シリコン１
０は発生せず、格子欠陥５の密度が大幅に低減している
ことが分かる。
【００１７】この実施例ではシリコンウエーハ１と低温
成長層３の間には従来例のような不定型な窒化シリコン
１０は発生せず、格子欠陥５の密度が大幅に低減してい
ることが分かる。
成長層３の間には従来例のような不定型な窒化シリコン
１０は発生せず、格子欠陥５の密度が大幅に低減してい
ることが分かる。
【００１８】以上、本発明を実施形態に基づいて説明し
たが、本発明は上記した実施形態に限定されるものでは
なく、特許請求の範囲に記載した構成を変更しない限
り、どのようにでも実施できる。
たが、本発明は上記した実施形態に限定されるものでは
なく、特許請求の範囲に記載した構成を変更しない限
り、どのようにでも実施できる。
【００１９】例えば、バリア層が５原子層よりも厚く形
成された場合には、スパッタエッチング等の方法で上記
バリア層を０．０５から５原子層の厚さに制御しても構
わない。
成された場合には、スパッタエッチング等の方法で上記
バリア層を０．０５から５原子層の厚さに制御しても構
わない。
【００２０】
【発明の効果】以上に示したように本発明に係る窒化物
半導体成膜方法にあっては、窒化物半導体の成膜におい
てバリア層を設けたことから半導体ウエーハを窒化させ
ることなく半導体ウエーハ上に所望の窒化物半導体を成
長できる。これにより半導体ウエーハの窒化物が形成さ
れないため、平坦な界面完全度の高い窒化物半導体薄膜
が形成できる等、多大な効果を奏する。
半導体成膜方法にあっては、窒化物半導体の成膜におい
てバリア層を設けたことから半導体ウエーハを窒化させ
ることなく半導体ウエーハ上に所望の窒化物半導体を成
長できる。これにより半導体ウエーハの窒化物が形成さ
れないため、平坦な界面完全度の高い窒化物半導体薄膜
が形成できる等、多大な効果を奏する。
【図１】本発明の一実施形態に係る窒化物半導体が形成
された半導体ウエーハの縦断面図である。
された半導体ウエーハの縦断面図である。
【図２】従来の窒化物半導体が形成された半導体ウエー
ハの縦断面図である。
ハの縦断面図である。
１，６ 半導体ウエーハ ２ バリア層 ３，７ 低温成長層 ４，８ 窒化化合物層 ５，９ 格子欠陥 １０ 窒化シリコン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥村 元 茨城県つくば市東１−１−４ 工業技術院 産業技術融合領域研究所内
Claims (3)
- 【請求項１】 半導体ウエーハ上に窒化物半導体をヘテ
ロエピタキシャル成長させる窒化物半導体成膜方法であ
って、 上記窒化物半導体の非窒化成分を０．０５から５原子層
の厚さに上記半導体ウエーハ上に成膜してバリア層と
し、該バリア層上に上記窒化物半導体を成膜することを
特徴とする窒化物半導体成膜方法。 - 【請求項２】 上記バリア層を窒化し、窒化したバリア
層上に上記窒化物半導体を成膜することを特徴とする請
求項１に記載の窒化物半導体成膜方法。 - 【請求項３】 上記バリア層上に上記窒化物半導体のバ
ッファー層を形成し、該バッファー層を上記半導体ウエ
ーハと共に温度を上げて所定時間アニーリングしてから
上記バッファー層上に上記アニーリング時と同温度で窒
化物半導体の成長層を形成することを特徴とする請求項
１に記載の窒化物半導体成膜方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200397A JPH10242055A (ja) | 1997-02-26 | 1997-02-26 | 窒化物半導体成膜方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200397A JPH10242055A (ja) | 1997-02-26 | 1997-02-26 | 窒化物半導体成膜方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242055A true JPH10242055A (ja) | 1998-09-11 |
Family
ID=12624029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4200397A Pending JPH10242055A (ja) | 1997-02-26 | 1997-02-26 | 窒化物半導体成膜方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242055A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010068630A (ko) * | 2000-01-07 | 2001-07-23 | 구자홍 | Ⅲ-ⅴ족 질화물 막 성장 방법 |
| KR100688148B1 (ko) * | 2004-04-14 | 2007-03-02 | 한양대학교 산학협력단 | 갈륨 나이트라이드 기판의 제조 방법 |
| WO2014038105A1 (ja) * | 2012-09-06 | 2014-03-13 | パナソニック株式会社 | エピタキシャルウェハ及びその製造方法 |
-
1997
- 1997-02-26 JP JP4200397A patent/JPH10242055A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010068630A (ko) * | 2000-01-07 | 2001-07-23 | 구자홍 | Ⅲ-ⅴ족 질화물 막 성장 방법 |
| KR100688148B1 (ko) * | 2004-04-14 | 2007-03-02 | 한양대학교 산학협력단 | 갈륨 나이트라이드 기판의 제조 방법 |
| WO2014038105A1 (ja) * | 2012-09-06 | 2014-03-13 | パナソニック株式会社 | エピタキシャルウェハ及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991026 |