JPH0787353B2 - スイツチング回路 - Google Patents
スイツチング回路Info
- Publication number
- JPH0787353B2 JPH0787353B2 JP60116450A JP11645085A JPH0787353B2 JP H0787353 B2 JPH0787353 B2 JP H0787353B2 JP 60116450 A JP60116450 A JP 60116450A JP 11645085 A JP11645085 A JP 11645085A JP H0787353 B2 JPH0787353 B2 JP H0787353B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- bipolar transistor
- emitter
- gate
- switching element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はスイツチング回路に係り、特に高圧MOSトラン
ジスタを用いたスイツチング回路に関する。
ジスタを用いたスイツチング回路に関する。
従来のMOSトランジスタを用いたスイツチング回路とし
ては、MOSトランジスタのゲートとソース間に抵抗器や
コンデンサを並列接続してゲート電圧を安定化する方式
が用いられる。しかし、この方式では、スイツチング時
間が長くなることや、オフ期間においてのドレイン，ソ
ース間電圧変化時に、オンしてしまう等の問題があつ
た。
ては、MOSトランジスタのゲートとソース間に抵抗器や
コンデンサを並列接続してゲート電圧を安定化する方式
が用いられる。しかし、この方式では、スイツチング時
間が長くなることや、オフ期間においてのドレイン，ソ
ース間電圧変化時に、オンしてしまう等の問題があつ
た。
なお、この種の回路として詳しく述べてある特許の例と
して、米国特許第4170740号がある。
して、米国特許第4170740号がある。
本発明の目的はMOSトランジスタのスイツチング時間を
短縮し、かつ、誤動作がなく、応答性の良好なスイツチ
ング回路を提供することにある。
短縮し、かつ、誤動作がなく、応答性の良好なスイツチ
ング回路を提供することにある。
MOSトランジスタのスイツチング回路においてはゲー
ト，ソース間電圧印加を停止することによりターンオフ
してゆく。本発明者等は、ターンオフ時のドレイン電圧
変化に伴ない、MOSトランジスタに存在するゲート，ド
レイン間寄生容量を介して電流が流れゲート電位をMOS
トランジスタのしきい値電圧（以下VTHという）以上と
してしまい、ターンオフ時間を長くしていることを実験
により確認した。この結果に基づいた本発明の特徴はド
レイン電圧の変化を容量性素子で検出して、ゲート，ソ
ース間を短絡することにある。
ト，ソース間電圧印加を停止することによりターンオフ
してゆく。本発明者等は、ターンオフ時のドレイン電圧
変化に伴ない、MOSトランジスタに存在するゲート，ド
レイン間寄生容量を介して電流が流れゲート電位をMOS
トランジスタのしきい値電圧（以下VTHという）以上と
してしまい、ターンオフ時間を長くしていることを実験
により確認した。この結果に基づいた本発明の特徴はド
レイン電圧の変化を容量性素子で検出して、ゲート，ソ
ース間を短絡することにある。
以下、第１図により本発明の一実施例を説明する。
ｎチヤネル形MOSトランジスタ（以下nMOSという）101の
ゲートＧとソースＳ間に抵抗器102が接続され、バイポ
ーラトランジスタ105のコレクタ及びエミツタが各々nMO
S101のゲートＧとソースＳに接続され、前記トランジス
タ105のベースとエミツタ間には抵抗器106が接続され、
前記ベースには、バイポーラトランジスタ103のコレク
タが接続されている。又、前記nMOS101のドレインＤに
前記トランジスタ103のエミツタが接続され、前記トラ
ンジスタ103のベースとエミツタ間には、ベースをアノ
ードと接続したダイオード104が接続されている。
ゲートＧとソースＳ間に抵抗器102が接続され、バイポ
ーラトランジスタ105のコレクタ及びエミツタが各々nMO
S101のゲートＧとソースＳに接続され、前記トランジス
タ105のベースとエミツタ間には抵抗器106が接続され、
前記ベースには、バイポーラトランジスタ103のコレク
タが接続されている。又、前記nMOS101のドレインＤに
前記トランジスタ103のエミツタが接続され、前記トラ
ンジスタ103のベースとエミツタ間には、ベースをアノ
ードと接続したダイオード104が接続されている。
端子109を正としたゲート電圧が端子109と端子110間に
加えられると、nMOS101はオンし、端子107を正としたド
レイン電圧が、端子107と端子108間に印加されていれ
ば、端子107から端子108の方向へドレイン電流が流れ
る。
加えられると、nMOS101はオンし、端子107を正としたド
レイン電圧が、端子107と端子108間に印加されていれ
ば、端子107から端子108の方向へドレイン電流が流れ
る。
次に、前述したゲート電圧を取りのぞくと、nMOS101
は、ターンオフ動作に入り、nMOS101のゲートＧとソー
スＳ間に存在する寄生容量CGSに蓄積された電荷は、抵
抗器102により放電を行ない始め、nMOS101のドレインＤ
とソースＳ間の電圧VDSの上昇が開始される。これらの
ターンオフ動作の開始に伴ない、nMOS101のドレインＤ
とゲートＧ間に存在する寄生容量CDGを通し、変位電流
が流れ、nMOS101のゲートＧとソースＳ間の電圧を上昇
させ、再びnMOS101をオンせしめようとする。しかし、
ドレイン電圧VDSの上昇に伴いトランジスタ103のベース
・コレクタ間に存在するコレクタ接合容量Cjを充電する
変位電流が流れるが、この時ダイオード104のアノード
及びカソードが各々トランジスタ103のベース及びエミ
ッタに接続されているため、トランジスタ103はベース
開放状態で、エミッタ・コレクタ間に電圧が印加される
こととなり、トランジスタ103の電流増幅率hFEの存在に
よってコレクタ接合容量Cjは見かけ上hFE・Cjとなり、
大きい変位電流が得られる。、この変位電流によりトラ
ンジスタ105をオンさせ、nMOS101のゲートＧとソースＳ
間を、トランジスタ105のコレクタエミツタ間飽和電圧V
CE（sat）とする。
は、ターンオフ動作に入り、nMOS101のゲートＧとソー
スＳ間に存在する寄生容量CGSに蓄積された電荷は、抵
抗器102により放電を行ない始め、nMOS101のドレインＤ
とソースＳ間の電圧VDSの上昇が開始される。これらの
ターンオフ動作の開始に伴ない、nMOS101のドレインＤ
とゲートＧ間に存在する寄生容量CDGを通し、変位電流
が流れ、nMOS101のゲートＧとソースＳ間の電圧を上昇
させ、再びnMOS101をオンせしめようとする。しかし、
ドレイン電圧VDSの上昇に伴いトランジスタ103のベース
・コレクタ間に存在するコレクタ接合容量Cjを充電する
変位電流が流れるが、この時ダイオード104のアノード
及びカソードが各々トランジスタ103のベース及びエミ
ッタに接続されているため、トランジスタ103はベース
開放状態で、エミッタ・コレクタ間に電圧が印加される
こととなり、トランジスタ103の電流増幅率hFEの存在に
よってコレクタ接合容量Cjは見かけ上hFE・Cjとなり、
大きい変位電流が得られる。、この変位電流によりトラ
ンジスタ105をオンさせ、nMOS101のゲートＧとソースＳ
間を、トランジスタ105のコレクタエミツタ間飽和電圧V
CE（sat）とする。
前述したVCE（sat）をnMOS101のゲートしきい値電圧VTH
以下と設定することにより、前述したnMOS101がターン
オフ時にドレイン電圧VDSの上昇により再びオンするこ
とを防止する。
以下と設定することにより、前述したnMOS101がターン
オフ時にドレイン電圧VDSの上昇により再びオンするこ
とを防止する。
また前述したnMOS101のゲート，ソース間寄生容量CGSの
存在により、nMOS101のターンオフ時間toffは、抵抗器1
02の抵抗値RGSとの間に次の様な関係がある。
存在により、nMOS101のターンオフ時間toffは、抵抗器1
02の抵抗値RGSとの間に次の様な関係がある。
toff≒３×CGS×RGS ……（１） これは、nMOS101のゲート，ソース間寄生容量CGSの電圧
が、抵抗器102で放電し、CGSの電圧がnMOS101のゲート
しきい値電圧VTH以下となつて、nMOS101がオフ状態とな
るからである。
が、抵抗器102で放電し、CGSの電圧がnMOS101のゲート
しきい値電圧VTH以下となつて、nMOS101がオフ状態とな
るからである。
しかし、本実施例では、nMOS101のドレイン，ソース間
電圧VDSの立上り時にバイポーラトランジスタ105がオン
するために、CGSの電圧の放電時間が大幅に短縮され、n
MOS101のターンオフ時間toffが低減され、高速応答性が
得られる。
電圧VDSの立上り時にバイポーラトランジスタ105がオン
するために、CGSの電圧の放電時間が大幅に短縮され、n
MOS101のターンオフ時間toffが低減され、高速応答性が
得られる。
ここで、ダイオード104はトランジスタ103のコレクタ接
合容量Cjに蓄積される電荷をnMOS101のオン期間にダイ
オード104,nMOS101及び抵抗106で形成される閉回路によ
って放電させるために接続されている。
合容量Cjに蓄積される電荷をnMOS101のオン期間にダイ
オード104,nMOS101及び抵抗106で形成される閉回路によ
って放電させるために接続されている。
なおnMOS101の基板Ｂが、ソースＳに接続されている
が、基板Ｂの電位をソースＳの電位以外としたMOSトラ
ンジスタの使用法においても、本実施例の動作は同様で
ある。
が、基板Ｂの電位をソースＳの電位以外としたMOSトラ
ンジスタの使用法においても、本実施例の動作は同様で
ある。
本実施例によれば、抵抗器12の抵抗値を大きく選べるの
で、nMOSのゲート入力電力を低減できるという効果があ
る。
で、nMOSのゲート入力電力を低減できるという効果があ
る。
第２図は他の実施例を示しており、第１図と異なるの
は、２個のnMOS201及び202を、各々のソースＳ及び、ゲ
ートＧを接続して構成した交流スイツチング回路に、本
発明を実施した点であり、バイポーラトランジスタ203
とダイオード204により構成された電圧変化検出回路
が、nMOS201のドレインＤと、バイポーラトランジスタ2
07のベースとの間に接続され、同様に、バイポーラトラ
ンジスタ205とダイオード206によつて構成された電圧変
化検出回路が、nMOS202のドレインＤとバイポーラトラ
ンジスタ207のベースに接続されている。抵抗器102,106
に相当するものとして209,208がトランジスタ207に設け
られている。ゲート信号は端子212,213間に与えられ、
端子210,211間の主回路をスイツチング制御する。
は、２個のnMOS201及び202を、各々のソースＳ及び、ゲ
ートＧを接続して構成した交流スイツチング回路に、本
発明を実施した点であり、バイポーラトランジスタ203
とダイオード204により構成された電圧変化検出回路
が、nMOS201のドレインＤと、バイポーラトランジスタ2
07のベースとの間に接続され、同様に、バイポーラトラ
ンジスタ205とダイオード206によつて構成された電圧変
化検出回路が、nMOS202のドレインＤとバイポーラトラ
ンジスタ207のベースに接続されている。抵抗器102,106
に相当するものとして209,208がトランジスタ207に設け
られている。ゲート信号は端子212,213間に与えられ、
端子210,211間の主回路をスイツチング制御する。
本実施例によれば、電圧変化の大きい交流電圧、すなわ
ち高周波交流回路にも利用できるので、使用周波数を上
げられるという効果がある。
ち高周波交流回路にも利用できるので、使用周波数を上
げられるという効果がある。
第３図は、本発明の他の実施例を示したもので、第１図
と異なるのは、電圧変化を検出する回路をコンデンサ30
3で構成した点で、本実施例によれば、回路部品を低減
できるという効果がある。
と異なるのは、電圧変化を検出する回路をコンデンサ30
3で構成した点で、本実施例によれば、回路部品を低減
できるという効果がある。
第４図は、本発明の他の実施例を示したもので、第１図
と異なるのは、ｎチヤネル形MOSトランジスタをｐチヤ
ネル形MOSトランジスタ401とし、トランジスタ103,105
に代るものとして逆導電形のトランジスタのものを用い
た点であり、本実施例によれば、ｐチヤネルMOSトラン
ジスタにおいても、スイツチング時間の改善ができると
いう効果がある。
と異なるのは、ｎチヤネル形MOSトランジスタをｐチヤ
ネル形MOSトランジスタ401とし、トランジスタ103,105
に代るものとして逆導電形のトランジスタのものを用い
た点であり、本実施例によれば、ｐチヤネルMOSトラン
ジスタにおいても、スイツチング時間の改善ができると
いう効果がある。
また、第３図のコンデンサ303はダイオードにおきかえ
てもよい。これはダイオードが逆バイアスされてできる
空乏層における接合容量で代用させることができるから
である。
てもよい。これはダイオードが逆バイアスされてできる
空乏層における接合容量で代用させることができるから
である。
本発明によれば、MOSトランジスタのドレイン電圧変化
によりゲートとソースを急峻に、ゲートしきい値電圧V
TH以下とできるので、MOSトランジスタの高速応答性を
誤動作を生じないで確保できるという効果がある。
によりゲートとソースを急峻に、ゲートしきい値電圧V
TH以下とできるので、MOSトランジスタの高速応答性を
誤動作を生じないで確保できるという効果がある。
第１図は、本発明の一実施例を説明する回路図、第２図
は、本発明の他の実施例を説明する回路図、第３図は、
本発明の他の実施例を説明する回路図、第４図は、本発
明の他の実施例を説明する回路図である。 101……ｎチヤネル形MOSトランジスタ、103,105……バ
イポーラトランジスタ、104……ダイオード、102,106…
…抵抗器。
は、本発明の他の実施例を説明する回路図、第３図は、
本発明の他の実施例を説明する回路図、第４図は、本発
明の他の実施例を説明する回路図である。 101……ｎチヤネル形MOSトランジスタ、103,105……バ
イポーラトランジスタ、104……ダイオード、102,106…
…抵抗器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 志村 辰男 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立工場内 (72)発明者 富田 滋男 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立工場内 (56)参考文献 特開 昭58−130726（ＪＰ，Ａ) 実開 昭57−125013（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】第１の主端子と、 第１の主端子とは異なる電位に連なる第２の主端子と、 ソース電極、ドレイン電極及びゲート電極を有し、ドレ
イン電極が第１の主端子に、ソース電極が第２の主端子
にそれぞれ接続されたMOSスイッチング素子と、 MOSスイッチング素子のゲート電極に接続された制御端
子と、 MOSスイッチング素子のゲート電極とソース電極との間
に接続された第１の抵抗と、 コレクタ電極がMOSスイッチング素子のゲート電極に、
エミッタ電極がMOSスイッチング素子のソース電極にそ
れぞれ接続され、第１及び第２の主端子間に印加される
電位によってエミッタ・ベース接合が順バイアスされる
MOSスイッチング素子と同じ極性の第１のバイポーラト
ランジスタと、 エミッタ電極がMOSスイッチング素子のドレイン電極
に、コレクタ電極が第１のバイポーラトランジスタのベ
ース電極にそれぞれ接続され、第１及び第２の主端子間
に印加される電位によってエミッタ・ベース接合が順バ
イアスされる第２のバイポーラトランジスタと、 第２のバイポーラトランジスタのベース電極とエミッタ
電極との間に接続した第２のバイポーラトランジスタの
エミッタ・ベース接合とは逆極性のダイオードと、 第１のバイポーラトランジスタのベース電極とMOSスイ
ッチング素子のソース電極との間に接続された第２の抵
抗とを具備することを特徴とするスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60116450A JPH0787353B2 (ja) | 1985-05-31 | 1985-05-31 | スイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60116450A JPH0787353B2 (ja) | 1985-05-31 | 1985-05-31 | スイツチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61276425A JPS61276425A (ja) | 1986-12-06 |
| JPH0787353B2 true JPH0787353B2 (ja) | 1995-09-20 |
Family
ID=14687415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60116450A Expired - Lifetime JPH0787353B2 (ja) | 1985-05-31 | 1985-05-31 | スイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787353B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7542258B2 (en) | 2004-01-16 | 2009-06-02 | Lutron Electronics Co., Inc. | DV/dt-detecting overcurrent protection circuit for power supply |
| JP6894957B2 (ja) * | 2015-10-07 | 2021-06-30 | ローム株式会社 | 誤出力防止回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3202319A1 (de) * | 1982-01-26 | 1983-07-28 | Siemens AG, 1000 Berlin und 8000 München | Schutzschaltung fuer einen leistungstransistor |
-
1985
- 1985-05-31 JP JP60116450A patent/JPH0787353B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61276425A (ja) | 1986-12-06 |
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