JPH0784939A - ダイレクトメモリアクセスコントローラ - Google Patents
ダイレクトメモリアクセスコントローラInfo
- Publication number
- JPH0784939A JPH0784939A JP25096793A JP25096793A JPH0784939A JP H0784939 A JPH0784939 A JP H0784939A JP 25096793 A JP25096793 A JP 25096793A JP 25096793 A JP25096793 A JP 25096793A JP H0784939 A JPH0784939 A JP H0784939A
- Authority
- JP
- Japan
- Prior art keywords
- data
- destination address
- latch
- data read
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】ＣＰＵを介さずに周辺機器とメモリ間でデータ
を転送させるダイレクトメモリアクセスコントローラ
（ＤＭＡＣ）の回路素子数を減らしてコストダウンを図
る。 【構成】従来データ転送後の次回転送値を最低３つの加
減算器カウンタで演算していたのを、それぞれラッチ回
路１，２，３に置き換え、加減算器５と切換器４とによ
って時分割で演算させるようにした。そうすることによ
って、データ転送数，データ読み出し先，データ書き込
み先のアドレスカウンタからそれぞれ加減算機能をなく
し、素子数の少ないラッチ回路１，２，３で構成できる
ようにした。
を転送させるダイレクトメモリアクセスコントローラ
（ＤＭＡＣ）の回路素子数を減らしてコストダウンを図
る。 【構成】従来データ転送後の次回転送値を最低３つの加
減算器カウンタで演算していたのを、それぞれラッチ回
路１，２，３に置き換え、加減算器５と切換器４とによ
って時分割で演算させるようにした。そうすることによ
って、データ転送数，データ読み出し先，データ書き込
み先のアドレスカウンタからそれぞれ加減算機能をなく
し、素子数の少ないラッチ回路１，２，３で構成できる
ようにした。
Description
【０００１】
【産業上の利用分野】本発明は情報機器に用いられ、Ｃ
ＰＵ（中央処理装置）を介さずに周辺機器とメモリ間で
データを転送させるダイレクトメモリアクセスコントロ
ーラ（directmemory access controller ：ＤＭＡＣ）
に関するものである。
ＰＵ（中央処理装置）を介さずに周辺機器とメモリ間で
データを転送させるダイレクトメモリアクセスコントロ
ーラ（directmemory access controller ：ＤＭＡＣ）
に関するものである。
【０００２】
【従来の技術】従来のＤＭＡＣは、データ読み出し先ア
ドレスカウンタ，データ書き込み先アドレスカウンタ，
転送データ数カウンタ等、最低３ケの加減算カウンタ群
によって構成されている。図３は従来のＤＭＡＣのブロ
ック図であり、図４はその動作シーケンスを示すタイム
チャートである。図の如く、従来のＤＭＡＣは、その内
部に最低３つの加減算カウンタ１１，１２，１３が装備
され、それぞれアドレスを出力する度に、及び１回のデ
ータ転送を実行して完了する都度に、各カウンタが独立
に加減算を実行して、次回のデータ転送用の値にそれぞ
れ変化させるように構成されている。図３の各ブロック
の括弧内に記載した素子数は、２４ビット幅アドレスで
１６ビット幅データのＤＭＡＣを、市販の標準的なＣ−
ＭＯＳゲートアレイで組み立てたときの値を示し、合計
１２０６素子で構成されている。
ドレスカウンタ，データ書き込み先アドレスカウンタ，
転送データ数カウンタ等、最低３ケの加減算カウンタ群
によって構成されている。図３は従来のＤＭＡＣのブロ
ック図であり、図４はその動作シーケンスを示すタイム
チャートである。図の如く、従来のＤＭＡＣは、その内
部に最低３つの加減算カウンタ１１，１２，１３が装備
され、それぞれアドレスを出力する度に、及び１回のデ
ータ転送を実行して完了する都度に、各カウンタが独立
に加減算を実行して、次回のデータ転送用の値にそれぞ
れ変化させるように構成されている。図３の各ブロック
の括弧内に記載した素子数は、２４ビット幅アドレスで
１６ビット幅データのＤＭＡＣを、市販の標準的なＣ−
ＭＯＳゲートアレイで組み立てたときの値を示し、合計
１２０６素子で構成されている。
【０００３】
【発明が解決しようとする課題】このことは、とりもな
おさず、３種類以上の独立した加減算カウンタの設置が
必要なことを意味し、そこから回路構築時のコストや、
物理的な回路規模等が一義的に決定されるため、コスト
低減や、小規模回路の実現が難しいという問題点があっ
た。
おさず、３種類以上の独立した加減算カウンタの設置が
必要なことを意味し、そこから回路構築時のコストや、
物理的な回路規模等が一義的に決定されるため、コスト
低減や、小規模回路の実現が難しいという問題点があっ
た。
【０００４】本発明の目的は、従来技術の上記問題点の
ＤＭＡＣ回路構築時における大量の論理素子数、及び高
コストを解決し、小規模回路及び低コストを実現したＤ
ＭＡＣを提供することにある。
ＤＭＡＣ回路構築時における大量の論理素子数、及び高
コストを解決し、小規模回路及び低コストを実現したＤ
ＭＡＣを提供することにある。
【０００５】
【課題を解決するための手段】本発明のＤＭＡＣは、Ｃ
ＰＵを介さずに周辺機器とメモリ間でデータを転送させ
るダイレクトメモリアクセスコントローラにおいて、デ
ータ転送数をラッチするデータ転送数ラッチと、データ
読み出し先アドレスをラッチするデータ読み出し先アド
レスラッチと、データ書き込み先アドレスをラッチする
データ書き込み先アドレスラッチと、前記データ読み出
し先アドレスラッチと前記データ書き込み先アドレスラ
ッチからのデータ読み出し先アドレスとデータ書き込み
先アドレスを順次選択して外部アドレスバスへ出力する
アドレス選択部と、外部データバスに接続され、前記ア
ドレス選択部から外部アドレスバスへ出力された前記デ
ータ読み出し先アドレスから読み出した転送データを、
前記データ書き込み先アドレスへ書き込むまで一時保持
する転送データバッファと、前記データ読み出し先アド
レスラッチ，前記データ書き込み先アドレスラッチおよ
び前記データ転送数ラッチの出力を順次切り換えて出力
する切換器と、該切換器からの入力値を１カウント加算
または減算して出力する加減算器とを備えて、前記アド
レス選択部を介して前記データ読み出し先アドレスラッ
チからデータ読み出し先アドレスが出力されたのち該デ
ータ読み出し先アドレスラッチが前記切換器によって前
記加減算器に接続されて１カウント加算され、前記アド
レス選択部を介して前記データ書き込み先アドレスラッ
チからデータ書き込み先アドレスが出力されたのち該デ
ータ書き込み先アドレスラッチが前記切換器によって前
記加減算器に接続されて１カウント加算され、データが
転送される度に前記データ転送数ラッチが前記切換器に
よって前記加減算器に接続されて１カウント減算され、
データ転送数が０になるまで上記を繰り返すように構成
したことを特徴とするものである。
ＰＵを介さずに周辺機器とメモリ間でデータを転送させ
るダイレクトメモリアクセスコントローラにおいて、デ
ータ転送数をラッチするデータ転送数ラッチと、データ
読み出し先アドレスをラッチするデータ読み出し先アド
レスラッチと、データ書き込み先アドレスをラッチする
データ書き込み先アドレスラッチと、前記データ読み出
し先アドレスラッチと前記データ書き込み先アドレスラ
ッチからのデータ読み出し先アドレスとデータ書き込み
先アドレスを順次選択して外部アドレスバスへ出力する
アドレス選択部と、外部データバスに接続され、前記ア
ドレス選択部から外部アドレスバスへ出力された前記デ
ータ読み出し先アドレスから読み出した転送データを、
前記データ書き込み先アドレスへ書き込むまで一時保持
する転送データバッファと、前記データ読み出し先アド
レスラッチ，前記データ書き込み先アドレスラッチおよ
び前記データ転送数ラッチの出力を順次切り換えて出力
する切換器と、該切換器からの入力値を１カウント加算
または減算して出力する加減算器とを備えて、前記アド
レス選択部を介して前記データ読み出し先アドレスラッ
チからデータ読み出し先アドレスが出力されたのち該デ
ータ読み出し先アドレスラッチが前記切換器によって前
記加減算器に接続されて１カウント加算され、前記アド
レス選択部を介して前記データ書き込み先アドレスラッ
チからデータ書き込み先アドレスが出力されたのち該デ
ータ書き込み先アドレスラッチが前記切換器によって前
記加減算器に接続されて１カウント加算され、データが
転送される度に前記データ転送数ラッチが前記切換器に
よって前記加減算器に接続されて１カウント減算され、
データ転送数が０になるまで上記を繰り返すように構成
したことを特徴とするものである。
【０００６】
【実施例】図１は本発明の実施例を示すブロック図であ
り、図２はその動作シーケンスを示すタイムチャートで
ある。図において、１はデータ転送数ラッチ、２はデー
タ読み出し先アドレスラッチ、３はデータ書き込み先ア
ドレスラッチ、４は切換器、５は加減算器、６はアドレ
ス選択部、７は転送データバッファである。図２に示し
たように、データ読み出し先アドレスラッチ２からデー
タ読み出し先アドレスをアドレス選択部６を介して外部
アドレスバスに出力した後、データ読み出し先アドレス
ラッチ２は、切換器４によって加減算器５にループ接続
されて１カウント加算される。外部アドレスバスに出力
された読み出し先アドレスから読み出されたデータは、
外部データバスを経由して転送データバッファ７に一時
格納される。次に、データ転送先の書き込みアドレスが
データ書き込み先アドレスラッチ３からアドレス選択部
６を介して外部アドレスバスに出力される。出力が完了
すると、データ書き込み先アドレスラッチ３は、切換器
４によって加減算器５にループ接続されて１カウント加
算される。外部アドレスバスに出力された書き込み先ア
ドレスに従って転送データバッファ７に格納されている
転送データが外部データバスを転送され、指定されたア
ドレスに書き込まれる。上記のデータ転送が完了する
と、切換器４はデータ転送数ラッチ１を加減算器５に切
換え接続してデータ転送数を１カウント減算する。この
ようにして、データ転送数ラッチ１の転送数が０になる
まで繰り返し実行される。以上のように、１つの加減算
器５を時分割で使い、従来の３つのカウンタに相当する
データを、それぞれ順次切換器４で切換えて加減算し、
次回のデータ転送用の値に変化させる構成である。図１
の各ブロックの括弧内の素子数は、図３の従来例と比較
するため、同様に、２４ビット幅アドレス，１６ビット
幅データに対応したＤＭＡＣを構築するのに、市販の標
準的なＣ−ＭＯＳゲートアレイで組み立てた場合の値を
示し、合計８４８素子で構成することができる。その結
果、本発明による構成は素子数が従来の約７０％とな
る。
り、図２はその動作シーケンスを示すタイムチャートで
ある。図において、１はデータ転送数ラッチ、２はデー
タ読み出し先アドレスラッチ、３はデータ書き込み先ア
ドレスラッチ、４は切換器、５は加減算器、６はアドレ
ス選択部、７は転送データバッファである。図２に示し
たように、データ読み出し先アドレスラッチ２からデー
タ読み出し先アドレスをアドレス選択部６を介して外部
アドレスバスに出力した後、データ読み出し先アドレス
ラッチ２は、切換器４によって加減算器５にループ接続
されて１カウント加算される。外部アドレスバスに出力
された読み出し先アドレスから読み出されたデータは、
外部データバスを経由して転送データバッファ７に一時
格納される。次に、データ転送先の書き込みアドレスが
データ書き込み先アドレスラッチ３からアドレス選択部
６を介して外部アドレスバスに出力される。出力が完了
すると、データ書き込み先アドレスラッチ３は、切換器
４によって加減算器５にループ接続されて１カウント加
算される。外部アドレスバスに出力された書き込み先ア
ドレスに従って転送データバッファ７に格納されている
転送データが外部データバスを転送され、指定されたア
ドレスに書き込まれる。上記のデータ転送が完了する
と、切換器４はデータ転送数ラッチ１を加減算器５に切
換え接続してデータ転送数を１カウント減算する。この
ようにして、データ転送数ラッチ１の転送数が０になる
まで繰り返し実行される。以上のように、１つの加減算
器５を時分割で使い、従来の３つのカウンタに相当する
データを、それぞれ順次切換器４で切換えて加減算し、
次回のデータ転送用の値に変化させる構成である。図１
の各ブロックの括弧内の素子数は、図３の従来例と比較
するため、同様に、２４ビット幅アドレス，１６ビット
幅データに対応したＤＭＡＣを構築するのに、市販の標
準的なＣ−ＭＯＳゲートアレイで組み立てた場合の値を
示し、合計８４８素子で構成することができる。その結
果、本発明による構成は素子数が従来の約７０％とな
る。
【０００７】
【発明の効果】上記のように、本発明を実施することに
より、従来方式より３０％の回路素子の減少が得られ
る。この減少率は、ＤＭＡＣの転送チャンネルが増える
程、すなわち、ＤＭＡＣが大規模回路になる程大きくな
るため、実用上の効果が大きい。
より、従来方式より３０％の回路素子の減少が得られ
る。この減少率は、ＤＭＡＣの転送チャンネルが増える
程、すなわち、ＤＭＡＣが大規模回路になる程大きくな
るため、実用上の効果が大きい。
【図１】本発明の実施例を示すブロック図である。
【図２】本発明の動作シーケンスを示すタイムチャート
である。
である。
【図３】従来のＤＭＡＣのブロック図である。
【図４】従来のＤＭＡＣの動作シーケンスを示すタイム
チャートである。
チャートである。
１ データ転送数ラッチ ２ データ読み出し先アドレス・ラッチ ３ データ書き込み先アドレス・ラッチ ４ 切換器 ５ 加減算器 ６ アドレス選択 ７ 転送データバッファ １１ データ読み出し先アドレス・カウンタ １２ データ書き込み先アドレス・カウンタ １３ データ転送数カウンタ １４ アドレス選択部
Claims (1)
- 【請求項１】 ＣＰＵを介さずに周辺機器とメモリ間で
データを転送させるダイレクトメモリアクセスコントロ
ーラにおいて、 データ転送数をラッチするデータ転送数ラッチと、 データ読み出し先アドレスをラッチするデータ読み出し
先アドレスラッチと、 データ書き込み先アドレスをラッチするデータ書き込み
先アドレスラッチと、 前記データ読み出し先アドレスラッチと前記データ書き
込み先アドレスラッチからのデータ読み出し先アドレス
とデータ書き込み先アドレスを順次選択して外部アドレ
スバスへ出力するアドレス選択部と、 外部データバスに接続され、前記アドレス選択部から外
部アドレスバスへ出力された前記データ読み出し先アド
レスから読み出した転送データを、前記データ書き込み
先アドレスへ書き込むまで一時保持する転送データバッ
ファと、 前記データ読み出し先アドレスラッチ，前記データ書き
込み先アドレスラッチおよび前記データ転送数ラッチの
出力を順次切り換えて出力する切換器と、 該切換器からの入力値を１カウント加算または減算して
出力する加減算器とを備えて、 前記アドレス選択部を介して前記データ読み出し先アド
レスラッチからデータ読み出し先アドレスが出力された
のち該データ読み出し先アドレスラッチが前記切換器に
よって前記加減算器に接続されて１カウント加算され、
前記アドレス選択部を介して前記データ書き込み先アド
レスラッチからデータ書き込み先アドレスが出力された
のち該データ書き込み先アドレスラッチが前記切換器に
よって前記加減算器に接続されて１カウント加算され、
データが転送される度に前記データ転送数ラッチが前記
切換器によって前記加減算器に接続されて１カウント減
算され、データ転送数が０になるまで上記を繰り返すよ
うに構成したことを特徴とするダイレクトメモリアクセ
スコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25096793A JPH0784939A (ja) | 1993-09-14 | 1993-09-14 | ダイレクトメモリアクセスコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25096793A JPH0784939A (ja) | 1993-09-14 | 1993-09-14 | ダイレクトメモリアクセスコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784939A true JPH0784939A (ja) | 1995-03-31 |
Family
ID=17215691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25096793A Pending JPH0784939A (ja) | 1993-09-14 | 1993-09-14 | ダイレクトメモリアクセスコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784939A (ja) |
-
1993
- 1993-09-14 JP JP25096793A patent/JPH0784939A/ja active Pending
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