JPH0777518B2 - モ−タ・サ−ボ回路 - Google Patents
モ−タ・サ−ボ回路Info
- Publication number
- JPH0777518B2 JPH0777518B2 JP61203224A JP20322486A JPH0777518B2 JP H0777518 B2 JPH0777518 B2 JP H0777518B2 JP 61203224 A JP61203224 A JP 61203224A JP 20322486 A JP20322486 A JP 20322486A JP H0777518 B2 JPH0777518 B2 JP H0777518B2
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- JP
- Japan
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- motor
- speed
- address
- output data
- rom
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- Control Of Electric Motors In General (AREA)
Description
【発明の詳細な説明】 〔概要〕 この発明は、指示された設定速度とモータの速度との差
異を比較的長い周期で比較し、この比較結果でROMから
制御用の出力データを読み出し、中間の制御タイミング
ではROMから補間データを出力して、モータの速度を制
御することにより、MPUの負荷を軽減している。
異を比較的長い周期で比較し、この比較結果でROMから
制御用の出力データを読み出し、中間の制御タイミング
ではROMから補間データを出力して、モータの速度を制
御することにより、MPUの負荷を軽減している。
本発明は、モータを指示された設定速度に制御するモー
タ・サーボ回路に関するものである。
タ・サーボ回路に関するものである。
〔従来の技術〕 従来、モータを指示された設定速度に制御するモータ・
サーボ回路として、例えば第７図に示すようなものがあ
る。この第７図に示す回路は、MPU11が、通知された制
御信号に対応するように、ドライバー部12を制御して所
定の電圧あるいは電流をモータ13に供給し、このモータ
13に連結されたエンコーダ14からの回転速度に基づい
て、当該モータの速度を所定値になるように、MPU11が
所定周期毎に制御していた。
サーボ回路として、例えば第７図に示すようなものがあ
る。この第７図に示す回路は、MPU11が、通知された制
御信号に対応するように、ドライバー部12を制御して所
定の電圧あるいは電流をモータ13に供給し、このモータ
13に連結されたエンコーダ14からの回転速度に基づい
て、当該モータの速度を所定値になるように、MPU11が
所定周期毎に制御していた。
一般に第７図に示すようなモータ・サーボ回路の速度制
御特性は、モータ13の速度立ち下がり特性、立ち下がり
特性が負荷の大小などにより影響を受け、第９図（１）
あるいは（３）に示すようにオーバーシュートしたり、
あるいは迅速に指示された設定速度に追従し得ないとい
う問題があった。このため第８図（イ）に示すようなサ
ンプリング周期T1でエンコーダ14からのモータ速度を検
出してドライバー部12を駆動してモータ13の速度を制御
していたものを、第８図（ロ）に示すような短いサンプ
リング周期T2でもって制御を行うと、MPU11の負担が増
してしまい、他の制御例えばプリンタの印字制御などに
支障が生じるという問題があった。
御特性は、モータ13の速度立ち下がり特性、立ち下がり
特性が負荷の大小などにより影響を受け、第９図（１）
あるいは（３）に示すようにオーバーシュートしたり、
あるいは迅速に指示された設定速度に追従し得ないとい
う問題があった。このため第８図（イ）に示すようなサ
ンプリング周期T1でエンコーダ14からのモータ速度を検
出してドライバー部12を駆動してモータ13の速度を制御
していたものを、第８図（ロ）に示すような短いサンプ
リング周期T2でもって制御を行うと、MPU11の負担が増
してしまい、他の制御例えばプリンタの印字制御などに
支障が生じるという問題があった。
本発明は、前記問題点を解決するためMPUの負担を増加
させることなく、モータに対する速度指示を細かく出せ
るようにするもので、そのため、ROMを用いた補間手段
を設けている。具体的には，指示された設定速度とモー
タの速度とを一定周期毎に比較して両者の差異を判定す
る速度判定回路と，上記一定周期よりも短い所定の周期
毎のモータ制御用の補間された出力データを保持し，速
度判定回路によって判定された結果をアドレスの上位ビ
ット部分として入力すると共に，上記補間された出力デ
ータを上記一定周期よりも短い所定の周期で読み出し同
時に順次フィードバックする態様でアドレスの下位ビッ
ト部分として入力し，次の補間された出力データを読み
出すように構成したROM部と，このROM部から上記一定の
周期よりも短い所定の周期で読み出された補間された出
力データに基づいて，モータの速度を制御するドライバ
ー部とを備え，このドライバー部によって，モータを指
示された設定速度に追従制御するようにしたものであ
る。
させることなく、モータに対する速度指示を細かく出せ
るようにするもので、そのため、ROMを用いた補間手段
を設けている。具体的には，指示された設定速度とモー
タの速度とを一定周期毎に比較して両者の差異を判定す
る速度判定回路と，上記一定周期よりも短い所定の周期
毎のモータ制御用の補間された出力データを保持し，速
度判定回路によって判定された結果をアドレスの上位ビ
ット部分として入力すると共に，上記補間された出力デ
ータを上記一定周期よりも短い所定の周期で読み出し同
時に順次フィードバックする態様でアドレスの下位ビッ
ト部分として入力し，次の補間された出力データを読み
出すように構成したROM部と，このROM部から上記一定の
周期よりも短い所定の周期で読み出された補間された出
力データに基づいて，モータの速度を制御するドライバ
ー部とを備え，このドライバー部によって，モータを指
示された設定速度に追従制御するようにしたものであ
る。
第１図は本発明の原理構成図を示す。図中速度判定回路
１は、指示された設定速度信号と、エンコーダ４−１に
よって検出されたモータ４のモータ速度信号とを比較し
て差異を判定するものである。
１は、指示された設定速度信号と、エンコーダ４−１に
よって検出されたモータ４のモータ速度信号とを比較し
て差異を判定するものである。
ROM部２は、速度判定回路１によって判定された判定結
果と、当該ROM部２から読み出された出力データとをア
ドレスとして所定の出力データを読み出すものである。
この所定の出力データは、後述するように予め格納して
おく。
果と、当該ROM部２から読み出された出力データとをア
ドレスとして所定の出力データを読み出すものである。
この所定の出力データは、後述するように予め格納して
おく。
ドライバー部３は、ROM部２から読み出された出力デー
タに基づいて、モータ４に電圧を印加あるいは電流を供
給してモータ速度を制御するものである。
タに基づいて、モータ４に電圧を印加あるいは電流を供
給してモータ速度を制御するものである。
第１図に示す本発明の構成において、モータ設定速度を
設定速度信号として速度判定回路１に通知すると、この
速度判定回路１は、この設定速度信号と、エンコーダ４
−１によって検出されたモータ４のモータ速度信号との
差異を判定し、この差異結果をアドレスとしてROM部２
に供給する。このアドレスの供給を受けたROM部２は、
当該ROM部２から読み出した出力データをドライバー部
３に供給すると共に、この出力データをROM部２の次の
アドレスとして順次供給する。このようにして一連の出
力データの読みだしが所定のサンプリング周期で自動的
に行われる。
設定速度信号として速度判定回路１に通知すると、この
速度判定回路１は、この設定速度信号と、エンコーダ４
−１によって検出されたモータ４のモータ速度信号との
差異を判定し、この差異結果をアドレスとしてROM部２
に供給する。このアドレスの供給を受けたROM部２は、
当該ROM部２から読み出した出力データをドライバー部
３に供給すると共に、この出力データをROM部２の次の
アドレスとして順次供給する。このようにして一連の出
力データの読みだしが所定のサンプリング周期で自動的
に行われる。
ドライバー部３は、供給を受けた出力データに対応した
電圧、電流、あるいは所定の幅をもったパルス電圧など
をモータ４に供給して当該モータ４を駆動制御する。こ
れにより、モータ４は、ROM部２から読み出された出力
データに基づいて、負荷の変動などに随時対応してきめ
細かくかつ迅速に速度制御される。
電圧、電流、あるいは所定の幅をもったパルス電圧など
をモータ４に供給して当該モータ４を駆動制御する。こ
れにより、モータ４は、ROM部２から読み出された出力
データに基づいて、負荷の変動などに随時対応してきめ
細かくかつ迅速に速度制御される。
次に、第２図ないし第５図を用いて本発明の１実施例の
構成および動作を詳細に説明する。
構成および動作を詳細に説明する。
第２図において、コンパレータ１−１は、速度判定回路
１を構成するものであって、指示された設定速度信号
と、エンコーダ４−１およびカウンタ４−２を用いて検
出されたモータ４の回転速度信号とを比較して差異を出
力するものである。この差異の結果は、アドレス信号例
えば図示のアドレスA8ないしANとしてROM2−１に入力さ
れる。
１を構成するものであって、指示された設定速度信号
と、エンコーダ４−１およびカウンタ４−２を用いて検
出されたモータ４の回転速度信号とを比較して差異を出
力するものである。この差異の結果は、アドレス信号例
えば図示のアドレスA8ないしANとしてROM2−１に入力さ
れる。
ROM2−１およびラッチ２−２は、ROM部２を構成するも
のであって、コンパレータ１−１によって判定された結
果をアドレスA8ないしANとし、更に、当該ROM部２−１
から読み出されてラッチ２−２に格納された出力データ
をアドレスA0ないしA7として、後述するようにして所定
の出力データを読み出すものである。
のであって、コンパレータ１−１によって判定された結
果をアドレスA8ないしANとし、更に、当該ROM部２−１
から読み出されてラッチ２−２に格納された出力データ
をアドレスA0ないしA7として、後述するようにして所定
の出力データを読み出すものである。
D/A（ディジタル／アナログ変換器）３−１、トランジ
スタTR1、TR2は、DCモータ４を駆動制御するものであ
る。
スタTR1、TR2は、DCモータ４を駆動制御するものであ
る。
第３図を用いて速度判定回路１（コンパレータ１−１）
の動作を説明する。この第３図は出力結果を２ビットの
アドレスA8およびA9（Ｎ＝９）として出力する場合を示
す。図中VSは設定速度、VDはDCモータ４の回転速度を表
す。
の動作を説明する。この第３図は出力結果を２ビットの
アドレスA8およびA9（Ｎ＝９）として出力する場合を示
す。図中VSは設定速度、VDはDCモータ４の回転速度を表
す。
ここで、図中の状態VD＜VS×0.8の場合には、アドレス
（A8A9）の値を（00）と表す。これは、ROMの内容すな
わち出力データの値を10％増すことを意味している。
（A8A9）の値を（00）と表す。これは、ROMの内容すな
わち出力データの値を10％増すことを意味している。
またVS×0.8＜VD＜VSの場合には、アドレス（A8A9）の
値を（01）と表す。これは、ROMの内容を５％増すこと
を意味している。
値を（01）と表す。これは、ROMの内容を５％増すこと
を意味している。
またVD＝VSの場合には、アドレス（A8A9）の値を（10）
と表す。これは、現状のまま維持することを意味してい
る。
と表す。これは、現状のまま維持することを意味してい
る。
さらにVS＜VDの場合には、アドレス（A8A9）の値を（1
1）と表す。これは、ROMに格納されている内容を順次例
えば３％減らすことを意味している。
1）と表す。これは、ROMに格納されている内容を順次例
えば３％減らすことを意味している。
次に、第４図および第５図を用いて具体的な動作を詳細
に説明する。第４図ないしは、第５図ないしの
ステップに対応するものであって、DCモータ４が設定速
度に制御される様子を模式的に描いたものである。そし
て第５図はROM2−１から読み出される出力データの概要
を表したものである。
に説明する。第４図ないしは、第５図ないしの
ステップに対応するものであって、DCモータ４が設定速
度に制御される様子を模式的に描いたものである。そし
て第５図はROM2−１から読み出される出力データの概要
を表したものである。
まず、第２図の設定速度信号としてVSなる値がコンパレ
ータ１−１に通知され、かつDCモータ４の回転速度VDが
領域（ｄ）（第３図領域（ｄ））に存在するとする。こ
の場合には、コンパレータ１−１から第３図に示すよう
に、上位ビットであるアドレス（A8A9）に対して、アド
レス（00）がROM2−１のアドレスA8ないしAN（Ｎ＝９）
として入力される。更に、ラッチ２−２から下位ビット
であるアドレス（A0ないしA7）に対して、例えば第５図
に示すようにアドレス（3A）がROM2−１のアドレスA0な
いしA7に入力される。
ータ１−１に通知され、かつDCモータ４の回転速度VDが
領域（ｄ）（第３図領域（ｄ））に存在するとする。こ
の場合には、コンパレータ１−１から第３図に示すよう
に、上位ビットであるアドレス（A8A9）に対して、アド
レス（00）がROM2−１のアドレスA8ないしAN（Ｎ＝９）
として入力される。更に、ラッチ２−２から下位ビット
であるアドレス（A0ないしA7）に対して、例えば第５図
に示すようにアドレス（3A）がROM2−１のアドレスA0な
いしA7に入力される。
これにより、第５図に示すアドレス“003A"から出力
データ“40"が読みだされてラッチ２−２に格納され
る。このラッチ２−２に格納された出力データ“40"
は、ドライバー部３によってDCモータ４に電圧などを印
加すると共に、既述したように、ROM2−１のアドレスA0
ないしA7にフィードバックされる。
データ“40"が読みだされてラッチ２−２に格納され
る。このラッチ２−２に格納された出力データ“40"
は、ドライバー部３によってDCモータ４に電圧などを印
加すると共に、既述したように、ROM2−１のアドレスA0
ないしA7にフィードバックされる。
以下同様にして、所定のサンプリング周期毎に、図中
ないしに示すように、順次ROM2−１から読み出された
出力データがドライバー部３に供給されると共に、ROM2
−１のアドレスとして供給される。
ないしに示すように、順次ROM2−１から読み出された
出力データがドライバー部３に供給されると共に、ROM2
−１のアドレスとして供給される。
DCモータ４の回転速度VDが、領域（ｃ）（第３図領域
（ｃ））に入った場合には、コンパレータ１−１から第
３図に示すように、上位ビットであるアドレス（A8A9）
に対して、アドレス（01）がROM2−１のアドレスA8ない
しAN（Ｎ＝９）に入力される。
（ｃ））に入った場合には、コンパレータ１−１から第
３図に示すように、上位ビットであるアドレス（A8A9）
に対して、アドレス（01）がROM2−１のアドレスA8ない
しAN（Ｎ＝９）に入力される。
更に、ラッチ２−２から下位ビットであるアドレス（A0
ないしA7）に対して、アドレス（8D）がROM2−１のアド
レスA0ないしA7に入力される。
ないしA7）に対して、アドレス（8D）がROM2−１のアド
レスA0ないしA7に入力される。
これにより、第５図に示すアドレス“018D"から出力
データ“95"が読みだされてラッチ２−２に格納され
る。
データ“95"が読みだされてラッチ２−２に格納され
る。
このラッチ２−２に格納された出力データ“95"は、ド
ライバー部３によってDCモータ４に電圧などを印加する
と共に、既述したように、ROM2−１のアドレスA0ないし
A7にフィードバックされる。
ライバー部３によってDCモータ４に電圧などを印加する
と共に、既述したように、ROM2−１のアドレスA0ないし
A7にフィードバックされる。
以下同様に、所定のサンプリング周期毎に、図中ない
しに示すように、順次ROM2−１から読み出された出力
データがドライバー部３に供給されると共に、ROM2−１
のアドレスとして供給される。
しに示すように、順次ROM2−１から読み出された出力
データがドライバー部３に供給されると共に、ROM2−１
のアドレスとして供給される。
DCモータ４の回転速度VDが、領域（ａ）（第３図領域
（ａ））に入った場合には、コンパレータ１−１から第
３図に示すように、上位ビットであるアドレス（A8A9）
に対して、アドレス（11）がROM2−１のアドレスA8ない
しAN（Ｎ＝９）に入力される。
（ａ））に入った場合には、コンパレータ１−１から第
３図に示すように、上位ビットであるアドレス（A8A9）
に対して、アドレス（11）がROM2−１のアドレスA8ない
しAN（Ｎ＝９）に入力される。
更に、ラッチ２−２から下位ビットであるアドレス（A0
ないしA7）に対して、アドレス（CA）がROM2−１のアド
レスA0ないしA7に入力される。
ないしA7）に対して、アドレス（CA）がROM2−１のアド
レスA0ないしA7に入力される。
これにより、第５図に示すアドレス“11CA"から出力
データ“C3"が読みだされてラッチ２−２に格納され
る。
データ“C3"が読みだされてラッチ２−２に格納され
る。
このラッチ２−２に格納された出力データ“C3"は、ド
ライバー部３によってDCモータ４に電圧などを印加する
と共に、既述したように、ROM2−１のアドレスA0ないし
A7にフィードバックされる。
ライバー部３によってDCモータ４に電圧などを印加する
と共に、既述したように、ROM2−１のアドレスA0ないし
A7にフィードバックされる。
DCモータ４の回転速度VDが、設定速度VSに等しくなった
場合（第３図の領域（ｂ））には、コンパレータ１−１
から第３図に示すように、上位ビットであるアドレス
（A8A9）に対して、アドレス（10）がROM2−１のアドレ
スA8ないしAN（Ｎ＝９）に入力される。
場合（第３図の領域（ｂ））には、コンパレータ１−１
から第３図に示すように、上位ビットであるアドレス
（A8A9）に対して、アドレス（10）がROM2−１のアドレ
スA8ないしAN（Ｎ＝９）に入力される。
更に、ラッチ２−２から下位ビットであるアドレス（A0
ないしA7）に対して、アドレス（C3）がROM2−１のアド
レスA0ないしA7に入力される。
ないしA7）に対して、アドレス（C3）がROM2−１のアド
レスA0ないしA7に入力される。
これにより、第５図に示すアドレス“10C3"から出力
データ“C3"が読みだされてラッチ２−２に格納され
る。このラッチ２−２に格納された出力データ“C3"
は、ドライバー部３によってDCモータ４に電圧などを印
加すると共に、既述したように、ROM2−１のアドレスA0
ないしA7にフィードバックされる。
データ“C3"が読みだされてラッチ２−２に格納され
る。このラッチ２−２に格納された出力データ“C3"
は、ドライバー部３によってDCモータ４に電圧などを印
加すると共に、既述したように、ROM2−１のアドレスA0
ないしA7にフィードバックされる。
これにより、所定の設定速度VSに速度制御されたことと
なる。
なる。
以上のように、指示された設定速度VSに対する検出され
た現在のモータの回転速度VDがいずれの領域例えば領域
（ａ）ないし（ｄ）に存在するかによって最適な速度制
御特性をもつ出力データを読み出す構成を採用すること
により、迅速かつきめ細かい速度制御を行うことが可能
となる。
た現在のモータの回転速度VDがいずれの領域例えば領域
（ａ）ないし（ｄ）に存在するかによって最適な速度制
御特性をもつ出力データを読み出す構成を採用すること
により、迅速かつきめ細かい速度制御を行うことが可能
となる。
第６図は本発明の他の実施例構成図を示す。これは、ラ
ッチ２−４からの出力データに対応したパルス幅の電圧
をDCモータ４に供給して速度制御を行うものである。簡
単に説明すると、ラッチ２−４からの出力データは、SF
T（パラレル・シリアル変換器）５、アンプＡおよびト
ランジスタTR3によって所定のパルス幅の電圧に変換さ
れる。この変換されたパルス電圧は、DCモータ４に印加
される。
ッチ２−４からの出力データに対応したパルス幅の電圧
をDCモータ４に供給して速度制御を行うものである。簡
単に説明すると、ラッチ２−４からの出力データは、SF
T（パラレル・シリアル変換器）５、アンプＡおよびト
ランジスタTR3によって所定のパルス幅の電圧に変換さ
れる。この変換されたパルス電圧は、DCモータ４に印加
される。
以上説明したように、本発明によれば、指示された設定
速度とモータの速度との差異を一定周期で比較し、この
比較結果をアドレスとしてROMから出力データを読み出
すが、さらにその中間でも、所定の周期毎に出力データ
をアドレスとしてROMから循環的に出力データを出力し
てモータを駆動制御するようにしているため、プロセッ
サなどが比較的長い周期でモータの設定速度の指示を与
えてもモータに供給する電力をきめ細かく制御して迅速
に所定の速度に制御することができる。これにより、プ
ロセッサなどの負担が軽減される。
速度とモータの速度との差異を一定周期で比較し、この
比較結果をアドレスとしてROMから出力データを読み出
すが、さらにその中間でも、所定の周期毎に出力データ
をアドレスとしてROMから循環的に出力データを出力し
てモータを駆動制御するようにしているため、プロセッ
サなどが比較的長い周期でモータの設定速度の指示を与
えてもモータに供給する電力をきめ細かく制御して迅速
に所定の速度に制御することができる。これにより、プ
ロセッサなどの負担が軽減される。
第１図は本発明の原理構成図、第２図は本発明の１実施
例構成図、第３図は速度判定回路の動作特性説明図、第
４図は本発明の制御特性説明図、第５図はROM部の内容
とアクセス動作説明図、第６図は本発明の他の実施例構
成図、第７図は従来回路例、第８図は従来回路の動作タ
イミング説明図、第９図は従来回路の制御特性説明図で
ある。 図中、１は速度判定回路、２はROM部、３はドライバー
部、４はモータ、４−１はエンコーダを表す。
例構成図、第３図は速度判定回路の動作特性説明図、第
４図は本発明の制御特性説明図、第５図はROM部の内容
とアクセス動作説明図、第６図は本発明の他の実施例構
成図、第７図は従来回路例、第８図は従来回路の動作タ
イミング説明図、第９図は従来回路の制御特性説明図で
ある。 図中、１は速度判定回路、２はROM部、３はドライバー
部、４はモータ、４−１はエンコーダを表す。
Claims (1)
- 【請求項１】指示された設定速度にモータを制御するモ
ータ・サーボ回路において， 指示された設定速度とモータの速度とを一定周期毎に比
較して両者の差異を判定する速度判定回路（１）と， 上記一定周期よりも短い所定の周期毎のモータ制御用の
補間された出力データを保持し，速度判定回路（１）に
よって判定された結果をアドレスの上位ビット部分とし
て入力すると共に，上記補間された出力データを上記一
定周期よりも短い所定の周期で読み出し同時に順次フィ
ードバックする態様でアドレスの下位ビット部分として
入力し，次の補間された出力データを読み出すように構
成したROM部（２）と， このROM部（２）から上記一定の周期よりも短い所定の
周期で読み出された補間された出力データに基づいて，
モータの速度を制御するドライバー部（３）とを備え， このドライバー部（３）によって，モータを指示された
設定速度に追従制御するよう構成したことを特徴とする
モータ・サーボ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203224A JPH0777518B2 (ja) | 1986-08-29 | 1986-08-29 | モ−タ・サ−ボ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203224A JPH0777518B2 (ja) | 1986-08-29 | 1986-08-29 | モ−タ・サ−ボ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6359782A JPS6359782A (ja) | 1988-03-15 |
| JPH0777518B2 true JPH0777518B2 (ja) | 1995-08-16 |
Family
ID=16470509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61203224A Expired - Fee Related JPH0777518B2 (ja) | 1986-08-29 | 1986-08-29 | モ−タ・サ−ボ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777518B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002369581A (ja) * | 2001-06-01 | 2002-12-20 | Mitsuba Corp | アクチュエータの速度制御方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833981A (ja) * | 1981-08-21 | 1983-02-28 | Hitachi Ltd | 電動機の速度制御装置 |
| JPS596782A (ja) * | 1982-07-01 | 1984-01-13 | Hitachi Ltd | 電動機のデイジタル速度制御装置 |
| JPS60207480A (ja) * | 1984-03-31 | 1985-10-19 | Canon Inc | モ−タ駆動制御装置 |
-
1986
- 1986-08-29 JP JP61203224A patent/JPH0777518B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6359782A (ja) | 1988-03-15 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
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