JPH0773370B2 - フィールド数変換回路 - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は第１フィールド周波数、第１ライン周波数、第
１垂直同期信号を有する第１テレビジョン信号を、第２
フィールド周波数、第２ライン周波数、第２垂直同期信
号を有する第２テレビジョン信号に変換するフィールド
数変換回路であって、 第１テレビジョン信号の各フィールド毎に書込みを行う
フィールドメモリ回路と、 フィールドメモリ回路の書込み及び読出しを制御する制
御回路とを有するフィールド数変換回路に関するもので
ある。

従来の技術 「エレクトロニカ」（Elektronica）,1982年第４号第27
〜33頁には上述したタイプのフイールド数変換回路が開
示されているが、ここではクロツク信号の周波数と同期
信号の周波数とを互に結合し、補正回路が付加的偏向電
流を垂直偏向コイルに加えて飛び越し画像の場合につき
表示されるべき画像内で変換されたテレビジヨン信号を
補正している。しかし、このフイールド数変換回路は一
定数の飛び越しフイールド及びラインを有する標準信号
の変換にしか適当していない。

発明の目的 本発明の目的は、例えば、ビデオレコーダやテレビジヨ
ンゲームで発生するような非標準ライン数を有する飛び
越し又は非飛びこしフイールドのテレビジヨン信号を変
換するのにも適したフイールド数変換回路を提供するに
ある。

目的を達成するための構成 本発明の構成は特許請求の範囲に記載の如くである。

発明の効果 関連フイールドの垂直同期信号に対するフイールド内で
の或る点に対応する瞬時から時間間隔を測定し、この時
間間隔を変換されたテレビジヨン信号に適切に移す上述
した特徴はフイールド数変換回路を、偶数であれ、奇数
であれ、また飛び越し方式であれ、非飛び越し方式であ
れ、フイールド当りのライン数が異なる場合に適したも
のにする。

本発明の他の実施例によれば、変換しようと思うフイー
ルド内での前記瞬時を垂直同期信号から11以上のライン
期間の時間間隔に位置せしめ、変換しようと思うテレビ
ジヨン信号内での第１の水平同期信号の位置が顕著な変
化を示すテレビジヨン信号の場合でも、変換しようと思
うテレビジヨン信号に対する変換されたテレビジヨン信
号を表示するために用いられる同期信号パターンの正し
い位置が得られる。

実施例 図面につき本発明を詳細に説明する。

変換しようと思うテレビジヨン信号を分離回路３の入力
端子１に加える。分離回路３はその出力端子５及び７か
ら、夫々、変換しようと思うテレビジヨン信号から分離
された水平同期信号Ｈと垂直同期信号Ｖとを供給する。
また、分離回路３は出力端子９から変換しようと思うテ
レビジヨン信号を出力する。所望とあらば、この出力信
号から同期信号をとり除いておくことができる。

出力端子５に現われる水平同期信号Ｈは周波数及び位相
検出器13の入力端子11に加えられる。周波数及び位相検
出器13のもう一つの入力端子15はカウンタの形態をした
分周器19の出力端子17から信号Ｈ′を受け取る。

分周器19の入力端子21は書き込みクロツク信号発生器25
の出力端子28に接続する。書き込みクロツク信号発生器
25の制御信号入力端子27は周波数及び位相検出器13の出
力端子に接続する。

この結果、書き込みクロツク信号発生器25からの書き込
みクロツク信号は周波数及び位相の点で水平信号発生器
Ｈに結合される。制御の時定数は処理すべき同期制御の
性質に適合させる。

分周器（カウンタ）19は、変換しようと思うテレビジヨ
ン信号の各ライン期間において、クロツク信号期間の数
を数える。カウンタがゼロ位置に達した後短い時間をお
いて、カウンタ19の出力端子29がパルスをフリツプフロ
ツプ33に与える。出力端子31はこのフリツプフロツプが
次のゼロ位置に達する少し前にこのフリツプフロツプ31
にパルスを与える。これに応答して、このフリツプフロ
ツプがこれらのパルスの間に位置する期間（以後、アク
テイブライン書き込み時間と称する）において出力端子
35から論理１信号を与える。この信号は制御回路39の入
力端子37に加えられる。

制御回路39の入力端子41は書き込みクロツク信号発生器
25の出力端子に接続し、入力端子43は分離回路３の出力
端子７に接続し、入力端子45は分離回路３の出力端子９
に接続する。

制御回路39で入力端子41にスイツチ47を接続する。この
スイツチ47は制御回路39の入力端子37に現われる信号に
より動作させられ、アクテイブライン書き込み期間にお
いては閉成させられ、この結果スイツチ47はその出力端
子49から書き込みクロツク信号を出力する。

この他に、この変換回路は読み出すクロツク信号発生器
51を有する。この読み出しクロツク信号発生器51は本例
では同期をとられておらず、従つて自走し、出力端子53
から読み出しクロツク信号を発生する。この読み出しク
ロツク信号は制御回路39の入力端子55に与えられると共
に、カウンタ59の入力端子57に加えられる。このカウン
タ59は分周器として働らく。カウンタ59の長さはカウン
タ19の長さに類似し、その最終位置に達する度毎に出力
端子61から変換されたテレビジヨン信号用の表示装置
（図示せず）の水平偏向用の同期信号として用いられる
パルスH₂を供給する。

カウンタ59は出力端子63及び65を有し、これらの出力端
子はフリツプフロツプ67に接続され、この結果フリツプ
フロツプ67が出力端子69から以後アクテイブライン読み
出し期間と称されるカウンタ59の出発位置から僅か後と
最終位置の僅か手前との間に位置する期間において論理
１信号を出力する。この信号は制御回路39の入力端子71
に加えられ、ANDゲート72を介してスイツチ73に働らき
かける。このスイツチ73は入力端子55に接続されてお
り、この結果各アクテイブライン読み出し期間におい
て、ANDゲート72の他方の入力端子の信号が論理値１を
有する時出力端子75から読み出しクロツク信号を出力す
る。

加えて、読み出しクロツク信号発生器51は補正回路79の
入力端子77に接続する。この補正回路79は出力端子81か
ら変換されたテレビジヨン信号を表示するための垂直同
期信号V₂を出力する。この補正回路79は変換しようと思
うテレビジヨン信号のフイールド内の信号に対応してこ
れらの信号V₂の水平同期信号H₂に対する正しい位置を与
える。この補正回路79の動作については後に第２図につ
き説明する。

この補正回路79はカウンタ59の出力端子61に接続された
入力端子83と、夫々制御回路89の入力端子93,95,97,99
に接続される出力端子85,87,89及び91と、カウンタ19の
出力端子17に接続される入力端子101と、分離回路３の
出力端子７に接続される入力端子103とを有する。制御
回路39の入力端子93はANDゲート72の他方の入力端子に
接続される。

制御回路39では、入力端子45に加えられた変換しようと
思うテレビジヨン信号が更に進んで第１の書き込みスイ
ツチ107の入力端子105と、第２の書き込みスイツチ111
の入力端子109とに与えられる。第１と第２の書き込み
スイツチ107及び111の夫々の他方の入力端子113及び115
はアクテイブライン書き込み期間においてスイツチ47の
出力端子49から書き込みクロツク信号を受け取る。

第１と第２の書き込みスイツチ107及び111の夫々の出力
端子117及び119は夫々メモリ回路129の第１と第２のフ
イールドメモリ125及び127の夫々の入力端子121及び123
に接続される。

第１と第２のフイールドメモリ125及び127の夫々の出力
端子131及び133を夫々読み出しスイツチ139の入力端子1
35及び137に接続する。読み出しスイツチ139の出力端子
141は変換されたテレビジヨン信号を変換回路の出力導
線143に出力する。アクテイブライン読み出し期間にお
いて、読み出しスイツチ139の入力端子145はスイツチ73
の出力端子75から読み出しクロツク信号を受け取る。

第１と第２のフイールドメモリ125及び127は夫々クロツ
ク信号入力端子147及び149を有し、これらのクロツク信
号入力端子147及び149は夫々第１の書き込みスイツチ10
7の出力端子151及び読み出しスイツチ139の出力端子153
と、第２の書き込みスイツチ111の出力端子155及び、読
み出しスイツチ139の出力端子157とに接続される。

第１と第２の書き込みスイツチ107及び111は夫々スイツ
チング信号入力端子159及び161を有し、これらのスイツ
チング信号入力端子159及び161が夫々第１と第２の書き
込みフリツプフロツプ163及び165の出力端子に接続され
ている。

フイールドメモリ125及び127は直列形であり、例えば、
メモリの長さは308アクテイブライン書き込み期間に対
応する。これらのメモリに正しく書き込みが行なわれる
ようにするために、変換しようと思うテレビジヨン信号
のフイールドのライン数に独立して、308個の順次のラ
イン期間の群の時に書き込みクロツク信号を加えねばな
らない。これは制御回路39の入力端子95,97及び99に加
えられる信号に応答して行なわれる。Ｖパルスの開始か
ら第８番目のＨ′パルスの時に入力端子95にパルスが生
じ、259番目のＨ′パルスの時に入力端子99にパルスが
生じ、311番目のＨ′パルスの時に入力端子97にパルス
が生ずる。

第１と第２の書き込みフリツプフロツプ163及び165のビ
ツト入力端子は切り換えスイツチ167の夫々の出力端子
に接続する。切り換えスイツチ167の入力端子は制御回
路39の入力端子95に接続する。切り換えスイツチ167は
２分周器171の出力端子169から受け取られた信号により
動作させられる。２分周器171の入力端子は制御回路39
の入力端子43に接続し、従つて垂直同期パルスＶを受け
取る。それ故、切り換えスイツチ167はフイールドから
フイールドへと異なる位置をとり、従つて、第１と第２
の書き込みフリツプフロツプ163及び165は切り換えスイ
ツチ167の入力端子にある信号、即ちＶパルスの後の第
３のＨ′パルスにより交互にセツトされる。この結果、
１フイールドの時に第１のフイールドメモリ125が、次
のフイールドの時第２のフイールドメモリ127がＶパル
スの開始後第３のＨ′パルスの時書き込み動作を開始す
る。

第１と第２の書き込みフリツプフロツプ163及び165のリ
セツト入力端子は切り換えスイツチ178の夫々の出力端
子に接続する。切り換えスイツチ173の入力端子は制御
回路39の入力端子97に接続する。切り換えスイツチ173
はＤフリツプフロツプ177の出力端子175から出力される
信号により動作させられる。Ｄフリツプフロツプ177の
クロツク信号入力端子179は制御回路39の入力端子99に
接続し、Ｄ入力端子181は２分周器171の出力端子169に
接続する。これに応じて入力端子に生じたのと同じ信号
が259ライン期間の遅延を伴ってＤフリツプフロツプ177
の出力端子175に生ずる。この結果、第１の書き込みフ
リツプフロツプ163は前述した態様でセツトされた後１
フイールドでリセツトされ、第２の書き込みフリツプフ
ロツプ165は前述した態様でセツトされた後次のフイー
ルドでリセツトされる。このリセツトは制御回路39の入
力端子97にある信号、即ちＶパルスの後811H′パルスで
行なわれる。このようにしてフイールドメモリ125及び1
27はＶパルスの後第３のＨ′パルスでスタートし、308
ライン期間において交互に書き込まれる。

変換すべき第１テレビジョン信号が標準信号でなく、そ
の１フィールドが、標準の１フィールド当りのライン数
より少いライン数の場合は、入力フィールドに関するフ
ィールドメモリ回路に、標準数より少い数のラインが書
込まれる。このため読出し期間も標準の読出し期間より
も短いものとなる。フィールドメモリ回路への新フィー
ルドの書込みは、常にフィールドメモリのトップ位置よ
り行われるので、第１フィールドメモリに書込まれる入
力フィールドが短かすぎると、第１フィールドメモリの
書込みが全ライン数（例えば３−311の308ライン）迄書
込みを続けている間に、次の入力フィールドが他のフィ
ールドメモリに書込まれることとなる。この場合各フィ
ールドメモリの利用できる読出し期間は１フィールド期
間より短かくなる。

読出しスイッチ139は、フィールドメモリ回路129のフィ
ールドメモリ125,127のうちの何れから読出しを行うか
を決定する。またこの読出しスイッチ139はＤフリップ
フロップ187によって制御される。このためＤフリップ
フロップ187よりの出力信号は読出しスイッチ139の入力
端子183に加えられている。またＤフリップフロップ187
のクロック信号入力端子は制御回路39の入力端子97に接
続され、Ｄ入力端子191はＤフリップフロップ177の出力
端子175に接続されている。

Ｄフリップフロップ187は、垂直同期パルスの受信後、3
11の水平同期パルスにより丁度一杯に書込まれたフィー
ルドメモリの読出しを行う。さらに読出しスイッチ139
はフィールドメモリの出力信号を対応のフィールドメモ
リ入力にループにして帰還し、第２番目の読出しを行え
るようにする。このよう各書込みフィールドを２回読出
すことによって、フィールド周波数が２倍となる。

再度繰返えし説明を行うと、入力フィールドがフィール
ド当り少なすぎるライン数しか有していない場合で、読
出されるべき記憶されているラインが１フィールド周期
より少い期間しか占有しない場合がある。上述の如く、
各書込み動作に対し、フィールド数を２倍にするための
２つの読出し動作が行われる。従ってライン数が少なす
ぎる場合には、１フィールド周期以内で２つの読出し動
作が行われてしまう。このため読出しクロック周波数
は、書込みクロック周波数より僅かに高い値に選定す
る。例えば読出しクロック周波数は、書込みクロック周
波数の33/16倍とする。これによって何等の問題も生じ
ない。その理由は読出しクロック信号発生器51は自走
（フリーランニング）方式で動作しており、所定の周波
数帯において任意の所望の読出しクロック周波数を出力
しうるからである。

第２図に詳細に示す補正回路79は、フイールド当りのラ
イン数が異なる場合に、関連するテレビジヨン画像が飛
び越し又は非飛び越しのいずれであれ、変換されたテレ
ビジヨン信号に対する同期信号を作り、従つて変換され
たテレビジヨン信号を用いて表示される画像のフイール
ドの相互垂直位置が変換しようと思うテレビジヨン信号
の画像のフイールドの相互垂直位置に対応するようにす
ることを目的とする。

第２図では補正回路の入力端子と出力端子とに第１図と
同じ符号を与えている。この補正回路は測定回路201と
結合回路203とを具える。

測定回路201では入力端子101が計数回路207の計数信号
入力端子205に接続され、入力端子103が計数回路207の
スターテイング信号入力端子209に接続されている。

計数回路207は複数個のカウンタを具え、これらのカウ
ンタに入力端子205に入つてくる計数信号が与えられ
る。第１のカウンタをスターテイング信号入力端子209
に与えられる信号によりスターテイング位置に調整し、
次にゼロ迄カウントダウンし、次に第２のカウンタがス
ターテイング位置をとり、ゼロ迄カウントダウンし、そ
の後で停止し、この結果、次に第３のカウンタがそのス
ターテイング位置に調整され、カウントダウンされる等
々。

計数回路207はいくつかの出力端子211,213,215,217及び
219を有するが、これらの出力端子には夫々Ｖパルスの
開始後第3,第67,第131,第259及び第311番のＨ′パルス
の時順次にパルスが現われる。計数回路207の出力端子2
11,217及び219は夫々補正回路の出力端子87,91及び89に
接続される。

計数回路207の出力端子213及び215は夫々セツト−リセ
ツトフリツプフロツプ225及び227の入力端子221及び223
に接続される。セツト−リセツトフリツプフロツプ225
及び227の他方の入力端子229及び231はいずれも補正回
路の入力端子103に接続する。セツト−リセツトフリツ
プフロツプ225及び227の夫々の出力端子233及び235は夫
々カウンタ241の計数方向信号入力端子237及び計数指令
信号入力端子239に接続する。カウンタ241の計数信号入
力端子243は分周器247の出力端子245に接続する。分周
器247の入力端子249は補正回路の入力端子77から読み出
しクロツク信号を受け取る。

分周器247は33で除算す。読み出しクロツク信号の周波
数がここで選択された18MHzの書き込みクロツク周波数
の33/16倍であれば、カウンタ241の計数信号入力端子24
3での計数信号周波数は1.1MHzである。

カウンタ241は入力端子103に接続されたリセツト入力端
子244を有し、このリセツト入力端子に垂直同期信号Ｖ
が与えられる。

カウンタ241の計数指令信号入力端子239はフリツプフロ
ツプ227の出力端子235から垂直同期信号Ｖの開始時点か
ら補正回路の入力端子101に131個の信号パルスＨ′が生
超し終る迄延在する計数期間毎にカウンタ241を動作さ
せる信号を受け取る。

カウンタ241の計数方向信号入力端子237はフリツプフロ
ツプ225の出力端子233から信号を受け取り、この信号に
応答してカウンタ241が垂直同期信号Ｖの開始時点から
補正回路の入力端子101に67個の信号パルスＨ′が生起
し終る迄カウントアツプを開始し、その後でカウント24
1はカウントダウンする。

入力端子237,239及び244に加えられる信号に応答してカ
ウンタ241はその入力端子243に加えられる信号の期間の
数をカウントアツプしたりカウントダウンしたりし、各
計数期間が完了した後、このカウンタは垂直同期信号Ｖ
の開始後第３番目のＨ′パルスが生起した瞬時の目安と
なる最終位置になる。この瞬時は直接測定することはな
い。蓋し、発振器25（第１図参照）の位相制御が未だ安
定していないため第３番目のＨ′パルスの位置がしばし
ば過度に不安定になるためである。この不安定性の影響
は上述し計数モードにより除去される。

各計数期間の終了後、カウンタ241の出力端子の組251に
カウンタ241の最終位置が得られる。この最終位置は、
例えば、Ｄフリツプフロツプから成るメモリ回路255の
入力端子の組253に与えられ、垂直同期信号Ｖの開始後2
59H′パルスの時メモリ回路255に入る。この時計数回路
207の出力端子217から出力された信号がメモリ回路255
の書き込み信号入力端子257に与えられる。次にこの最
終位置は変換しようと思うテレビジヨン信号の１フイー
ルド期間、従つて変換されたテレビジヨン信号の２個の
同期信号が生ずる期間メモリ回路255の出力端子の組259
に存在する。

メモリ回路255の出力端子の組259はカウンタ263の計数
位置入力端子の組261に接続する。カウンタ263の計数信
号入力端子264には16分周器266の出力端子265から信号
が加えられる。16分周器266の入力端子は測定回路201の
入力端子77に接続する。カウンタ271の出力端子269から
書き込み信号入力端子268へ書き込み信号が与えられ
る。カウンタ271の計数信号入力端子272は補正回路の入
力端子83に接続し、従つて信号H₂を受け取る。

カウンタ271は308カウンタであり、ORゲート277の出力
端子275から入力端子273に加えられる信号に応答してゼ
ロ位置からストートする。ORゲート277の一方の入力端
子279は計数回路207の出力端子219に接続する。計数が
開始された後、カウンタ271は入力端子272に加えられる
308個のH₂パルスを計数し、その後で再度ゼロ位置で停
止する。

ORゲート277の他方の入力端子281はスリースケーラ285
の出力端子283に接続する。

スリースケーラ285の入力端子287には、カウンタ271が
スタートする度毎にカウンタ271の出力端子289からパル
スが入つてくる。スリースケーラ285はこれらのパルス
の中で各３番目のパルスを阻止し、カウンタ271は読み
出しサイクルにおいて一回目はORゲート277の入力端子2
79の信号により、二回目はORゲート277の入力端子281の
信号によりスタートする。

カウンタ271が計数を終了する前の各20ライン期間毎に
カウンタ271はその出力端子269から信号を供給し、この
信号がカウンタ263の書き込み信号入力端子268を介して
このカウンタ268の位置をメモリ回路255の出力端子の組
259に生起する位置に等しくする。この位置をＴで表わ
す。

カウンタ271がスタートすると、カウンタ263も位置Ｔで
スタートし、その入力端子264に加えられる信号の周波
数に応答してその最終値Ｍに達する迄計数し続け、その
後で停止する。前述したように、変換しようと思うテレ
ビジヨン信号の変換すべきフイールドの垂直同期信号に
対する水平同期パターンの位置により決まる。

カウンタ263が動作する時間は（Ｍ−Ｔ）に比例する。
値Ｍに対応するカウンタ263の最大動作速度は、例え
ば、変換されたテレビジヨン信号のライン期間より多少
長く、例えば４マイクロ秒に選ぶ。今度はカウンタ263
の出力端子81に現われる垂直同期信号V₂の位置が、カウ
ンタ271の出力端子269とカウンタ263の入力端子268とを
介してカウンタ263のスタート瞬時を決める水平同期信
号H₂に対する（Ｍ−Ｔ）に比例する。変換されたテレビ
ジヨン信号内の同期信号の周波数に対する整合はカウン
タ241の入力端子243における周波数とカウンタ263の入
力端子264における周波数の比率により得られる。

Ｍの選択のため、水平及び垂直同期信号の変換されたフ
イールド内での位置が変換しようと思う対応するフイー
ルド内での位置に対して一定の差を有することがある。
しかし、これは変換されたテレビジヨン信号の表示には
影響しない。

この結果、補正回路の出力端子81には変換されたテレビ
ジヨン信号用の垂直同期信号が生ずるが、これは水平同
期信号H₂、従つて変換回路の出力導線143に現われる読
み出されたテレビジヨン信号に対して、変換しようと思
うテレビジヨン信号の垂直同期信号Ｖのこのテレビジヨ
ン信号の水平同期信号Ｈに対する位置と結合された位置
にある。

第３図では対応する要素には前の図面と同じ符号を付し
てある。それらの説明については前の図面を参照された
い。

第３図の変換回路が第１図に示した変換回路と異なる点
は、カウンタ59の入力端子57が読み出しクロツク信号発
生器51の出力端子53に接続されておらず、補正回路79の
出力端子301に接続されていることである。この出力端
子301はスイツチ303を介して補正回路79の入力端子77に
接続する。他の点でもこの補正回路79の構造は第２図の
補正回路の構造と異なるが、この補正回路79は第４図に
示す。

第４図でも対応する要素には前の図面と同じ符号を付し
てあり、それらの説明については前の図面を参照された
い。

測定回路201が第２図の測定回路と異なる点は、計数回
路207が出力端子211,217及び219以外に他の出力端子を
有しないことと、計数方向信号及び計数指令信号がカウ
ンタ241に加えられないことと、このカウンタ241の計数
信号入力端子243がパルス発生器403の出力端子401に接
続されていることとであり、このパルス発生器403は、
平均して、書き込みクロツク信号発生器25と同じ周波数
でパルスを発生する。加えて、このパルス発生器403の
出力端子401は周波数及び位相検出器407の一つの入力端
子405に接続されており、この周波数及び位相検出器407
のもう一つの入力端子409は補正回路の入力端子101に接
続されており、出力端子411は制御信号をパルス発生器4
03に加える。周波数及び位相検出器407の時定数は大き
く、従つて、書き込みクロツク信号発生器25の制御ルー
プの時定数が小さく選ばれており、水平同期信号の周波
数の変化に迅速に追従できるようになつている時、パル
ス発生器403により生ずる信号の周波数は信号Ｈ′の２
個のパルス間の期間においてあまり変化しない。

垂直同期パルスがスタートする度毎に、カウンタ241は
そのゼロ位置から計数を開始し、その出力端子の組251
から計数位置を表わす信号を出力する。計数回路207が2
59個の水平同期信号パルスＨ′を計数した瞬時に、この
計数回路207はその出力端子217から１個のパルスをメモ
リ回路255の入力端子257に与え、これに応答してメモリ
回路255がカウンタ241の位置を蓄わえ、その出力端子の
組259で利用できるようにする。

カウンタ241はモジユロー4Nカウンタの形態とするが、
ここでＮは書き込みクロツク周波数と水平同期信号周波
数との間の比率を表わす。この結果、垂直同期パルスの
開始に対する第259番目のＨ′パルスからの時間間隔を
垂直同期パルスの開始に対する第３番目のＨ′パルスか
らの時間間隔に変換するのに加算処理や減算処理を行な
う必要はなくなる。モジユロー4N計数動作のため、それ
に必要な256回のＮの減算処理は既に行なわれ終つてい
る。蓋し、256が４で除算できるからである。

斯くして、メモリ回路255の出力端子の組259から供給さ
れる計数位置は垂直同期パルスの開始と第３番目のＨ′
パルスとの間の時間間隔の目安となる。

変換されたテレビジヨン信号の垂直同期信号V₂はカウン
タ268の書き込み信号入力端子268に加えられる。以後こ
の変換されたテレビジヨン信号がどのようにして生ずる
かを説明する。前述したところは応答してメモリ回路25
5の出力信号の組は入力端子の組261を介してカウンタ26
3に移される。カウンタ263は、これに応答して、その出
力端子413から信号を供給し、この信号がスイッチ303の
入力端子415に加えられ、これによりスイツチ303が開
く。カウンタ263はその計数信号入力端子264に加えられ
る読み出しクロツク信号に応答して以後そのゼロ位置に
リセツトされる。これは変換されたテレビジヨン信号の
垂直同期信号に対する水平同期信号の位置が変換しよう
と思うテレビジヨン信号の位置に対応する瞬時に到達す
る。次にスイツチ303が閉成され、これにより読み出し
サイクルがスタートし、変換されたテレビジヨン信号用
の水平同期信号H₂の生成もスタートし、この生成動作は
カウンタ59を介して変換されたテレビジヨン信号と結合
させられる。

変換されたテレビジヨン信号用の垂直同期信号V₂は次の
ようにして生成される。補正回路の入力端子83から入っ
てくる水平同期信号H₂は308を計数するカウンタ419の入
力端子417に加えられる。このカウンタ419は書き込みサ
イクルの終りにおいて生ずる、計数回路207の出力端子2
19から出力され、入力端子421に加えられる信号により
ゼロにリセツトされる。この信号はまたブロツキング回
路425の入力端子423にも加えられる。このプロツキング
回路425はその出力端子427から入力端子423に信号が生
じ、カウンタ419の出力端子431に接続されている入力端
子429に信号が始めて生じた時パルスを出力する。カウ
ンタ419の出力端子431はメモリ回路129のメモリの一つ
の読み出しサイクルが完了した時パルスを供給する。こ
のようにして、ブロツキング回路425の第１の読み出し
サイクルの終りにおいて第１のパルスだけを通し、第２
のパルスを阻止する。

この結果、メモリ回路129のメモリの一つの書き込みサ
イクルが終了し、第１の読み出しサイクルが終了した時
ブロツキング回路425の出力端子427にパルスが生ずる。
これらのパルスはカウンタ263の読み出し信号入力端子2
68に加えられるだけでなく、補正回路の出力端子81にも
与えられる。

補正回路の出力端子85は３迄計数するカウンタ433の出
力端子439に接続する。このカウンタ433のリセツトのリ
セツト入力端子435は計数回路207の出力端子219に接続
し、計数信号入力端子437はカウンタ419の出力端子431
に接続する。カウンタ433は２個の読み出しサイクルの
間だけ出力端子439から論理１信号を出力する。従つ
て、メモリ回路129のメモリの３回目の読み出し動作は
行うことができない。

表示装置用の垂直時間軸回路は直流結合形でなければな
らない。蓋し、第１と第２のフイールド偏向のスタート
の間の時間間隔と、第２と第３のフイールド偏向のスタ
ートの間の時間間隔とに、上述した回路では差が生ずる
からである。

これらの差は僅かながら輝やいたフリツカを生ずるが、
このフリツカは第５図に示す回路を用いることにより小
さくすることができる。なお、この第５図の回路は第１
図及び第２図に示した変換回路に適したような構造にな
っているが、第３図及び第４図に示した変換回路で用い
ることもできる。

第５図で、ほぼ等距離の垂直同期信号を得るために使用
される回路の入力端子5,103,289,91及び出力端子281に
は第１図及び第２図に示した回路での対応する点と同一
の符号を付してあるが、これらの点では同じ信号が生ず
る。第２図に示した回路はスリースケーラ285の出力端
子283とORゲート277の入力端子281との間の接続が除さ
れている点で修正されている。ここでは、この入力端子
281は第５図に示した回路全体の出力端子281に接続され
ている。

第５図に示した回路はその出力端子281からフイールド
メモリの第２番目の読み出し動作のスタート信号を供給
する。このスタート信号は第１の読み出し動作のスター
トと次の書き込み動作のスタートとの間の中間で生ずる
必要がある。これはカウンタ503の出力端子501から得ら
れるが、このカウンタ503の長さは変換回路がそれに合
せて設計されている標準フイールド長の半分に対応させ
る。今の場合カウンタ503は156カウンタである。

カウンタ503は書き込み動作の終了を示すパルスと、変
換すべきフイールドの終りを示すパルスとの最初のもの
でスタートするが、これらのパルスは夫々入力端子289
及び103で生じ、これらの２個のパルスの間の期間では
半分の速度で動作する。

このカウンタ503はスイツチング自在の分周器509の出力
端子507から得られ、入力端子505に加えられる計数信号
で制御される。スイツチング自在の分周器509はその入
力端子511に加えられるスイツチング信号に応答し１又
は２で除算することができる。このスイツチング自在の
分周器509の入力端子513はANDゲート515の出力端子に接
続する。ANDゲート515の一方の入力端子は入力端子５か
ら水平同期信号Ｈを受け取る。ANDゲート515の他方の入
力端子はORゲート517の出力端子に接続する。

このORゲート517の一方の入力端子はフリツプフロツプ5
21の出力端子519に接続され、他方の入力端子はフリツ
プフロツプ525の出力端子523に接続される。

フリツプフロツプ521は入力端子103に接続されているセ
ツト入力端子527で垂直同期信号Ｖを受け取る。他方フ
リツプフロツプ525の入力端子289に接続されているセツ
ト入力端子529には書き込み終了信号が加えられる。

フリツプフロツプ521及び525の夫々のリセツト入力端子
531及び533は入力端子91に接続する。また、カウンタ50
3の書き込み信号入力端子534も入力端子91に接続する。
この結果、フイールドメモリの書き込み動作が終了する
少し前に、フリツプフロツプ521及び525がリセツトさ
れ、カウンタ503が位置155に調整される。

フリツプフロツプ521及び525の出力端子519及び523はAN
Dゲート535の２個の入力端子に接続し、ANDゲート535の
出力端子をスイツチング自在の分周器509のスイツチン
グ信号入力端子511に接続する。

入力端子103又は289から入る２個のパルスの第１のもの
はフリツプフロツプ521及び525の一方のセツトし、ORゲ
ート517がANDゲート515が水平同期パルスＨをスイツチ
ング自在の分周器509の入力端子513に通せるようにす
る。次に分周器509は２で除算する。蓋し、ANDゲート53
5が未だ導通していないからである。次にカウンタ503は
その半分の速度でカウントダウンする。

次に、入力端子103又は289から入つてくる次のパルスの
一つでフリツプフロツプ521及び525の他の一つがセツト
されると、ANDゲート535は信号をスイツイング自在の分
周器509のスイツチング信号入力端子511に通し、この分
周器が１で除算し、カウンタ503がその正規の速度でゼ
ロ迄カウントダウンし、次にその出力端子281から所望
の信号を出力し、その後で停止する。

明らかに、所望とあらば、異なる長さ又は異なるタイプ
のフイールドメモリを直列にして用いることができる。
但し、回路の他の部分がそれに適合させられているもの
とする。

読み出しクロツク信号発生器51は周波数が安定な信号を
出力しなければならず、それ故自走形とすると好適であ
る。また、所望とあらば、書き込みクロツク信号発生器
又は周波数同期信号に対する周波数結合を用いることも
できる。但し、これはこの係合が読み出しクロツク信号
発生器の周波数が十分安定に保てるような性質のもので
ある場合である。

測定回路201のカウンタ241で計数された信号の周波数
は、実施例に示したように、書き込みクロツク信号周波
数又は読み出しクロツク信号周波数に結合させることが
できるが、代りに、所望とあらば、このクロツク信号周
波数と独立に選ぶことができる。但し、安定度は十分
で、その周波数は十分高く、表示されたフイールド内で
目に見える位置の変化が生じないようにする必要があ
る。

第４図に示した測定回路201で、モジユロー4Nカウンタ2
41を用いている。しかし、所望とさらば、ｘ＞1/2とし
て、モジユローxNカウンタを用いることもできる。この
場合はその計数期間はライン周期の1/2を越える。

【図面の簡単な説明】

第１図は本発明に係るフイールド数変換回路の一実施例
のブロツク図、 第２図は第１図に示した実施例の補正回路のブロツク
図、 第３図は本発明に係るフイールド数変換回路のもう一つ
の実施例のブロツク図、 第４図は第３図に示した実施例の補正回路のブロツク
図、 第５図は第１図及び第２図のフイールド数変換回路で表
示同期信号の一層一様な位置を得るための回路のブロツ
ク図である。 １……分離回路の入力端子、３……分離回路 ５……水平同期信号の出力端子 ７……垂直同期信号の出力端子 ９……変換しようと思うテレビジヨン信号の出力端子 11……周波数及び位相検出器の入力端子 13……周波数及び位相検出器 15……周波数及び位相検出器のもう一つの入力端子 17……分周器の出力端子 19……分周器（カウンタ） 21……分周器の入力端子 23……書き込みクロツク信号発生器の出力端子 25……書き込みクロツク信号発生器 27……制御信号入力端子 29……カウンタ19の出力端子 31…… 〃 33……フリツプフロツプ 35……フリツプフロツプの出力端子 37……制御回路の入力端子 39……制御回路 41……制御回路の入力端子 43…… 〃 45…… 〃 47……スイツチ 49……スイツチの出力端子 51……読み出しクロツク信号発生器 53……読み出しクロツク信号発生器の出力端子 55……制御回路の入力端子 57……カウンタの入力端子 59……カウンタ 61……カウンタの出力端子 63…… 〃 65…… 〃 67……フリツプフロツプ 69……フリツプフロツプの出力端子 71……制御回路の入力端子 72……ANDゲート 73……スイツチ 75……スイツチの出力端子 77……補正回路の入力端子 79……補正回路 81……補正回路の出力端子 83……補正回路の入力端子 85……補正回路の出力端子 87…… 〃 89…… 〃 91…… 〃 93……制御回路の入力端子 95…… 〃 97…… 〃 99…… 〃 101……補正回路の入力端子 103…… 〃 105……第１の書き込みスイツチの入力端子 107……第１の書き込みスイツチ 109……第２の書き込みスイツチの入力端子 111……第２の書き込みスイツチ 113……第１の書き込みスイツチの他方の入力端子 115……第２の書き込みスイツチの他方の入力端子 117……第１の書き込みスイツチの出力端子 119……第２の書き込みスイツチの出力端子 121……第１のフイールドメモリの入力端子 123……第２のフイールドメモリの入力端子 125……第１のフイールドメモリ 127……第２のフイールドメモリ 129……メモリ回路 131……第１のフイールドメモリの出力端子 133……第２のフイールドメモリの出力端子 135……読み出しスイツチの入力端子 137…… 〃 139……読み出しスイツチ 141……読み出しスイツチの出力端子 143……変換回路の出力導線 145……読み出しスイツチの入力導線 147……第１のフイールドメモリのクロツク信号入力端
子 149……第２のフイールドメモリのクロツク信号入力端
子 151……第１の書き込みスイツチの出力端子 153……読み出しスイツチの出力端子 155……第２の書き込みスイツチの出力端子 157……読み出しスイツチの出力端子 159……第１の書き込みスイツチのスイツチング信号入
力端子 161……第２の書き込みスイツチのスイツチング信号入
力端子 163……第１の書き込みフリツプフロツプ 165……第２の書き込みフリツプフロツプ 167……切り換えスイツチ 169……２分周器の出力端子 171……２分周器 173……切り換えスイツチ 175……Ｄフリツプフロツプの出力端子 177……Ｄフリツプフロツプ 179……Ｄフリツプフロツプのクロツク信号入力端子 181……ＤフリツプフロツプのＤ入力端子 183……読み出しスイツチの入力端子 185……Ｄフリツプフロツプ187の出力端子 187……Ｄフリツプフロツプ 189……Ｄフリツプフロツプのクロツク信号入力端子 191……ＤフリツプフロツプのＤ入力端子 193……読み出しスイツチの出力端子 195……読み出しスイツチの出力端子 201……測定回路 203……結合回路 205……計数信号入力端子 207……計数回路 209……スターテイング信号入力端子 211……計数回路の出力端子 213…… 〃 215…… 〃 217…… 〃 219…… 〃 221……フリツプフロツプ225の入力端子 223……フリツプフロツプ227の入力端子 225……セツト−リセツトフリツプフロツプ 227…… 〃 229……フリツプフロツプ225の他方の入力端子 231……フリツプフロツプ227の他方の入力端子 233……フリツプフロツプ225の出力端子 235……フリツプフロツプ227の出力端子 237……計数方向信号入力端子 239……計数指令信号入力端子 241……カウンタ 243……計数信号入力端子 244……リセツト入力端子 245……分周器の出力端子 247……分周器 249……分周器の入力端子 251……カウンタ241の出力端子の組 253……メモリ回路の入力端子の組 255……メモリ回路 257……書き込み信号入力端子 259……メモリ回路の出力端子の組 261……計数位置入力端子の組 263……カウンタ 264……計数信号入力端子 265……16分周器の出力端子 266……16分周器 267……16分周器の入力端子 268……書き込み信号入力端子 269……カウンタ271の出力端子 271……カウンタ 272……計数信号入力端子 273……カウンタ271の入力端子 275……ORゲートの出力端子 277……ORゲート 279……ORゲートの一方の入力端子 281……ORゲートの他方の入力端子 283……スリースケーラの出力端子 285……スリースケーラ 287……スリースケーラの入力端子 289……カウンタ271の出力端子 301……補正回路の出力端子 303……スイツチ 401……パルス発生器の出力端子 403……パルス発生器 405……周波数及び位相検出器の入力端子 407……周波数及び位相検出器 409……周波数及び位相検出器のもう一つの入力端子 411……周波数及び位相検出器の出力端子 413……カウンタ263の出力端子 415……スイツチ303の入力端子 417……カウンタ419の入力端子 419……カウンタ 421……カウンタ419の入力端子 423……ブロツキング回路の入力端子 425……ブロツキング回路 427……ブロツキング回路の出力端子 429……ブロツキング回路の入力端子 431……カウンタ419の出力端子 433……カウンタ 435……カウンタ433のリセツト入力端子 437……カウンタ433の計数信号入力端子 439……カウンタ433の出力端子 501……カウンタ503の出力端子 503……カウンタ 505……カウンタ503の計数信号入力端子 507……分周器の出力端子 509……スイツチング自在の分周器 511……分周器のスイツチング信号入力端子 518……分周器の入力端子 515……ANDゲート 517……ORゲート 519……フリツプフロツプ521の出力端子 521……フリツプフロツプ 523……フリツプフロツプ525の出力端子 525……フリツプフロツプ 527……フリツプフロツプ521のセツト入力端子 529……フリツプフロツプ525のセツト入力端子 531……フリツプフロツプ521のリセツト入力端子 533……フリツプフロツプ525のリセツト入力端子 534……カウンタ503の書き込み信号入力端子 535……ANDゲート。

フロントページの続き (72)発明者 ペトルス・ウイルヘルムス・ヘルトルデ ス・ウエレス オランダ国5621ベ−ア−・アインド−フエ ン・フル−ネヴアウツウエツハ１ (72)発明者 マルセリヌス・ヨセフ・ヨハンネス・コル ネリウス・アンネハルン オランダ国5621ベ−ア−・アインド−フエ ン・フル−ネヴアウツウエツハ１ (72)発明者 アントニウス・ヘンドリクス・フベルト ス・ヨゼフ・ニ−レセン オランダ国5621ベ−ア−・アインド−フエ ン・フル−ネヴアウツウエツハ１ (56)参考文献 特開 昭48−26324（ＪＰ，Ａ) 特開 昭59−5276（ＪＰ，Ａ)

Claims (8)

【特許請求の範囲】
1. 【請求項１】第１フィールド周波数、第１ライン周波数
   及び第１垂直同期信号を有する第１テレビジョン信号
   を、第２フィールド周波数、第２ライン周波数及び第２
   垂直同期信号を有する第２テレビジョン信号に変換する
   フィールド数変換回路において、 前記第１ライン周波数に同期した書込クロックを発生す
   る書込クロック発生器と、 前記第２ライン周波数が決定される読出クロックを発生
   する読出クロック発生器と、 前記第１テレビジョン信号を記憶するフィールドメモリ
   回路と、 前記第１垂直同期信号と前記書込クロックとに基づく前
   記第１テレビジョン信号の前記フィールドメモリ回路へ
   の書込みを制御すると共に、前記読出クロックに基づく
   前記フィールドメモリ回路からの前記第１テレビジョン
   信号の前記第２テレビジョン信号としての読出しを制御
   する制御回路と、 前記第１テレビジョン信号の各フィールドに関して、前
   記第１垂直同期信号と前記第１テレビジョン信号の当該
   フィールドにおける所定の時点との間の時間間隔を前記
   第１垂直同期信号と前記第１ライン周波数に同期した信
   号とに基づいて測定する測定回路と、 前記第１テレビジョン信号と前記第１垂直同期信号との
   間の位置関係と、前記第２テレビジョン信号と前記第２
   垂直同期信号との間の位置関係とを、前記測定された時
   間間隔と前記読出クロックとに基づいて前記第２垂直同
   期信号を形成することにより関連付ける結合回路と を有していることを特徴とするフィールド数変換回路。
2. 【請求項２】前記読出クロック発生器が前記書込クロッ
   ク発生器とは同期がとられていないことを特徴とする特
   許請求の範囲第１項に記載のフィールド数変換回路。
3. 【請求項３】前記時間間隔が前記第１テレビジョン信号
   の10ライン期間を越えることを特徴とする特許請求の範
   囲第１項に記載のフィールド数変換回路。
4. 【請求項４】前記フィールドメモリ回路が少なくとも２
   個の直列型のフィールドメモリを有していることを特徴
   とする特許請求の範囲第１項に記載のフィールド数変換
   回路。
5. 【請求項５】前記制御回路は、前記第１テレビジョン信
   号のフィールド長が前記直列型のフィールドメモリの長
   さに対応するフィールド長よりも短い場合に、当該直列
   型のフィールドメモリの書込サイクル中の一部で前記第
   １テレビジョン信号を前記２個の直列型のフィールドメ
   モリに同時に書き込むような回路を有していることを特
   徴とする特許請求の範囲第４項記載のフィールド数変換
   回路。
6. 【請求項６】前記測定回路がアップダウンカウンタを有
   し、該アップダウンカウンタが前記読出クロック発生器
   の出力端子に分周器を介して結合された計数信号入力端
   子と、前記第１ライン周波数と同期したパルスの計数値
   に基づいて各々発生される計数指令信号と計数方向信号
   とを各々入力する２つの入力端子とを有していることを
   特徴とする特許請求の範囲第１項記載のフィールド数変
   換回路。
7. 【請求項７】前記測定回路が前記第１ライン周波数に同
   期したパルス信号を計数するカウンタを有し、該カウン
   タはｘが1/2より大で且つＮが前記パルス信号の周波数
   と前記第１ライン周波数との比を表す場合に前記パルス
   信号のモジュロxN計数を行うと共に前記第１垂直同期信
   号によりリセットされるように構成されていることを特
   徴とする特許請求の範囲第１項に記載のフィールド数変
   換回路。
8. 【請求項８】当該フィールド数変換回路が前記第２垂直
   同期信号の間の時間間隔を略等時間間隔にするような回
   路を有していることを特徴とする特許請求の範囲第１項
   に記載のフィールド数変換回路。