JPH077162A - 微細加工されたｓｏｉ容量表面を有する絶対圧容量センサ - Google Patents

微細加工されたｓｏｉ容量表面を有する絶対圧容量センサ

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JPH077162A
JPH077162A JP6066261A JP6626194A JPH077162A JP H077162 A JPH077162 A JP H077162A JP 6066261 A JP6066261 A JP 6066261A JP 6626194 A JP6626194 A JP 6626194A JP H077162 A JPH077162 A JP H077162A
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layer
sacrificial layer
substrate
cavity
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JP6066261A
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Carlos Horacio Mastrangelo
オラシオ マストランジェロ カルロス
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Ford Motor Co
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    • G01L9/00—Measuring steady of quasi-steady pressure of fluid or fluent solid material by electric or magnetic pressure-sensitive elements; Transmitting or indicating the displacement of mechanical pressure-sensitive elements, used to measure the steady or quasi-steady pressure of a fluid or fluent solid material, by electric or magnetic means
    • G01L9/0041—Transmitting or indicating the displacement of flexible diaphragms
    • G01L9/0042—Constructional details associated with semiconductive diaphragm sensors, e.g. etching, or constructional details of non-semiconductive diaphragms
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    • G01—MEASURING; TESTING
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    • G01L9/0041—Transmitting or indicating the displacement of flexible diaphragms
    • G01L9/0072—Transmitting or indicating the displacement of flexible diaphragms using variations in capacitance
    • G01L9/0073—Transmitting or indicating the displacement of flexible diaphragms using variations in capacitance using a semiconductive diaphragm

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Abstract

(57)【要約】 【目的】 可変形単結晶ダイアフラムを有する容量トラ
ンスジューサの形成方法および構造を提供する。 【構成】 犠牲層３１および単結晶シリコン層２０ａを
有するＳＯＩウェーハの半導体基板３０内に第１のウェ
ル領域を形成し、シリコンエピタキシャル層を堆積させ
て可撓単結晶膜を形成し、エッチングにより可撓ダイア
フラム２０を画定する。絶縁共形的（ｃｏｎｆｏｒｍａ
ｌ）支持層を堆積させて犠牲層を封止し、ダイアフラム
のアクセス開口からエッチャントを挿入して犠牲層を除
去しダイアフラム空洞を画定する。ダイアフラムの対向
部および基板の第１ウェルへ導電イオンを拡散して感知
キャパシタ１００の固定および可変形電極を画定する。
次にアクセス開口にプラグを堆積させて封止する。周囲
圧とダイアフラム封止圧間の変動に応答したダイアフラ
ムの偏位により第１ウェル領域とダイアフラムの導電領
域間の容量が対応して変化する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に半導体処理技術
の分野に関し、特に半導体基板上に形成された可撓性単
結晶ダイアフラムを有する絶対圧センサに関する。
【０００２】
【従来の技術】グッケル（Ｇｕｃｋｅｌ）等の米国特許
第４，７４４，８６３号には半導体基板上の犠牲酸化物
柱上に形成された可撓性ポリシリコン可変形ダイアフラ
ムを使用した封止空洞半導体圧力トランスジューサが開
示されている。犠牲柱には基板に沿って柱の周辺を越え
て延在する複数のウェブ状付属肢が含まれている。ダイ
アフラム材を柱上に共形的に（ｃｏｎｆｏｒｍａｌｌ
ｙ）堆積させた後で、ダイアフラム材の周辺をエッチン
グにより除去して犠牲酸化物が露呈される。次にダイア
フラム空洞を画定するために可撓性ダイアフラムの下の
犠牲酸化物がエッチングにより除去される。次にダイア
フラム空洞を形成するために、犠牲酸化物をエッチング
により除去した後でダイアフラム周辺に形成された孔が
封止される。
【０００３】その実施例では可撓性ダイアフラム上に配
置された抵抗性その他の流路センサの使用が教示され
る。ダイアフラム空洞内の封止圧に対して周囲圧が変化
する場合に、これらの抵抗の抵抗値は可撓性ダイアフラ
ムの変形に比例して変化する。第６欄、第４７〜６３行
にはダイアフラムの偏位に応答して容量が変化するよう
に容量センサの２枚のプレートを保持する構造の使用が
記載されている。
【０００４】
【発明が解決しようとする課題】従来技術とは対照的
に、ＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏ
ｒ）ウェーハ上の犠牲酸化物層の厚さが、形成されるダ
イアフラム空洞の厚さとほぼ等しい、ＳＯＩ基板上にエ
ピタキシャル形成される単結晶シリコンダイアフラムを
利用することが本発明の一つの目的である。ＳＯＩウェ
ーハ上の制御性の高い二酸化シリコン被覆を使用すれば
寄生容量を最少限に抑えた適度の動作容量を有するキャ
パシタが得られる。
【０００５】さらに、ダイアフラム構造の出発材料とし
てシリコン薄膜を使用すればセンサには単結晶ダイアフ
ラムのあらゆる特性および利点が含まれることが保証さ
れる。単結晶ダイアフラムの機械的特性は他のシリコン
材および構造の機械的特性よりも遙かに予想可能であ
り、したがって単結晶ダイアフラムを有するセンサは遙
かに厳しい公差および性能仕様で製造することができ
る。最後に、本製造行程ではダイアフラムのためのパタ
ーン化構造を固着する必要がない。
【０００６】
【課題を解決するための手段】可変形膜を有する容量ト
ランスジューサを形成するシリコンマイクロマシン方法
および構造である。公知の厚さの犠牲層およびその上の
シリコン層を有するＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉ
ｎｓｕｌａｔｏｒ）ウェーハ等の半導体基板内に第１の
ウェル領域が形成される。次に増厚単結晶膜を形成する
ためにＳＯＩウェーハ上にシリコン層がエピタキシャル
堆積される。エピタキシャル層および犠牲層がマスクさ
れエッチングされてＳＯＩ基板上に可撓性ダイアフラム
が画定される。電気絶縁共形（ｃｏｎｆｏｒｍａｌ）支
持層が基板上に堆積されダイアフラム層に固着されて両
者間の犠牲層が封止される。比較的小さなアクセス開口
がエッチングによりエピタキシャル層に貫通され、次に
犠牲層を除去するためにアクセス開口を介してエッチャ
ントが挿入され、エピタキシャル層と基板との間にダイ
アフラム空洞が画定される。ダイアフラム空洞の厚さは
ＳＯＩウェーハ上の犠牲酸化物の厚さに実質的に等し
い。次に、アクセス開口を介してダイアフラム空洞内に
導電性ドーパントが拡散されて基板内のウェル内に第１
の拡散導体が形成され可撓性ダイアフラムの対向面内に
第２の拡散導体が形成される。次に、ダイアフラム空洞
の堆積を実質的に低減することなくプラグが選択的にア
クセス開口内に堆積されてこれを封止する。このように
して、ダイアフラム空洞内の封止圧と周囲圧との間の変
動に応答した可撓性ダイアフラムの偏位により、容量セ
ンサを形成する第１および第２の拡散導体間に対応する
容量変化が生じる。
【０００７】
【実施例】本発明は絶対ガス圧の測定に適した容量性表
面微細加工センサに関する。この構造はシリコン基板上
およそ０．２μｍに吊着された単結晶シリコン・オン・
インシュレータダイアフラムからなっている。大気圧セ
ンサの設計については圧力範囲は１４ＰＳＩ、公称容量
は１．１Ｐｆでフルスケールスパンは０．２６Ｐｆであ
る。整合基準キャパシタを含む各デバイスの占有面積は
僅か０．１７mm2 にすぎない。
【０００８】絶対圧トランスジューサの基本的設計は図
１および図２に示す２枚プレートキャパシタ１００であ
る。キャパシタの頂部プレートはシリコン・オン・イン
シュレータ（ＳＯＩ）ウェーハ上の頂部シリコン膜でで
きた可撓性ダイアフラム２０であり、固定電極３０は基
板である。頂部電極は一定圧の密閉空洞２８を形成す
る。内部空洞２８とセンサ外部の圧力差により頂部電極
が偏位する。このトランスジューサは大概のバルクシリ
コン微細加工圧力センサのように１１１面の伝搬に必要
な面積を使用しない。その結果、その面積は極めて小さ
くなる。レシオメトリック測定のために開封整合基準キ
ャパシタ２００が含まれており、それは浸透性ポリイミ
ドシール２７６を含んでいる。
【０００９】ダイアフラム材として犠牲層として作用す
る二酸化シリコン薄層上の（１００結晶格子配向を有す
る）単結晶シリコンが選定される。この材料はボンディ
ングおよび埋込酸化物層のイオン打込みを含むいくつか
の技術により形成することができる。
【００１０】実施例では、電極間隔に等しい酸化物厚を
有するブランクＳＯＩウェーハが種材として使用され
る。固定トランスジューサ素子の残りの部分は薄膜の堆
積により構成される。この設計により表面マイクロマシ
ニングのトポロジカルな万能性だけでなく単結晶材料の
公知の機械的特性を利用して小型単結晶ダイアフラム圧
力センサが構成される。単結晶ダイアフラムを含む旧来
の設計ではバルクマイクロマシニングおよびウェーハボ
ンディングに依らなければ製造できずより大型の構造と
なっていた。
【００１１】電極ギャップは数百ナノメータでありデバ
イス容量は１〜２Ｐｆ程度とすることができる。この容
量は４個のボンディングパッドａ，ｂ，ｃ，ｄを介して
接続されるオフチップ回路が検出するのに充分な大きさ
である。これらのデバイスは校正を行うことなく圧力特
性に対する感知容量の±１０％誤差仕様に適合するよう
に製造することができる。この特徴によりセンサコスト
は著しく低減される。
【００１２】設計例 ０〜１０5 Ｐａ（０〜１４ＰＳＩ）の空気圧を測定する
吸気マニホールド圧力センサ（ＭＡＰ）への応用では、
３つの設計変数があり、それはダイアフラム幅ｗ、その
厚さｔ、および電極間隔ｄである。センサは次のいくつ
かの設計基準に適合しなければならない。a) センサ容
量はＣmin よりも大きくなければならない、b) デバイ
スはＰr の全圧力範囲を有しかつＰovの過剰圧力に耐え
なければならない、c) ダイアフラムの引込電圧はＶ
pminよりも高くなければならない、d) 工程変動の影響
を受ける荷重偏位曲線の可変性は閾値ｅo よりも低くな
ければならない。さらに、コスト低減のために面積およ
びコストを最小限に抑えなければならない。
【００１３】センサ設計問題は等号および不等号の拘束
を有する最適化問題として処理することができる。ダイ
アフラム残留応力を無視すると、その中心荷重偏位曲線
を定める等式は次のように表わされる。
【００１４】
【数１】 電極ギャップはｄ＝Ｚm （Ｐr ）の基準により設計され
る。
【００１５】
【数２】 このダイアフラムの破壊はその幅ｗとは無関係である。
ダイアフラムが破壊するのはその最大応力が破壊応力に
等しく、その偏位がｄに等しい時である。プレートの破
壊を防止するには次の条件が満されなければならない。
【００１６】
【数３】 (2) および(3) 式を使用しかつＰr ＝Ｐovを使用すれ
ば、ｗが消去されて次の関係が得られ、
【００１７】
【数４】 これを(2) 式と組み合せると次のような関係が得られ
る。
【００１８】
【数５】 センサの容量は次式で示され、
【００１９】
【数６】 これを(2) 式と組み合せると拘束は次式で表わされる。
【００２０】
【数７】 この設計では、偏位ダイアフラムは頂部電極であるた
め、引込電圧はその厚さに依存し、
【００２１】
【数８】 この結果を(2) 式と結びつけると、新しい拘束は次のよ
うに表わされる。
【００２２】
【数９】 （後記する）(17)〜(20)式を使用すると、最大偏位の総
相対誤差は次式で表わされる。
【００２３】
【数１０】 モダンなシリコン工程では、ＳＯＩシリコンのヤング率
は１％以内に調整することができる。堆積された膜につ
いてはΔｔ／ｔおよびΔｄ／ｄは一定となることに注意
されたい。幅変動Δｗ≒１〜２μｍは一定でありリソグ
ラフィ工程により制限される。したがって、(10)式は最
小幅限界を設定することに等しい。もう一つの拘束はダ
イアフラムの最大厚である。大概の実用上の目的に対し
て、ｔ≦４mm厚である。２００nmの最小電極ギャップ距
離限界による拘束は次式で表わされる。
【００２４】
【数１１】 主センサデバイスプラス対応する基準キャパシタの面積
は次式で表わされ、
【００２５】
【数１２】 ここに、ｒはチップの外縁であり、Ｐはボンディングパ
ッドの幅（≒１００μｍ）である。この設計では、電極
間ギャップは達成可能な最大埋込酸化物により制限され
る。イオン打込みされたＳＯＩ膜の電流限界はおよそｄ
max ＝０．４μｍである。この拘束を(2) 式と結びつけ
るともう一つの式が得られる。
【００２６】
【数１３】 大概の実用上の目的に対して、最小幅はＣmin 拘束およ
び引込み拘束により定まる。(7) 式および(9) 式を等し
くすると次式が得られる。
【００２７】
【数１４】 したがって、ダイアフラム幅はＣmin およびＶpmin拘束
の幾何学平均に比例する。したがって、(14)式でＣmin
もしくはＶpminのいずれかが増大する時はｗが増大しな
ければならない。
【００２８】ＳＯＩ絶対圧センサの設計最適化を図３に
グラフで示す。曲線ＡはＰmax ＝６００ＭＰａにおける
破壊拘束を示す。曲線ＢおよびＣはＣmin およびＶpmin
拘束を示す。曲線Ｄは偏位誤差拘束を示し、曲線Ｅはｄ
min 拘束を示す。曲線Ｆにより４mmの最大エピ厚拘束が
課され、曲線Ｇにより(13)式のｄmax 拘束が与えられ
る。設計はＣmin とＶpminのトレードオフにより支配さ
れる。実現可能な設計領域はグラフの陰影をつけた領域
である。Ｐ点は最適デバイス寸法を示す。
【００２９】選定設計目標に対して、最適デバイスは
３．２μｍ厚の１７３×１７３μｍ2ダイアフラムを有
している。電極間隔は０．２４mmでありデバイス容量は
１．１ｐｆ、引込電圧は１２Ｖとなる。パッドおよび整
合基準キャパシタを含めたデバイスの占有面積は０．１
７mm2 である。計算において低い引込電圧が許容されれ
ば歩留りを高くすることができる。所与サイズのウェー
ハから得られるこの多数のデバイスはバルクマイクロマ
シン設計で得られるものより２桁も多く、したがってコ
ストが低減される。
【００３０】製作工程 本発明による製造工程を一般的に図４〜図１５に示す。
工程は好ましくはシリコンである半導体基板３０と、二
酸化シリコンもしくは他の同様な犠牲材の中間層と、
（１００）格子配向を有するシリコンの頂部層２０ａを
有するＳＯＩウェーハで開始される。アライメントキー
リソグラフィが実施されＳＯＩシリコンがＳＦ6 ：Ｃ2
ＣｌＦ5 リアクタ内で選定領域の酸化物３１までエッチ
ングされシリコン薄膜２０ａは残される。露出された酸
化物３１は次に５：１ ＢＨＦ中でエッチングされる。
ホトレジストが剥離されてサンプルはピラニア洗浄され
る。
【００３１】次に（図示せぬ）ホトレジス・マスクを使
用してウェルリソグラフィが実施される。ウェーハの露
出領域にリンが打込まれて図４に示すウェルが形成され
る。レジストを剥離した後で、ウェーハを洗浄して短い
アニールを行い打込みを行ったＳＯＩシリコンを再結晶
させる。次にＳＯＩウェーハから残留シリコン２０ａ上
にエピタキシャルシリコン２０を成長させ、図５に示す
実施例に対する所望のダイアフラム厚を得る。高い強度
および公知の変形耐力を有するダイアフラムを形成する
ためにＳＯＩシリコンの最上層と連続格子状に付加シリ
コンを形成する。ダイアフラムをリソグラフィックに画
定しプラズマＳＦ6 ：Ｃ2 ＣｌＦ5 リアクタ内で埋込酸
化物３１までエッチングする。ホトレジストを除去して
埋込酸化物をパターン化する。次に露出領域内の酸化物
３１を５：１ ＢＨＦ中でエッチングしてアンカー領域
４２を生成する。次にウェーハをピラニア（Ｈ2 Ｓ
Ｏ4 ：Ｈ2 Ｏ2 ）溶液中で洗浄し全面にわたって低応力
ＳｉＮの１００nm薄層３６を堆積して図６の構造を得
る。
【００３２】次にトランスジューサのパッシベーション
を形成する２μｍのＬＴＯ層４０を堆積する。酸化物４
０がアンカー領域４２に充填されダイアフラムアンカー
４３を形成するダイアフラム２０の露出周辺領域に重畳
して付着される。ＬＴＯ４０によりダイアフラム２０の
周辺が基板３０に対して封止され、さらにＬＴＯ４０は
ダイアフラム空洞を形成するために後に犠牲酸化物３１
を除去する時にダイアフラムを支持するのに充分堅固に
ダイアフラム２０の最上面へ付着される。ＬＴＯ４０は
パターン化されかつダイアフラム２０の一般的領域から
５：１ ＢＨＦによりエッチングされる。次に、サンプ
ルは洗浄されて第２の窒化物層５６が堆積され、図７の
構造が得られる。
【００３３】２００nmのＬＴＯ薄層がウェーハ上に堆積
され窒化物を除去するためのマスクとして使用される。
ＬＴＯは５：１ ＢＨＦ中でエッチングされ、ホトレジ
ストが除去され、窒化物がＨ3 ＰＯ4 の熱浴によりウェ
ットエッチングされる。次にエピタキシャルシリコン２
０が３：３３：６４ ＮＨ4 Ｆ：Ｈ2 Ｏ：ＨＮＯ3 溶液
中で犠牲エッチホール４２を形成する電極間酸化物３１
までエッチングされる。ウェーハがピラニア液中で洗浄
され次に犠牲電極間酸化物３１が全て除去されるまで濃
縮ＨＦウェットエッチング溶液中に浸漬されてダイアフ
ラム空洞２８が形成される。ダイアフラム空洞２８は元
のＳＯＩウェーハ上の犠牲酸化物層３１と実質的に同じ
厚さ寸法を有し、それはおよそ０．２〜１．０μｍの範
囲とすることができる。ウェット溶液中でリンスしピラ
ニア液中で洗浄した後で、サンプルを凍結乾燥工程へ通
してダイアフラム空洞２８内の任意の残留液体が固化さ
れる。次に液体を蒸発により除去する場合に生じるダイ
アフラム２０の毛管作用による偏位を防止するためにダ
イアフラム空洞２８内の固体が昇華により除去される。
この工程により図８の構造が得られる。
【００３４】次に拡散炉内にウェーハを配置し基板上面
３４ｂおよびダイアフラム２０の下面２０ｂを含むダイ
アフラム空洞２８形成面内へ９５０℃の温度で１時間ｎ
＋層が拡散され、感知キャパシタの２個の間隔のとられ
た拡散導電電極素子３４ｂ、２０ｂが形成される。これ
らの電極は良好に画定されまた拡散工程の固有の性質に
より厳しい製造公差とすることができる。次にウェーハ
をピラニア洗浄し１０：１ ＨＦ中でエッチングを行っ
て任意の残留酸化物が除去される。次に、ウェーハを凍
結乾燥し乾燥酸素中で酸化させておよそ１０nm酸化物を
得る。１０nmの低応力ＬＰＣＶＤ窒化物層５２をウェー
ハ上に成長させる。この窒化物層５２はダイアフラム空
洞２８の内側を被覆してセンサ電極が短絡しないよう絶
縁する。これにより図９の構造が得られる。
【００３５】次にウェーハをＰＥＣＶＤ ＳｉＯ2 リア
クタ内に配置して０．５μの酸化物層７６をウェーハ上
に堆積させる。ＰＥＣＶＤ酸化物７６によりダイアフラ
ム空洞２８の内側を被覆することなくエッチ孔４２が封
止される。ＰＥＣＶＤ酸化物がパターン化され５：１
ＢＨＦによりエッチングされる。ウェーハはピラニア液
中で洗浄され、１００nmの低応力窒化物７８がウェーハ
上に堆積される。次に２００nmのＬＴＯ薄層がウェーハ
上に堆積される。次に、コンタクト孔リソグラフィが実
施される。ＬＴＯが５：１ ＢＨＦ中でエッチングされ
る。ホトレジストが除去されウェーハがピラニア液中で
洗浄される。短い２５：１ ＨＦディップおよびリンス
の後で、ウェーハをＨ3 ＰＯ4 熱浴に浸漬させて下層窒
化物７８を除去する。ＬＴＯを５：１ ＢＨＦ中で除去
するとコンタクト孔８３および図１０に示す一般的構造
が得られる。ウェーハを５：１ ＢＨＦ中にさらに２分
浸漬させてコンタクト孔の埋込酸化物が除去される。次
にサンプル上にリンの高ドーズイオン打込みを行って図
１１に示すコンタクト拡散８４を形成する。
【００３６】次にウェーハに短いアニールを行って打込
みドーパントを活性化させる。短い２５：１ ＨＦディ
ップを行った後で、メタルリソグラフィを実施してＡｌ
Ｓｉ層を残しそれをアルミニウムエッチャントでエッチ
ングしてＡｌＳｉパッド８８および図１２に示す一般的
構造が得られる。アセトン中のレジストを除去した後
で、成形ガス環境内でウェーハを４００℃で３０分間焼
結させる。
【００３７】工程のこのステップまでは、ウェーハ上の
センサは全て一緒に処理される。ここで、同じウェーハ
上の隣接センサ対が識別され一方は感知容量素子１００
として支持され他方は基準容量素子２００として支持さ
れる。基準キャパシタ２００には通気孔９２があけられ
る。最初に、通気孔リソグラフィを実施しかつＳＦ6プ
ラズマにより窒化物をＰＥＣＶＤ酸化物までエッチング
する。次に５：１ ＨＢＦによりシールのＰＥＣＶＤ酸
化物７６を除去する。アセトン中のホトレジストを除去
してリンスした後で、図１３に示すようにウェーハを凍
結乾燥させる。
【００３８】次にウェーハ上でガス浸透ポリイミドの薄
層をスピンさせて呼吸を許しながら基準容量センサ２０
０のアクセス孔９２を封止する。この工程により感知キ
ャパシタ１００の完全封止ダイアフラム空洞２８に較べ
て、呼吸可能なダイアフラム空洞２２８が形成される。
ソフトフェイク（ｓｏｆｔｆａｋｅ）の後で、ウェーハ
上に一層のホトレジストがスピンオンされる。次に、ポ
リイミドリソグラフィが実施される。ウェーハ上に堆積
されたホトレジストによりポリイミドが腐蝕される。次
にアセトンによりホトレジストを除去しアクセス孔９２
内に残るポリイミドシール２７６はそのまま残す。次に
３００℃で１時間ポリイミドを硬化すると図１４に示す
構造が得られる。
【００３９】次にウェーハ上の隣接する各容量センサ１
００および基準センサ２００素子対をダイシングしボン
ディングすれば図１５に示す完成トランスジューサが得
られる。可変容量センサおよび基準容量センサは封止さ
れたダイアフラム空洞内の封止圧に対する絶対圧の変化
の独立および／もしくはレシオメトリック測定に使用す
ることができる。基準トランスジューサが封止圧トラン
スジューサと同じ工程で製造されるため、デバイス寸法
および２個のトランスジューサの電気的特性は同じとな
る。
【００４０】ＳＯＩ製造工程にはＭＯＳＦＥＴ製造工程
の多くの特徴が含まれている。このコンパチブルな工程
に（１０〜２０）の僅かなステップを付加するだけでＣ
ＭＯＳ回路を付随する完全トランスジューサを実現する
ことができる。
【００４１】本発明の新しいコンセプトの範囲内でトラ
ンスジューサの製造方法や構造にさまざまな修正および
変更を加えることができる。本発明の真の精神および範
囲内に入るこのような修正や変更は全て特許請求の範囲
内に入るものとする。
【図面の簡単な説明】
【図１】センサからの電気信号を接続するパッドを含む
実施例の平面図。
【図２】図１の線２−２に沿った容量センサおよび基準
センサの正面断面図。
【図３】本発明によりセンサを最適化するのに考慮する
設計上の制約を示すグラフ。
【図４】ＳＯＩウェーハ上に形成される容量センサの製
造工程の第１のステップにおける容量センサの断面図。
【図５】ＳＯＩウェーハ上に形成される容量センサの製
造工程の第２のステップにおける容量センサの断面図。
【図６】ＳＯＩウェーハ上に形成される容量センサの製
造工程の第３のステップにおける容量センサの断面図。
【図７】ＳＯＩウェーハ上に形成される容量センサの製
造工程の第４のステップにおける容量センサの断面図。
【図８】ＳＯＩウェーハ上に形成される容量センサの製
造工程の第５のステップにおける容量センサの断面図。
【図９】ＳＯＩウェーハ上に形成される容量センサの製
造工程の第６のステップにおける容量センサの断面図。
【図１０】ＳＯＩウェーハ上に形成される容量センサの
製造工程の第７のステップにおける容量センサの断面
図。
【図１１】ＳＯＩウェーハ上に形成される容量センサの
製造工程の第８のステップにおける容量センサの断面
図。
【図１２】ＳＯＩウェーハ上に形成される容量センサの
製造工程の第９のステップにおける容量センサの断面
図。
【図１３】ＳＯＩウェーハ上に形成される容量センサの
製造工程の第１０のステップにおける容量センサの断面
図。
【図１４】ＳＯＩウェーハ上に形成される容量センサの
製造工程の第１１のステップにおける容量センサの断面
図。
【図１５】ＳＯＩウェーハ上に形成される容量センサの
製造工程の第１２のステップにおける容量センサの断面
図。
【符号の説明】
１００ 感知キャパシタ ２００ 基準キャパシタ ２２８ ダイアフラム空洞 ２７６ ポリイミドシール ２０ 可撓性ダイアフラム ２０ａ 単結晶シリコン層 ２８ ダイアフラム空洞 ３０ 半導体基板 ３１ 犠牲酸化物層 ３４ｂ 基面下面 ３６ 低応力ＳｉＮ層 ４０ 酸化物 ４２ エッチ孔 ４３ ダイアフラムアンカー ５２ 窒化物層 ５６ 窒化物層 ７６ 酸化物層 ７８ 低応力窒化物 ８３ コンタクト孔 ８４ コンタクト拡散 ８８ ＡｌＳｉパッド ９２ アクセス孔

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 容量センサであって、 第１の電極として機能する第１の導電領域が内部に画定
    されている半導体材料の基盤ベースと、 前記第１の電極に一般的に隣接するように前記ベース上
    の所定厚の犠牲層上に成長させた単結晶シリコン層から
    なる可撓性ダイアフラムであって、第２の電極として前
    記第１の電極と協同して前記ダイアフラムの相対変位に
    応じて変動する容量を有するキャパシタをその間に形成
    する可撓性導電領域を含む前記可撓性ダイアフラムと、 前記ベースおよび前記ダイアフラムに連結され、前記犠
    牲層を除去した後で前記ダイアフラムの周辺部を前記所
    定厚だけ前記ベースよりも上で支持してその間に封止さ
    れたダイアフラム空洞を形成する絶縁支持体と、 前記ダイアフラムを貫通して前記ダイアフラム空洞につ
    ながる孔と、 前記孔内で前記ダイアフラム空洞を封止して前記ダイア
    フラム空洞内の圧力により前記ダイアフラム上に所定の
    加圧応力が誘起されるように連結されたプラグを具備
    し、周囲圧力の変化により前記ダイアフラムが偏位して
    前記第１および第２の電極間の容量が対応して変化する
    ことを特徴とする容量センサ。
  2. 【請求項２】 請求項１記載の容量センサであって、前
    記プラグはさらに前記ダイアフラム空洞の封止剤として
    ＳｉＮを含むことを特徴とする容量センサ。
  3. 【請求項３】 請求項１記載の容量センサであって、前
    記第１の導電領域および前記第１の可撓導電領域は導電
    ドーパント材を含む拡散電極により構成されることを特
    徴とする容量センサ。
  4. 【請求項４】 請求項３記載の容量センサであって、さ
    らに前記第１および第２の電極の少くとも一方の表面上
    に堆積された電気絶縁層を含み、前記ダイアフラムの偏
    位により前記ベースと接触する場合に電気的短絡が防止
    されることを特徴とする容量センサ。
  5. 【請求項５】 請求項３記載の容量センサであって、所
    定厚の前記犠牲層はシリコン・オン・シンシュレータ
    （ＳＯＩ）ウェーハ内のシリコン酸化物により構成され
    ることを特徴とする容量センサ。
  6. 【請求項６】 請求項５記載の容量センサであって、前
    記所定厚は０．５〜１．０μｍの範囲であることを特徴
    とする容量センサ。
  7. 【請求項７】 請求項５記載の容量センサであって、さ
    らに対応する対とされた基準容量センサを含み、該基準
    容量センサは前記半導体材の基盤ベース内に拡散されて
    前記第１の導電領域から間隔をとって一般的に隣接する
    基準電極を形成する基準導電領域と、 前記ベース上の所定厚の前記犠牲層上に一般的に前記基
    準導電領域に隣接するように成長させた単結晶シリコン
    層からなり、前記基準電極と協同して周囲圧の変化に応
    答して変化することのない容量を有する基準キャパシタ
    をその間に形成する第２の可撓性導電領域を含む第２の
    可撓性ダイアフラムと、 前記ベースおよび前記第２のダイアフラムに連結され、
    前記犠牲層を除去した後で前記第２のダイアフラムの周
    辺を前記所定厚だけ前記ベースの上で支持してその間に
    第２のダイアフラム空洞を形成する第２の絶縁支持体
    と、 前記第２のダイアフラムを貫通して前記第２のダイアフ
    ラム空洞内につながる第２の孔と、 前記第２の孔内に連結され前記第２のダイアフラム空洞
    の呼吸を許しながら前記第２の孔を通る固体を選別し、
    基準キャパシタの標準容量が周囲圧の変化に無関係とな
    るようにする第２のプラグ、を具備することを特徴とす
    る容量センサ。
  8. 【請求項８】 請求項７記載の容量センサであって、前
    記基準導電領域および前記第２の可撓性導電領域は導電
    ドーパント材を含む拡散電極により構成されることを特
    徴とする容量センサ。
  9. 【請求項９】 請求項８記載の容量センサであって、前
    記基準導電領域、前記第２の可撓性ダイアフラム、前記
    第２の可撓性導電領域、および前記第２のダイアフラム
    空洞は前記第１の導電領域、前記第１の可撓性ダイアフ
    ラム、前記第１の可撓性導電領域、および前記第１のダ
    イアフラム空洞を含む対応する素子と一般的に同じ物理
    的構造を有することを特徴とする容量センサ。
  10. 【請求項１０】 容量トランスジューサの製造方法であ
    って、 (a) 頂部シリコン層および公知の厚さの中間犠牲層を有
    するＳＯＩウェーハの基盤内に選択的に第１のウェルを
    形成し、 (b) 前記頂部シリコン層と組合せて前記犠牲層により支
    持される単結晶シリコン層を形成するシリコンエピタキ
    シャル層を前記頂部シリコン層上に堆積させ、 (c) 前記エピタキシャル層および前記犠牲層をマスキン
    グし前記基板までエッチングして前記エピタキシャル層
    からダイアフラムを画定し、 (d) 前記ダイアフラムに連結してそれを前記基板の上で
    支持しその間の前記犠牲層を封止するための電気絶縁等
    角支持層を堆積し、 (e) 前記ダイアフラムに選択的にアクセス開口をエッチ
    ングし、 (f) 前記アクセス開口を選択的にエッチングし、前記ダ
    イアフラムと前記基板との間の前記犠牲層を除去して、
    前記犠牲層の前記公知の厚さに実質的に等しい厚さのダ
    イアフラム空洞をその間に形成し、 (g) 前記ダイアフラム空洞を介して前記可撓性ダイアフ
    ラムおよび前記基板の対向部へ導電イオンを拡散させて
    容量トランスジューサの可変形および固定導電電極を画
    定し、 (h) 前記ダイアフラム空洞の体積を著しく低減させるこ
    となく前記アクセス開口に選択的にプラグを堆積させて
    封止する、 ステップからなり、 周囲圧と前記ダイアフラム空洞内の封止圧間の変動に応
    答した前記可撓性ダイアフラムの偏位により前記固定お
    よび可変形電極間の容量が対応して変化するようにした
    ことを特徴とする容量トランスジューサ製造方法。
  11. 【請求項１１】 請求項１０記載の方法であって、ステ
    ップ(a) には前記公知の厚さの前記ＳｉＯ2 犠牲層をシ
    リコン基板上に堆積し、次に前記可撓性ダイアフラムの
    厚さよりも薄い厚さの単結晶シリコンエピタキシャル層
    を前記犠牲層上に成長させることにより前記ＳＯＩウェ
    ーハを形成する予備ステップが含まれることを特徴とす
    る容量トランスジューサ製造方法。
  12. 【請求項１２】 請求項１１記載の方法であって、前記
    犠牲層は０．２〜１．０μｍの公知の厚さに堆積するこ
    とを特徴とする容量トランスジューサ製造方法。
  13. 【請求項１３】 請求項１０記載の方法であって、 ステップ(c) にはさらに前記エピタキシャル層および前
    記犠牲層をエッチングして前記基板を露出させるステッ
    プが含まれ、 ステップ(d) にはさらにＬＴＯの共形層（ｃｏｎｆｏｒ
    ｍａｌ ｌａｙｅｒ）を堆積させて前記基板に連結され
    前記犠牲層の周辺を取り囲むベース部を形成し、かつ前
    記エピタキシャル層の少くとも一部に連結され固定され
    てその支持体を提供する縁部を形成し、前記犠牲層を除
    去した後で前記ダイアフラムが前記基板の上に前記公知
    の厚さだけ間隔をとって支持されるステップが含まれる
    ことを特徴とする容量トランスジューサ製造方法。
  14. 【請求項１４】 請求項１３記載の方法であって、ステ
    ップ(d) はさらに前記基板を前記エピタキシャル層に封
    止するステップを含むことを特徴とする容量トランスジ
    ューサー製造方法。
  15. 【請求項１５】 請求項１０記載の方法であって、ステ
    ップ(f) はさらに、 前記アクセス開口を介してウェットエッチング溶液を挿
    入して前記犠牲層を除去し、 リンス溶液により前記ダイアフラム空洞内から前記ウェ
    ットエッチング溶液を除去し、 前記溶液の除去による前記ダイアフラムの毛管偏位を防
    止するために前記ダイアフラム空洞内の前記ウェット溶
    液を凍結乾燥し、 前記ダイアフラム空洞から昇華により前記凍結された溶
    液を除去する、 サブステップからなることを特徴とする容量トランスジ
    ューサ製造方法。
  16. 【請求項１６】 請求項１０記載の方法であって、さら
    に前記アクセス開口を介して絶縁材を挿入して前記ダイ
    アフラム空洞を画定する前記エピタキシャル層および前
    記基板の表面上に絶縁層を堆積するステップを含むこと
    を特徴とする容量トランスジューサ製造方法。
  17. 【請求項１７】 請求項１０記載の方法であって、ステ
    ップ(g) はまた前記エピタキシャルおよび前記基板層へ
    導電ｎ＋キャリアを拡散させて前記固定および前記導電
    電極の拡散構造を形成するステップを含むことを特徴と
    する容量トランスジューサ製造方法。
  18. 【請求項１８】 請求項１０記載の方法であって、ステ
    ップ(h) には、 前記基板上の一般的に隣接する共通処理容量トランスジ
    ューサ対を識別しかつ一方のトランスジューサを基準ト
    ランスジューサとして識別し、 前記ダイアフラム空洞を封止する前記プラグを受け入れ
    ないように前記基準トランスジューサの前記アクセス孔
    を選択的にマスクする、 予備ステップを含み、さらに、 (i) 前記基準トランスジューサ内の前記アクセス孔を被
    覆する前記マスクを選択的に除去し、 (j) 固体の通過を遮断しながら前記ダイアフラム空洞内
    へガスを通すことができるガス浸透性プラグを、前記ダ
    イアフラム空洞を被覆したりその体積を実質的に低減す
    ることなく前記アクセス開口内に選択的に堆積する、 付加ステップを含むことを特徴とする容量トランスジュ
    ーサ製造方法。
JP6066261A 1993-04-05 1994-04-04 微細加工されたｓｏｉ容量表面を有する絶対圧容量センサ Pending JPH077162A (ja)

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