JP3445536B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3445536B2 JP3445536B2 JP28254299A JP28254299A JP3445536B2 JP 3445536 B2 JP3445536 B2 JP 3445536B2 JP 28254299 A JP28254299 A JP 28254299A JP 28254299 A JP28254299 A JP 28254299A JP 3445536 B2 JP3445536 B2 JP 3445536B2
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
- H04R19/00—Electrostatic transducers
- H04R19/005—Electrostatic transducers using semiconductor materials
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
- H04R19/00—Electrostatic transducers
- H04R19/04—Microphones
Description
【０００１】
【発明の属する技術分野】本発明は、コンデンサマイク
ロホンなどに使用される、半導体装置に関するものであ
る。
ロホンなどに使用される、半導体装置に関するものであ
る。
【０００２】
【従来の技術】携帯電話には、小型化が容易なエレクト
レットコンデンサマイクロホン（以下ＥＣＭと呼称す
る。）が多用されている。これの更なる小型化を目的と
して、増幅回路などの集積回路を構成した半導体基板上
に、コンデンサを構成する手法が、例えば特開平１１−
８８９９２号に記載されている。該手法は、半導体基板
上に固定電極層を形成し、該固定電極層上にスペーサを
介して振動膜を取り付け、固定電極層と振動膜とでコン
デンサを構成したものである。
レットコンデンサマイクロホン（以下ＥＣＭと呼称す
る。）が多用されている。これの更なる小型化を目的と
して、増幅回路などの集積回路を構成した半導体基板上
に、コンデンサを構成する手法が、例えば特開平１１−
８８９９２号に記載されている。該手法は、半導体基板
上に固定電極層を形成し、該固定電極層上にスペーサを
介して振動膜を取り付け、固定電極層と振動膜とでコン
デンサを構成したものである。
【０００３】その構造を図４に示す。シリコン半導体基
板１１１の表面に固定電極層１１２、絶縁膜１１３、ス
ペーサ１１４及び振動膜１１５を順に積層したものであ
り、この積層体が空孔１１６を有するパッケージ１１８
に実装されている。尚、符号１１７は、クロスであり、
必要により設けられる。半導体基板１１１の表面にはイ
ンピーダンス変換用の接合型ＦＥＴ素子と、更にアンプ
回路やノイズキャンセル回路などが、通常の半導体プロ
セスによって集積化されている。振動膜１１５と固定電
極層１１２とが形成するコンデンサは、空気振動が振動
膜１１５を振動させることによってその容量値が変化
し、該容量値の変化を前記ＦＥＴ素子に入力して電気信
号に変換するようになっている。
板１１１の表面に固定電極層１１２、絶縁膜１１３、ス
ペーサ１１４及び振動膜１１５を順に積層したものであ
り、この積層体が空孔１１６を有するパッケージ１１８
に実装されている。尚、符号１１７は、クロスであり、
必要により設けられる。半導体基板１１１の表面にはイ
ンピーダンス変換用の接合型ＦＥＴ素子と、更にアンプ
回路やノイズキャンセル回路などが、通常の半導体プロ
セスによって集積化されている。振動膜１１５と固定電
極層１１２とが形成するコンデンサは、空気振動が振動
膜１１５を振動させることによってその容量値が変化
し、該容量値の変化を前記ＦＥＴ素子に入力して電気信
号に変換するようになっている。
【０００４】
【発明が解決しようとする課題】しかしながら、コンデ
ンサマイクロホンはその性質上、完全なる密閉容器に収
納することは出来ない。必ず空孔１１６を通して空気振
動が振動膜１１５に到達できる様な構成が必要である。
そして、空気振動が通過可能なる状態を維持すること
は、光を完全に遮断することも不可能であることを意味
する。
ンサマイクロホンはその性質上、完全なる密閉容器に収
納することは出来ない。必ず空孔１１６を通して空気振
動が振動膜１１５に到達できる様な構成が必要である。
そして、空気振動が通過可能なる状態を維持すること
は、光を完全に遮断することも不可能であることを意味
する。
【０００５】半導体基板１１１に集積化した回路素子
は、少なからずいくつかのＰＮ接合の形成を伴うもので
ある。この様なＰＮ接合を持つシリコン半導体基板に光
が入射すると、光起電力によって暗電流が発生する。そ
して、発生した暗電流が回路素子に流れ込み、ノイズの
発生や、回路の誤動作を招くという欠点があった。
は、少なからずいくつかのＰＮ接合の形成を伴うもので
ある。この様なＰＮ接合を持つシリコン半導体基板に光
が入射すると、光起電力によって暗電流が発生する。そ
して、発生した暗電流が回路素子に流れ込み、ノイズの
発生や、回路の誤動作を招くという欠点があった。
【０００６】
【課題を解決するための手段】本発明は、上述した課題
に鑑みて成されたものであり、回路素子を集積化した半
導体基板の上に固定電極層を形成し、前記固定電極層周
囲の半導体基板上に、前記固定電極層と対をなしてコン
デンサマイクを形成する振動膜を取り付けるためのスペ
ーサを形成した半導体装置であって、前記固定電極層を
囲む前記半導体基板にダミーアイランドを設け、前記ダ
ミーアイランドに固定電位を印加するように構成したこ
とを特徴とするものである。
に鑑みて成されたものであり、回路素子を集積化した半
導体基板の上に固定電極層を形成し、前記固定電極層周
囲の半導体基板上に、前記固定電極層と対をなしてコン
デンサマイクを形成する振動膜を取り付けるためのスペ
ーサを形成した半導体装置であって、前記固定電極層を
囲む前記半導体基板にダミーアイランドを設け、前記ダ
ミーアイランドに固定電位を印加するように構成したこ
とを特徴とするものである。
【０００７】
【発明の実施の形態】以下に本発明の実施の形態を図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
【０００８】図１は、本発明の半導体装置を示す平面図
である。概略２×２ｍｍの大きさを持つ半導体基板１１
の略中央に、直径が約１．３ｍｍの円形の固定電極層１
２が形成されている。この固定電極層１２を取り囲む半
導体基板１１表面には、通常の半導体製造プロセスによ
って、インピーダンス変換用の接合型又はＭＯＳ型のＦ
ＥＴ素子Ｄと、バイポーラ型及び／またはＭＯＳ型の能
動素子、そして抵抗などの受動素子が集積化され、前記
ＦＥＴ素子Ｄと共に、増幅回路やノイズキャンセル回路
などの集積回路網が構成されている。また、半導体基板
１１の周辺部には、これらの集積回路と外部回路との入
出力を行うためのパッド電極１３、１４、１５、１６が
配置されている。ここで採用したパッド電極のサイズ
は、約０．１２ｍｍ×０．１２ｍｍである。パッド電極
１６は固定電極層１２に接続されている。
である。概略２×２ｍｍの大きさを持つ半導体基板１１
の略中央に、直径が約１．３ｍｍの円形の固定電極層１
２が形成されている。この固定電極層１２を取り囲む半
導体基板１１表面には、通常の半導体製造プロセスによ
って、インピーダンス変換用の接合型又はＭＯＳ型のＦ
ＥＴ素子Ｄと、バイポーラ型及び／またはＭＯＳ型の能
動素子、そして抵抗などの受動素子が集積化され、前記
ＦＥＴ素子Ｄと共に、増幅回路やノイズキャンセル回路
などの集積回路網が構成されている。また、半導体基板
１１の周辺部には、これらの集積回路と外部回路との入
出力を行うためのパッド電極１３、１４、１５、１６が
配置されている。ここで採用したパッド電極のサイズ
は、約０．１２ｍｍ×０．１２ｍｍである。パッド電極
１６は固定電極層１２に接続されている。
【０００９】回路素子を配置した箇所の上方は、シール
ドメタル１７によって被覆される。シールドメタル１７
は固定電極層１２とは重畳せず、両者の間には数十〜百
μｍ程度の隙間ｔが設けられる。よって、シールドメタ
ル１７は固定電極層１２とパッド電極２０〜２３を除
く、半導体基板１１上の略全部を被覆している。固定電
極層１２とシールドメタル１７は、Ａｌ又はＡｌ−Ｓｉ
等の配線材料で且つ遮光性の素材からなる。
ドメタル１７によって被覆される。シールドメタル１７
は固定電極層１２とは重畳せず、両者の間には数十〜百
μｍ程度の隙間ｔが設けられる。よって、シールドメタ
ル１７は固定電極層１２とパッド電極２０〜２３を除
く、半導体基板１１上の略全部を被覆している。固定電
極層１２とシールドメタル１７は、Ａｌ又はＡｌ−Ｓｉ
等の配線材料で且つ遮光性の素材からなる。
【００１０】固定電極層１２の端部近傍の半導体基板１
１には、ダミーアイランド１８が設けられる。ダミーア
イランド１８は固定電極層１２の周囲を環状に取り囲
み、全部が連続するか、若しくは複数個に分離されてい
る。ダミーアイランド１８の表面には電極１９が配置さ
れ、該ダミーアイランド１８に対して電源電位Ｖｃｃの
如き固定電位を印加している。
１には、ダミーアイランド１８が設けられる。ダミーア
イランド１８は固定電極層１２の周囲を環状に取り囲
み、全部が連続するか、若しくは複数個に分離されてい
る。ダミーアイランド１８の表面には電極１９が配置さ
れ、該ダミーアイランド１８に対して電源電位Ｖｃｃの
如き固定電位を印加している。
【００１１】固定電極層１２を囲む半導体基板１１の上
には、２箇所以上例えば４箇所にスペーサ２０が形成さ
れている。このスペーサ２０は、感光性の樹脂、例えば
ポリイミドから成り、ホトリソグラフィー技術によりパ
ターン化される。ここでは、ベイキング処理された後で
約１３μｍの膜厚に成っている。
には、２箇所以上例えば４箇所にスペーサ２０が形成さ
れている。このスペーサ２０は、感光性の樹脂、例えば
ポリイミドから成り、ホトリソグラフィー技術によりパ
ターン化される。ここでは、ベイキング処理された後で
約１３μｍの膜厚に成っている。
【００１２】図２は、図１のＡＡ線断面図を示してい
る。半導体基板１１は、Ｐ型のシリコン半導体層２１の
上にＮ型のエピタキシャル層２２を形成したものであ
る。エピタキシャル層２２表面から半導体層２１に達す
るＰ＋型の分離領域２３を形成することにより、分離領
域２３によって囲まれたエピタキシャル層２２を電気的
に接合分離してアイランド２４とする。即ち、アイラン
ド２４は分離領域２３によって周囲を囲まれる。符号２
５は各アイランド２４の底部に埋め込まれたＮ＋埋め込
み層である。
る。半導体基板１１は、Ｐ型のシリコン半導体層２１の
上にＮ型のエピタキシャル層２２を形成したものであ
る。エピタキシャル層２２表面から半導体層２１に達す
るＰ＋型の分離領域２３を形成することにより、分離領
域２３によって囲まれたエピタキシャル層２２を電気的
に接合分離してアイランド２４とする。即ち、アイラン
ド２４は分離領域２３によって周囲を囲まれる。符号２
５は各アイランド２４の底部に埋め込まれたＮ＋埋め込
み層である。
【００１３】アイランド２４の各々には、アイランド２
４表面にＰ型又はＮ型の拡散領域を形成することによっ
て回路素子が収納される。ここでは、ＮＰＮトランジス
タを構成するためのＰ型ベース領域２６、Ｎ＋型エミッ
タ領域２７、及びＮ＋型コレクタコンタクト領域２８を
示している。エピタキシャル層２２の表面は膜厚が５０
００Å〜１００００Åのシリコン酸化膜等からなる第１
の絶縁膜３０で被覆される。第１の絶縁膜３０には所望
の箇所を除去して拡散領域の表面を露出するコンタクト
ホール３１が形成される。
４表面にＰ型又はＮ型の拡散領域を形成することによっ
て回路素子が収納される。ここでは、ＮＰＮトランジス
タを構成するためのＰ型ベース領域２６、Ｎ＋型エミッ
タ領域２７、及びＮ＋型コレクタコンタクト領域２８を
示している。エピタキシャル層２２の表面は膜厚が５０
００Å〜１００００Åのシリコン酸化膜等からなる第１
の絶縁膜３０で被覆される。第１の絶縁膜３０には所望
の箇所を除去して拡散領域の表面を露出するコンタクト
ホール３１が形成される。
【００１４】第１の絶縁膜３０の上には、コンタクトホ
ール３１を介してその下の拡散領域にコンタクトし、更
には第１の絶縁膜３０上を延在して各回路素子間を結線
する第１層目の電極配線３２が形成される。第１層目の
電極配線３２と固定電極層１２、及びパッド電極１３〜
１６とは、コンタクトホール３１を形成した第１の絶縁
膜３０上にスパッタあるいは蒸着などの手法により膜厚
が約７０００ÅのＡｌ―Ｓｉ等の電極材料を形成し、こ
れを通常のホトエッチング手法で所望形状にパターニン
グすることによって、同時的に形成される。固定電極層
１２は、膜厚が一様なる第１の絶縁膜３０の上に形成さ
れる。
ール３１を介してその下の拡散領域にコンタクトし、更
には第１の絶縁膜３０上を延在して各回路素子間を結線
する第１層目の電極配線３２が形成される。第１層目の
電極配線３２と固定電極層１２、及びパッド電極１３〜
１６とは、コンタクトホール３１を形成した第１の絶縁
膜３０上にスパッタあるいは蒸着などの手法により膜厚
が約７０００ÅのＡｌ―Ｓｉ等の電極材料を形成し、こ
れを通常のホトエッチング手法で所望形状にパターニン
グすることによって、同時的に形成される。固定電極層
１２は、膜厚が一様なる第１の絶縁膜３０の上に形成さ
れる。
【００１５】第１層目の電極配線３２及び固定電極層１
２の上には、膜厚が約４０００ÅのＳｉ3Ｎ4等からなる
第２の絶縁膜３３が形成されている。第２の絶縁膜３３
の所望箇所にはスルーホール３４が形成され、その内部
に第１層目の電極配線３４の表面を露出する。
２の上には、膜厚が約４０００ÅのＳｉ3Ｎ4等からなる
第２の絶縁膜３３が形成されている。第２の絶縁膜３３
の所望箇所にはスルーホール３４が形成され、その内部
に第１層目の電極配線３４の表面を露出する。
【００１６】第２の絶縁膜３３の上には、同じくＡｌ―
Ｓｉ等の電極材料からなるシールドメタル１７が形成さ
れる。シールドメタル１７は、アイランド２４周囲の分
離領域２３上に設けた第１層目の電極配線３２ａにスル
ーホール３４を介して接続される。この結果、アイラン
ド２４に収納された回路素子の上方を、シールドメタル
１７と第１層目の電極配線３２ａとで覆うことが出来
る。第１層目の電極配線３２ａが、その下部の分離領域
２３にコンタクトホール３１を介して接続されていれ
ば、この遮蔽構造は一層完全なものとなる。但し、回路
素子間の電気的接続を行う為の第１層目の電極配線３２
が延在する箇所においては、分離領域２３上の第１の電
極配線３２ａとスルーホール３４とが除去されているこ
とはいうまでもない。尚、シールドメタル１７には、接
地電位ＧＮＤの如き固定電位が与えられる。
Ｓｉ等の電極材料からなるシールドメタル１７が形成さ
れる。シールドメタル１７は、アイランド２４周囲の分
離領域２３上に設けた第１層目の電極配線３２ａにスル
ーホール３４を介して接続される。この結果、アイラン
ド２４に収納された回路素子の上方を、シールドメタル
１７と第１層目の電極配線３２ａとで覆うことが出来
る。第１層目の電極配線３２ａが、その下部の分離領域
２３にコンタクトホール３１を介して接続されていれ
ば、この遮蔽構造は一層完全なものとなる。但し、回路
素子間の電気的接続を行う為の第１層目の電極配線３２
が延在する箇所においては、分離領域２３上の第１の電
極配線３２ａとスルーホール３４とが除去されているこ
とはいうまでもない。尚、シールドメタル１７には、接
地電位ＧＮＤの如き固定電位が与えられる。
【００１７】シールドメタル１７の上は、ポリイミド系
の絶縁膜やＳｉ3Ｎ4膜等のパッシベーション膜３５が形
成されている。パッシベーション膜３５は、パッド電極
１３〜１６の上方と固定電極層１２の上方においては、
除去される。そのパッシベーション膜３５の上に、スペ
ーサ２０が形成される。
の絶縁膜やＳｉ3Ｎ4膜等のパッシベーション膜３５が形
成されている。パッシベーション膜３５は、パッド電極
１３〜１６の上方と固定電極層１２の上方においては、
除去される。そのパッシベーション膜３５の上に、スペ
ーサ２０が形成される。
【００１８】ダミーアイランド１８は、回路素子を配置
した回路素子エリア５０と、固定電極層１２を配置した
固定電極層エリア５２との間の領域５１に配置される。
その構造は、アイランド２４と同じく分離領域２３によ
って周囲を囲まれたエピタキシャル層２２によって構成
される。ダミーアイランド１８には、第１層目の電極配
線３２からなる電極配線１９によりＮ＋コンタクト領域
３６を介して電源電位ＶＣＣの如き固定電位が印加され
る。Ｐ型半導体層２１とＰ＋分離領域２３には、ＰＮ接
合分離を得るための接地電位ＧＮＤが印加されており、
結局ダミ−アイランド１８とこれらとのＰＮ接合がダミ
ーのホトダイオードとして機能する。シールドメタル１
７は回路素子エリア５０のほぼ全体を被覆するに加え、
ダミーアイランド１８の上方まで拡張できるが、固定電
極層１２とは重ねない。これは、両者が重畳することに
よる寄生容量の発生を避けるためである。
した回路素子エリア５０と、固定電極層１２を配置した
固定電極層エリア５２との間の領域５１に配置される。
その構造は、アイランド２４と同じく分離領域２３によ
って周囲を囲まれたエピタキシャル層２２によって構成
される。ダミーアイランド１８には、第１層目の電極配
線３２からなる電極配線１９によりＮ＋コンタクト領域
３６を介して電源電位ＶＣＣの如き固定電位が印加され
る。Ｐ型半導体層２１とＰ＋分離領域２３には、ＰＮ接
合分離を得るための接地電位ＧＮＤが印加されており、
結局ダミ−アイランド１８とこれらとのＰＮ接合がダミ
ーのホトダイオードとして機能する。シールドメタル１
７は回路素子エリア５０のほぼ全体を被覆するに加え、
ダミーアイランド１８の上方まで拡張できるが、固定電
極層１２とは重ねない。これは、両者が重畳することに
よる寄生容量の発生を避けるためである。
【００１９】この半導体装置をコンデンサマイクロホン
のコンデンサ部分と一体化する場合は、スペーサ２０の
上に固定電極層１２と対になる振動膜６０を取り付け
る。実際の製造工程では、半導体ウェハを用いた通常の
半導体製造プロセスによって、各半導体チップ毎に回路
素子、固定電極層１２、パッシベーション膜３５、スペ
ーサ２０等を形成し、半導体ウェハをダイシングして個
々の半導体チップを分離した後、各々の半導体チップに
対して枠体６１に保持された振動膜６０を、スペーサ２
０上に取り付け固定することによって組み立てられる。
のコンデンサ部分と一体化する場合は、スペーサ２０の
上に固定電極層１２と対になる振動膜６０を取り付け
る。実際の製造工程では、半導体ウェハを用いた通常の
半導体製造プロセスによって、各半導体チップ毎に回路
素子、固定電極層１２、パッシベーション膜３５、スペ
ーサ２０等を形成し、半導体ウェハをダイシングして個
々の半導体チップを分離した後、各々の半導体チップに
対して枠体６１に保持された振動膜６０を、スペーサ２
０上に取り付け固定することによって組み立てられる。
【００２０】取り付けられる振動膜６０は、例えば片面
（ここでは固定電極層１２側の面）にＮｉ、Ａｌまたは
Ｔｉ等の薄膜が形成された厚さ５〜１２．５μｍ程度の
高分子膜であり、材料としては例えばＦＥＰまたはＰＦ
Ａ等の高分子材料である。電位的には接地電位ＧＮＤが
印加される。そして、光の透過率が数％〜１０％程度
の、完全な遮光性を有しない膜である。
（ここでは固定電極層１２側の面）にＮｉ、Ａｌまたは
Ｔｉ等の薄膜が形成された厚さ５〜１２．５μｍ程度の
高分子膜であり、材料としては例えばＦＥＰまたはＰＦ
Ａ等の高分子材料である。電位的には接地電位ＧＮＤが
印加される。そして、光の透過率が数％〜１０％程度
の、完全な遮光性を有しない膜である。
【００２１】図３は、スペーサ２０上に振動膜６０を取
り付けた状態の半導体装置を示す為の平面図と断面図で
ある。直径が１．８ｍｍ程度の円形の振動膜６０が環状
の枠体６１に固定されて、スペーサ２０上に取り付け固
定される。固定電極層１２と振動膜６０とは同心円状に
重なると共に、スペーサ２０等によって一定の間隔（約
１５μ）に保たれ、両者はコンデンサを構成する。この
状態で空気振動が振動膜６０を振動させることにより、
容量値が変化し、この変化を半導体基板１１に集積化し
たＦＥＴ素子Ｄで増幅するものである。尚、固定電極層
１２がＦＥＴ素子Ｄの入力端子に接続される。また、振
動膜６０は回路素子エリア５０の上方をも覆うような大
きさである。
り付けた状態の半導体装置を示す為の平面図と断面図で
ある。直径が１．８ｍｍ程度の円形の振動膜６０が環状
の枠体６１に固定されて、スペーサ２０上に取り付け固
定される。固定電極層１２と振動膜６０とは同心円状に
重なると共に、スペーサ２０等によって一定の間隔（約
１５μ）に保たれ、両者はコンデンサを構成する。この
状態で空気振動が振動膜６０を振動させることにより、
容量値が変化し、この変化を半導体基板１１に集積化し
たＦＥＴ素子Ｄで増幅するものである。尚、固定電極層
１２がＦＥＴ素子Ｄの入力端子に接続される。また、振
動膜６０は回路素子エリア５０の上方をも覆うような大
きさである。
【００２２】そして、振動膜６０を取り付けた半導体基
板１１が、従来例図４の構造と同様に、空気振動を通過
させるための空孔を持つパッケージ内に収納される。外
部との電気接続は、半導体基板１１上に形成したパッド
電極１３〜１６に金属細線を接続することにより達成す
る。
板１１が、従来例図４の構造と同様に、空気振動を通過
させるための空孔を持つパッケージ内に収納される。外
部との電気接続は、半導体基板１１上に形成したパッド
電極１３〜１６に金属細線を接続することにより達成す
る。
【００２３】図２を参照して、上述した様に空孔を持つ
パッケージ内に収納された半導体基板１１に対しては、
空孔を通して進入した不要光６２が、振動膜６０を通過
して、あるいはスペーサ２０とスペーサ２０との間から
の乱反射によって半導体基板１１表面まで到達する。本
発明の構造によれば、シールドメタル１７で被覆された
回路素子エリア５０、及び固定電極層１２で被覆された
固定電極層エリア５２においては、これらが遮光性の素
材で被覆されているので、不要光６２が半導体基板１１
内部に達することはない。そして、シールド電極１７と
固定電極層１２との間隔ｔの間から進入する不要光６２
に対しては、当該箇所にダミーアイランド１８を配置
し、ダミーアイランド１８内部で発生した光電流（電子
正孔対）を電極１９によって固定電位Ｖｃｃに吸収す
る。または、分離領域２３を介して第１の電極配線３２
ｂに吸収する。これにより、当該光電流が回路素子エリ
ア５０まで到達することを防止し、回路素子の誤動作を
防止するものである。光電流を吸収する点から、ダミー
アイランド１８に隣接する第１の電極配線３２ｂは、固
定電極層１２の周囲を全て囲むように配置するのが好ま
しい。
パッケージ内に収納された半導体基板１１に対しては、
空孔を通して進入した不要光６２が、振動膜６０を通過
して、あるいはスペーサ２０とスペーサ２０との間から
の乱反射によって半導体基板１１表面まで到達する。本
発明の構造によれば、シールドメタル１７で被覆された
回路素子エリア５０、及び固定電極層１２で被覆された
固定電極層エリア５２においては、これらが遮光性の素
材で被覆されているので、不要光６２が半導体基板１１
内部に達することはない。そして、シールド電極１７と
固定電極層１２との間隔ｔの間から進入する不要光６２
に対しては、当該箇所にダミーアイランド１８を配置
し、ダミーアイランド１８内部で発生した光電流（電子
正孔対）を電極１９によって固定電位Ｖｃｃに吸収す
る。または、分離領域２３を介して第１の電極配線３２
ｂに吸収する。これにより、当該光電流が回路素子エリ
ア５０まで到達することを防止し、回路素子の誤動作を
防止するものである。光電流を吸収する点から、ダミー
アイランド１８に隣接する第１の電極配線３２ｂは、固
定電極層１２の周囲を全て囲むように配置するのが好ま
しい。
【００２４】またシールドメタル１７は、遮光機能があ
ると同時に、電荷が蓄積される振動膜６０と各回路素子
間の容量結合を分断する電気的なシールド機能も併せ持
っている。
ると同時に、電荷が蓄積される振動膜６０と各回路素子
間の容量結合を分断する電気的なシールド機能も併せ持
っている。
【００２５】尚、シールドメタル１７の素材としては遮
光性および導電性の素材であれば適宜選択できることは
いうまでもない。また、スルーホール３４とコンタクト
ホール３１の内部が共に遮光性の材料で満たされ、且つ
スルーホール３４とコンタクトホール３１が回路素子エ
リア５０の周囲全体を囲むような構成とすれば、シール
ドメタル１７の遮光機能が一層完全なものとなる。
光性および導電性の素材であれば適宜選択できることは
いうまでもない。また、スルーホール３４とコンタクト
ホール３１の内部が共に遮光性の材料で満たされ、且つ
スルーホール３４とコンタクトホール３１が回路素子エ
リア５０の周囲全体を囲むような構成とすれば、シール
ドメタル１７の遮光機能が一層完全なものとなる。
【００２６】更に、上記実施の形態は第１層目の電極配
線３２とシールド配線１７との２層構造で説明したが、
３層構造、４層構造であっても良いことはいうまでもな
い。いずれの場合でも、最も上に位置する箇所にシール
ドメタル１７を配置する。
線３２とシールド配線１７との２層構造で説明したが、
３層構造、４層構造であっても良いことはいうまでもな
い。いずれの場合でも、最も上に位置する箇所にシール
ドメタル１７を配置する。
【００２７】
【発明の効果】以上説明したように、シールドメタル１
７を設けることで、電子回路内への不要光６２の浸入が
防止できるので、光電流による誤動作を防止できる利点
を有する。
７を設けることで、電子回路内への不要光６２の浸入が
防止できるので、光電流による誤動作を防止できる利点
を有する。
【００２８】更に、重ねることが出来ない固定電極層１
２とシールドメタル１７との隙間から進入する不要光６
２に対しては、当該箇所にダミーアイランド１８を設
け、ダミーアイランド１８内で発生した光電流を固定電
位で吸収する構成としたことにより、光電流が回路素子
エリア５０に到達することを防止し、もって誤動作を防
止し、ノイズの増大を防止出来る利点を有する。
２とシールドメタル１７との隙間から進入する不要光６
２に対しては、当該箇所にダミーアイランド１８を設
け、ダミーアイランド１８内で発生した光電流を固定電
位で吸収する構成としたことにより、光電流が回路素子
エリア５０に到達することを防止し、もって誤動作を防
止し、ノイズの増大を防止出来る利点を有する。
【図１】本発明の半導体装置を説明する平面図である。
【図２】図１のＡ−Ａ線に於ける断面図である。
【図３】コンデンサ部と一体化した状態を示す（Ａ）平
面図、（Ｂ）断面図である。
面図、（Ｂ）断面図である。
【図４】従来の半導体装置を説明するための図である。
１１ 半導体基板
１２ 固定電極層
１７ シールドメタル
１８ ダミーアイランド
２０ スペーサ
５０ 回路素子エリア
５２ 固定電極層エリア
フロントページの続き
(72)発明者 大林 義昭
大阪府八尾市北久宝寺１丁目４番33号
ホシデン株式会社内
(72)発明者 安田 護
大阪府八尾市北久宝寺１丁目４番33号
ホシデン株式会社内
(72)発明者 佐伯 真一
大阪府八尾市北久宝寺１丁目４番33号
ホシデン株式会社内
(72)発明者 大澤 周治
大阪府八尾市北久宝寺１丁目４番33号
ホシデン株式会社内
(56)参考文献 特開 平７−184297（ＪＰ，Ａ)
特開 昭62−86751（ＪＰ，Ａ)
特開 平１−192168（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04R 19/04
H01L 27/20
Claims (6)
- 【請求項１】 回路素子を集積化した半導体基板の上に
固定電極層を形成し、前記固定電極層周囲の半導体基板
上に、前記固定電極層と対をなしてコンデンサを形成す
る振動膜を取り付けるためのスペーサを形成した半導体
装置であって、 前記固定電極層を囲む前記半導体基板にダミーアイラン
ドを設け、 前記ダミーアイランドに固定電位を印加する手段を設け
たことを特徴とする半導体装置。 - 【請求項２】 回路素子を集積化した半導体基板の上に
固定電極層を形成し、 前記固定電極層周囲の半導体基板上に、前記固定電極層
と対をなしてコンデンサを形成する振動膜を取り付ける
為のスペーサを形成した半導体装置であって、 前記固定電極層の周囲に前記回路素子を配置し、 前記回路素子を覆うように遮光用のシールドメタルを形
成し、 前記シールドメタルと前記固定電極層との間の前記半導
体基板にダミーアイランドを設け、 前記ダミーアイランドに固定電位を印加する手段を設け
たことを特徴とする半導体装置。 - 【請求項３】 前記固定電位がＶＣＣ電位であることを
特徴とする請求項１又は２に記載の半導体装置。 - 【請求項４】 一導電型の半導体層の上に逆導電型のエ
ピタキシャル層を形成して半導体基板とし、 前記エピタキシャル層を一導電型の分離領域で分離して
複数のアイランドを形成し、 前記アイランドに回路素子を形成し、 前記半導体基板の上にコンデンサを構成する為の固定電
極層を形成し、 前記固定電極層周囲の半導体基板上に、前記固定電極層
と対を成してコンデンサを形成する振動膜を取り付ける
為のスペーサを形成し、 前記固定電極層周囲の前記半導体基板に、前記分離領域
で分離されたダミーアイランドを設け、 前記ダミーアイランドに固定電位を印加する手段を設け
たことを特徴とする半導体装置。 - 【請求項５】 前記固定電位が電源電位ＶＣＣであるこ
とを特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記ダミーアイランドが形成するＰＮ接
合がダミーのホトダイオードを構成することを特徴とす
る請求項４記載の半導体装置。
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