KR100413579B1

KR100413579B1 - 반도체 장치

Info

Publication number: KR100413579B1
Application number: KR10-2000-0057799A
Authority: KR
Inventors: 오까와시게아끼; 오꼬다도시유끼; 오바야시요시아끼; 야스다마모루; 사에끼신이찌; 오사와슈지
Original assignee: 산요덴키가부시키가이샤; 호시덴 가부시기가이샤
Priority date: 1999-10-04
Filing date: 2000-10-02
Publication date: 2003-12-31
Also published as: JP2001112094A; EP1091618A3; KR20010039970A; CN1291066A; JP3445536B2; EP1091618A2; US6566728B1; CN100393175C; TW472495B

Abstract

컨덴서 마이크를 일체화하기 위한 반도체 장치에 있어서, 불필요한 빛이 입사되는 것에 기인하는 회로의 오동작을 방지한다.

반도체 기판(11) 상에 고정 전극층(12)을 형성하고, 그 주변의 회로 소자 영역(50)에 각 회로 소자를 형성하는 전극 배선(32)에 의해 집적 회로망을 구성한다. 회로 소자의 상측은 실드 메탈(17)에 의해 피복된다. 패시베이션막(35) 상에는 스페이서(20)가 복수개소에 배치된다. 회로 소자 영역(50)과 고정 전극층 영역(52)사이의 영역(51)에, 더미 아일랜드(18)를 형성한다. 더미 아일랜드(18)에는 전원 전위 V_CC가 인가되고, P⁺분리 영역(23)에는 접지 전위 GND가 인가된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 컨덴서 마이크로폰 등에 사용되는 반도체 장치에 관한 것이다.

휴대 전화에는, 소형화가 용이한 일렉트릿 컨덴서 마이크로폰(이하 ECM이라고 칭함.)이 다용되고 있다. 이것의 또 다른 소형화를 목적으로 하여, 증폭 회로 등의 집적 회로를 구성한 반도체 기판 상에, 컨덴서를 구성하는 수법이, 예를 들면 일본 특개평 11-88992호에 기재되어 있다. 상기 수법은, 반도체 기판 상에 고정 전극층을 형성하고, 상기 고정 전극층 상에 스페이서를 통해 진동막을 부착하고, 고정 전극층과 진동막으로 컨덴서를 구성한 것이다.

그 구조를 도 4에 도시한다. 실리콘 반도체 기판(111)의 표면에 고정 전극층(112), 절연막(113), 스페이서(114) 및 진동막(115)을 순서대로 적층한 것으로, 이 적층체가 빈 홀(116)을 포함하는 패키지(118)에 실장되어 있다. 또한, 참조번호 117은 크로스이고, 필요에 따라 설치된다. 반도체 기판(111)의 표면에는 임피던스 변환용의 접합형 FET 소자와, 또한 증폭기 회로나 노이즈 캔슬 회로 등이, 통상의 반도체 프로세스에 의해 집적화되어 있다. 진동막(115)과 고정 전극층(112)이 형성하는 컨덴서는, 공기 진동이 진동막(115)을 진동시킴으로써 그 용량치가 변화하고, 상기 용량치의 변화를 상기 FET 소자에 입력하여 전기 신호로 변환하도록 되어 있다.

그러나, 컨덴서 마이크로폰은 그 성질 상, 완전한 밀폐 용기에 수납하는 것은 불가능하다. 반드시 빈 홀(116)을 통해 공기 진동이 진동막(115)에 도달할 수 있는 구성이 필요하다. 그리고, 공기 진동이 통과 가능해지는 상태를 유지하는 것은, 빛을 완전히 차단하는 것도 불가능한 것을 의미한다.

반도체 기판(111)에 집적화한 회로 소자는, 몇개의 PN 접합의 형성을 따르는 것이다. 이와 같은 PN 접합을 포함하는 실리콘 반도체 기판에 빛이 입사하면, 광기전력에 의해 암 전류가 발생한다. 그리고, 발생한 암 전류가 회로 소자에 유입, 노이즈의 발생이나, 회로의 오동작을 초래한다고 하는 결점이 있었다.

본 발명은, 상술된 과제에 감안하여 이루어진 것으로, 회로 소자를 집적화한 반도체 기판 상에 고정 전극층을 형성하고, 상기 고정 전극층 주위의 반도체 기판 상에, 상기 고정 전극층과 쌍을 이뤄 컨덴서 마이크를 형성하는 진동막을 부착하기 위한 스페이서를 형성한 반도체 장치로서, 상기 고정 전극층을 둘러싼 상기 반도체 기판에 더미 아일랜드를 설치하고, 상기 더미 아일랜드에 고정 전위를 인가하도록 구성한 것을 특징으로 하는 것이다.

도 1은 본 발명의 반도체 장치를 설명하는 평면도.

도 2는 도 1의 A-A 선에 있어서의 단면도.

도 3의 (a) 및 (b)는 컨덴서부와 일체화한 상태를 나타낸 평면도, 단면도.

도 4는 종래의 반도체 장치를 설명하기 위한 도면.

<도면의 주요 부분에 대한 부호의 설명>

11 : 반도체 기판

12 : 고정 전극층

17 : 실드 메탈

18 : 더미 아일랜드

20 : 스페이서

50 : 회로 소자 영역

52 : 고정 전극층 영역

이하에 본 발명의 실시예를 도면을 참조하면서 상세히 설명한다.

도 1은, 본 발명의 반도체 장치를 도시하는 평면도이다. 개략 2 ×2 ㎜의 크기를 갖는 반도체 기판(11)의 대략 중앙에, 직경이 약 1.3 ㎜의 원형의 고정 전극층(12)이 형성되어 있다. 이 고정 전극층(12)을 둘러싼 반도체 기판(11) 표면에는, 통상의 반도체 제조 프로세스에 의해, 임피던스 변환용의 접합형 또는 MOS 형의 FET 소자 D와, 바이폴라형 및/또는 MOS 형의 능동 소자, 그리고 저항 등의 수동 소자가 집적화되고, 상기 FET 소자 D와 함께, 증폭 회로나 노이즈 캔슬 회로 등의 집적 회로망이 구성되어 있다. 또한, 반도체 기판(11)의 주변부에는, 이들 집적 회로와 외부 회로와의 입출력을 행하기 위한 패드 전극(13, 14, 15, 16)이 배치되어 있다. 여기서 채용한 패드 전극의 사이즈는, 약 0.12 ㎜ ×0.12 ㎜이다. 패드 전극(16)은 고정 전극층(12)에 접속되어 있다.

회로 소자를 배치한 개소의 상측은, 실드 메탈(17)에 의해 피복된다. 실드 메탈(17)은 고정 전극층(12)과 중첩하지 않고, 양자간에는 수십∼백 ㎛ 정도의 간극 t가 설치된다. 따라서, 실드 메탈(17)은 고정 전극층(12)과 패드 전극(13∼16)을 제외한, 반도체 기판(11) 상의 대략 전부를 피복하고 있다. 고정 전극층(12)과 실드 메탈(17)은, Al 또는 Al-Si 등의 배선 재료로 또한 차광성의 소재로 이루어진다.

고정 전극층(12)의 단부 근방의 반도체 기판(11)에는, 더미 아일랜드(18)가 설치된다. 더미 아일랜드(18)는 고정 전극층(12)의 주위를 고리형으로 둘러싸고, 모두 연속하거나, 혹은 여러개로 분리되어 있다. 더미 아일랜드(18)의 표면에는 전극(19)이 배치되고, 상기 더미 아일랜드(18)에 대해 전원 전위 V_CC와 같은 고정 전위를 인가하고 있다.

고정 전극층(12)을 둘러싼 반도체 기판(11) 상에는, 2 개소 이상 예를 들면 4 개소에 스페이서(20)가 형성되어 있다. 이 스페이서(20)는, 감광성의 수지, 예를 들면 폴리이미드로 이루어지고, 포토 리소그래피 기술에 의해 패턴화된다. 여기서는, 베이킹 처리된 후에 약 13 ㎛의 막 두께로 이루어져 있다.

도 2는 도 1의 A-A 선에 따른 단면도를 나타내고 있다. 반도체 기판(11)은, P형의 실리콘 반도체층(21) 상에 N형의 에피택셜층(22)을 형성한 것이다. 에피택셜층(22) 표면으로부터 반도체층(21)에 달하는 P⁺형의 분리 영역(23)을 형성함으로써, 분리 영역(23)에 의해 둘러싼 에피택셜층(22)을 전기적으로 접합 분리하여 아일랜드(24)로 한다. 즉, 아일랜드(24)는 분리 영역(23)에 의해 주위가 둘러싸여진다. 참조번호 25는 각 아일랜드(24)의 바닥부에 매립된 N⁺매립층이다.

아일랜드(24) 각각에는, 아일랜드(24) 표면에 P형 또는 N형의 확산 영역을 형성함으로써 회로 소자가 수납된다. 여기서는, NPN 트랜지스터를 구성하기 위한 P형 베이스 영역(26), N⁺형 에미터 영역(27), 및 N⁺형 콜렉터 콘택 영역(28)을 나타내고 있다. 에피텍셜층(22)의 표면은 막 두께가 5000Å∼10000Å의 실리콘 산화막 등으로 이루어지는 제1 절연막(30)으로 피복된다. 제1 절연막(30)에는 원하는 개소를 제거하여 확산 영역의 표면을 노출시키는 콘택 홀(31)이 형성된다.

제1 절연막(30)의 상부에는, 콘택 홀(31)을 통해 그 하부의 확산 영역에 콘택하고, 또한 제1 절연막(30) 상을 연장하여 각 회로 소자 사이를 연결하는 제1층째의 전극 배선(32)이 형성된다. 제1층째의 전극 배선(32)과 고정 전극층(12), 및 패드 전극(13∼16)은, 콘택 홀(31)을 형성한 제1 절연막(30) 상에 스퍼터 혹은 증착등의 수법에 따라 막 두께가 약 7000Å의 Al-Si 등의 전극 재료를 형성하고, 이것을 통상의 포토 에칭 수법으로 원하는 형상으로 패터닝함으로써, 동시에 형성된다. 고정 전극층(12)은, 막 두께가 동일해지는 제1 절연막(30) 상에 형성된다.

제1층째의 전극 배선(32) 및 고정 전극층(12) 상에는, 막 두께가 약 4000Å의 Si₃N₄등으로 이루어지는 제2 절연막(33)이 형성되어 있다. 제2 절연막(33)의 원하는 곳에는 관통 홀(34)이 형성되고, 그 내부에 제1층째의 전극 배선(34)의 표면을 노출시킨다.

제2 절연막(33) 상에는, 동일하게 Al-Si 등의 전극 재료로 이루어지는 실드 메탈(17)이 형성된다. 실드 메탈(17)은, 아일랜드(24) 주위의 분리 영역(23) 상에 설치한 제1층째의 전극 배선(32a)에 관통 홀(34)을 통해 접속된다. 이 결과, 아일랜드(24)에 수납된 회로 소자의 상측을, 실드 메탈(17)과 제1층째의 전극 배선(32a)으로 피복할 수 있다. 제1층째의 전극 배선(32a)이, 그 하부의 분리 영역(23)에 콘택 홀(31)을 통해 접속되면, 이 차폐 구조는 한층 완전한 것이 된다. 단, 회로 소자 사이의 전기적 접속을 행하기 위한 제1층째의 전극 배선(32)이 연장되는 곳에서는, 분리 영역(23) 상의 제1 전극 배선(32a)과 관통 홀(34)이 제거되는 것은 물론이다. 또한, 실드 메탈(17)에는, 접지 전위 GND와 같이 고정 전위가 제공된다.

실드 메탈(17) 상에는, 폴리이미드계의 절연막이나 Si₃N₄막 등의 패시베이션막(35)이 형성되어 있다. 패시베이션막(35)은, 패드 전극(13∼16)의 상측과 고정 전극층(12)의 상측에서는, 제거된다. 그 패시베이션막(35) 상에, 스페이서(20)가 형성된다.

더미 아일랜드(18)는, 회로 소자를 배치한 회로 소자 영역(50)과, 고정 전극층(12)을 배치한 고정 전극층 영역(52) 사이의 영역(51)에 배치된다. 그 구조는,아일랜드(24)와 마찬가지로 분리 영역(23)에 의해 주위를 둘러싼 에피택셜층(22)에 의해 구성된다. 더미 아일랜드(18)에는, 제1층째의 전극 배선(32)으로 이루어지는 전극 배선(19)에 의해 N⁺콘택 영역(36)을 통해 전원 전위 V_CC와 같은 고정 전위가 인가된다. P형 반도체층(21)과 P⁺분리 영역(23)에는, PN 접합 분리를 얻기 위한 접지 전위 GND가 인가되고, 결국 더미 아일랜드(18)와 이들과의 PN 접합이 더미의 포토 다이오드로서 기능한다. 실드 메탈(17)은 회로 소자 영역(50)의 거의 전체를 피복하는 것외에 더미 아일랜드(18)의 상측까지 확장할 수 있지만, 고정 전극층(12)은 중첩되지 않는다. 이것은, 양자가 중첩함에 따른 기생 용량의 발생을 피하기 위해서이다.

이 반도체 장치를 컨덴서 마이크로폰의 컨덴서 부분과 일체화하는 경우에는, 스페이서(20) 상에 고정 전극층(12)과 쌍을 이루는 진동막(60)을 부착한다. 실제의 제조 공정에서는, 반도체 웨이퍼를 이용한 통상의 반도체 제조 프로세스에 의해, 각 반도체 칩마다 회로 소자, 고정 전극층(12), 패시베이션막(35), 스페이서(20) 등을 형성하고, 반도체 웨이퍼를 다이싱하여 개개의 반도체 칩을 분리한 후, 각각의 반도체 칩에 대해 프레임(61)에 보유된 진동막(60)을, 스페이서(20) 상에 부착하여 고정함으로써 조립한다.

부착되는 진동막(60)은, 예를 들면 한 면(여기서는 고정 전극층(12)측의 면)에 Ni, Al 또는 Ti 등의 박막이 형성된 두께 5 ∼ 12.5 ㎛ 정도의 고분자막이고, 재료로서는 예를 들면 FEP 또는 PFA 등의 고분자 재료이다. 전위적으로는 접지 전위 GND가 인가된다. 그리고, 빛의 투과율이 수 % ∼ 10 % 정도의, 완전한 차광성을 포함하지 않는 막이다.

도 3의 (a) 및 (b)는 스페이서(20) 상에 진동막(60)을 부착한 상태의 반도체 장치를 나타내기 위한 평면도와 단면도이다. 직경이 1.8 ㎜ 정도의 원형의 진동막(60)이 환형의 프레임(61)에 고정되어, 스페이서(20) 상에 부착 고정된다. 고정 전극층(12)과 진동막(60)은 동심원형으로 중첩됨과 함께, 스페이서(20) 등에 의해 일정한 간격(약 15 ㎛)으로 유지되고, 양자는 컨덴서를 구성한다. 이 상태에서 공기 진동이 진동막(60)을 진동시킴에 따라, 용량치가 변화하고, 이 변화를 반도체 기판(11)에 집적화한 FET 소자 D로 증폭시키는 것이다. 또한, 고정 전극층(12)이 FET 소자 D의 입력 단자에 접속된다. 또한, 진동막(60)은 회로 소자 영역(50)의 상측도 피복할 정도의 크기이다.

그리고, 진동막(60)을 부착한 반도체 기판(11)이, 종래예 도 4의 구조와 마찬가지로, 공기 진동을 통과시키기 위한 빈 홀을 포함하는 패키지 내로 수납된다. 외부와의 전기 접속은, 반도체 기판(11) 상에 형성한 패드 전극(13∼16)에 금속 세선을 접속함으로써 달성한다.

도 2를 참조하여, 상술된 바와 같이 빈 홀을 포함하는 패키지 내에 수납된 반도체 기판(11)에 대해서는, 빈 홀을 통해 진입한 불필요한 빛(62)이, 진동막(60)을 통과하여, 혹은 스페이서(20)와 스페이서(20)사이로부터의 난반사에 의해 반도체 기판(11) 표면까지 도달한다. 본 발명의 구조에 따르면, 실드 메탈(17)로 피복된 회로 소자 영역(50), 및 고정 전극층(12)으로 피복된 고정 전극층 영역(52)에 있어서는, 이들이 차광성의 소재로 피복되어 있으므로, 불필요한 빛(62)이 반도체 기판(11) 내부에 달하는 일은 없다. 그리고, 실드 메탈(17)과 고정 전극층(12)과의 간격 t사이로부터 진입하는 불필요한 빛(62)에 대해서는, 해당 개소에 더미 아일랜드(18)를 배치하고, 더미 아일랜드(18) 내부에서 발생한 광전류(전자 정공쌍)를 전극(19)에 의해 고정 전위 V_CC로 흡수한다. 또는, 분리 영역(23)을 통해 제1 전극 배선(32b)에 흡수한다. 이에 따라, 해당 광전류가 회로 소자 영역(50)까지 도달하는 것을 방지하고, 회로 소자의 오동작을 방지하는 것이다. 광전류를 흡수하는 점으로부터, 더미 아일랜드(18)에 인접하는 제1 전극 배선(32b)은, 고정 전극층(12)의 주위를 전부 둘러싸도록 배치하는 것이 바람직하다.

또한 실드 메탈(17)은, 차광 기능이 있음과 동시에, 전하가 축적되는 진동막(60)과 각 회로 소자 사이의 용량 결합을 분단하는 전기적인 실드 기능도 함께 가지고 있다.

또한, 실드 메탈(17)의 소재로서는 차광성 및 도전성의 소재이면 적절하게 선택할 수 있는 것은 물론이다. 또한, 관통 홀(34)과 콘택 홀(31)의 내부가 모두 차광성의 재료로 충분하며, 또한 관통 홀(34)과 콘택 홀(31)이 회로 소자 영역(50)의 주위 전체를 둘러싸는 구성이라고 하면, 실드 메탈(17)의 차광 기능이 한층 완전한 것이 된다.

또한, 상기 실시예는 제1층째의 전극 배선(32)과 실드 배선(17)과의 2층 구조로 설명했지만, 3층 구조, 4층 구조라도 된다. 어느 경우라도, 가장 상부에 위치하는 곳에 실드 메탈(17)을 배치한다.

이상 설명한 바와 같이, 실드 메탈(17)을 설치함으로써, 전자 회로 내로의 불필요한 빛(62)의 침입을 방지할 수 있으므로, 광전류에 의한 오동작을 방지할 수 있는 이점을 갖는다.

또한, 중첩할 수 없는 고정 전극층(12)과 실드 메탈(17)과의 간극으로부터 진입하는 불필요한 빛(62)에 대해서는, 해당 개소에 더미 아일랜드(18)를 설치하고, 더미 아일랜드(18) 내에서 발생한 광전류를 고정 전위로 흡수하는 구성으로 하여, 광전류가 회로 소자 영역(50)에 도달하는 것을 방지하고, 따라서 오동작을 방지하여, 노이즈의 증대를 방지할 수 있는 이점을 갖는다.

Claims

회로 소자를 집적화한 반도체 기판 상에 고정 전극층을 형성하고, 상기 고정 전극층 주위의 반도체 기판 상에, 상기 고정 전극층과 쌍을 이뤄 컨덴서를 형성하는 진동막을 부착하기 위한 스페이서를 형성한 반도체 장치에 있어서,

상기 고정 전극층을 둘러싼 상기 반도체 기판에 더미 아일랜드를 설치하고,

상기 더미 아일랜드에 고정 전위를 인가하는 수단을 설치한 것을 특징으로 하는 반도체 장치.
회로 소자를 집적화한 반도체 기판 상에 고정 전극층을 형성하고, 상기 고정 전극층 주위의 반도체 기판 상에, 상기 고정 전극층과 쌍을 이뤄 컨덴서를 형성하는 진동막을 부착하기 위한 스페이서를 형성한 반도체 장치에 있어서,

상기 고정 전극층 주위에 상기 회로 소자를 배치하고,

상기 회로 소자를 피복하도록 차광용의 실드 메탈을 형성하고,

상기 실드 메탈과 상기 고정 전극층 사이의 상기 반도체 기판에 더미 아일랜드를 설치하고,

상기 더미 아일랜드에 고정 전위를 인가하는 수단을 설치하는 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서, 상기 고정 전위가 V_CC전위인 것을 특징으로 하는 반도체 장치.
일 도전형의 반도체층 상에 역도전형의 에피택셜층을 형성하여 반도체 기판으로 하고,

상기 에피택셜층을 일 도전형의 분리 영역으로 분리하여 복수의 아일랜드를 형성하고,

상기 아일랜드에 회로 소자를 형성하고,

상기 반도체 기판 상에 컨덴서를 구성하기 위한 고정 전극층을 형성하고,

상기 고정 전극층 주위의 반도체 기판 상에, 상기 고정 전극층과 쌍을 이뤄 컨덴서를 형성하는 진동막을 부착하기 위한 스페이서를 형성하고,

상기 고정 전극층 주위의 상기 반도체 기판에, 상기 분리 영역으로 분리된 더미 아일랜드를 설치하고,

상기 더미 아일랜드에 고정 전위를 인가하는 수단을 설치한 것을 특징으로 하는 반도체 장치.
제4항에 있어서, 상기 고정 전위가 전원 전위 V_CC인 것을 특징으로 하는 반도체 장치.
제4항에 있어서, 상기 더미 아일랜드가 형성하는 PN 접합이 더미의 포토 다이오드를 구성하는 것을 특징으로 하는 반도체 장치.