JP3492673B1 - 静電容量型加速度センサの製造方法 - Google Patents

静電容量型加速度センサの製造方法

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Abstract

【要約】 【課題】 半導体プロセスを用いた生産性のよい静電容
量型加速度センサの製造方法を提供する。 【解決手段】 本発明の静電容量型加速度センサの製造
方法は，ｎ型単結晶シリコン基板１１の表面側に硼素イ
オンを注入し，硼素を熱拡散させてｐ型低抵抗層１２を
形成し，梁部２４と変位電極となる部分２７を残してｐ
型低抵抗層１２をエッチングする。そして，シリコン基
板１１の表面側に，犠牲膜となる酸化シリコン層１３，
固定電極層１５，及びシリコン窒化膜層１７を形成した
後に，基板の裏面側より，ｐ型低抵抗層をエッチストッ
プとしてＫＯＨ水溶液により異方性エッチングし，最後
に基板の裏面側より，酸化シリコン膜１６をフッ酸水溶
液で除去して空洞層１９を形成することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，シリコン基板を用
いた静電容量型加速度センサの製造方法に関するもので
ある。
【０００２】
【従来の技術】静電容量型加速度センサは，固定基板に
形成した電極（固定電極）と，可撓性のある基板に形成
した電極（変位電極）との間の空洞層（ギャップ）が，
加速度に対応して変化することで，加速度を検出するセ
ンサである。
【０００３】このセンサは，加速度を感知する錘部，可
撓性のある梁部，及び梁部を介して錘部を支持する支持
部とからなる可撓基板と，可撓基板の上面に錘部を覆う
ように配置された，凹部を有する固定基板とからなる。
固定基板と可撓基板とは，可撓基板の支持部において接
合され，固定基板の凹部の可撓基板の錘部に対向する面
には固定電極が，可撓基板の錘部の固定電極に対向する
面には変位電極が，それぞれ形成される。
【０００４】加速度による外部の力が錘部に加わると，
可撓基板が撓んで変位電極と固定電極との間の距離が変
化する。このギャップの変化により両電極間の静電容量
が変化し，この変化を検出することで加速度が測定され
る。
【０００５】
【発明が解決しようとする課題】従来の静電容量型加速
度センサは，可撓基板はシリコン基板で，固定基板は硼
珪酸ガラス基板で形成されていた。そして，シリコン基
板と硼珪酸ガラス基板とは，陽極接合によって接合され
ていた。
【０００６】しかし，従来の静電容量型加速度センサの
シリコン基板で形成される可撓基板は半導体製造ライン
で製造できるが，硼珪酸ガラス基板で形成される固定基
板は，ガラスの加工，陽極接合による固定電極の接合で
のガラスに由来する不純物の汚染を防ぐために，半導体
ラインとは別のラインで製造する必要があり，このため
設備コストがかかった。
【０００７】また，従来はギャップを工程の初期に形成
するので，その後の工程での機械的衝撃や膜形成のスト
レス等によるギャップの破損が生じることがあり，製品
の歩留まりが低下していた。
【０００８】そこで本発明は，固定基板に不純物を含有
する硼珪酸ガラス基板を用いる代わりに可撓基板と一体
化したシリコン基板を用いて，陽極接合を用いずに通常
の半導体プロセスのみで製造でき，さらに，ギャップを
最後に形成することで，生産性を高めた静電容量型加速
度センサの製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明の静電容量型加速度センサの製造方法は，ｎ型
単結晶シリコン基板の表面側に硼素イオン注入し，硼素
を熱拡散させてｐ型低抵抗層を形成し，梁部及び変位電
極となる部分を残してこれをエッチングする。そして，
シリコン基板の表面側に，犠牲膜となる酸化シリコン
層，固定電極層，及びシリコン窒化膜層を形成した後
に，基板の裏面側より，ｐ型低抵抗層をエッチストップ
としてＫＯＨ水溶液によって異方性エッチングし，さら
に，基板の裏面側より，酸化シリコン膜をフッ酸水溶液
によって除去して空洞層を形成することを特徴とする。
【００１０】さらに，ｐ型低抵抗層の形成でパターニン
グして硼素イオン注入すれば，ｐ型低抵抗層のエッチン
グ工程が省略できる。
【００１１】このような構成により，通常の半導体プロ
セスによって製造でき，ガラスに由来する不純物汚染の
おそれが解消する。また，空洞層（ギャップ）を形成す
る工程を基板の裏面側から工程の最後にて行うことで，
製造途中でのギャップ破損が減少し，歩留まりが向上す
る。
【００１２】
【発明の実施の形態】以下に，本発明のいくつかの実施
の形態を，図面を用いて説明する。なお，本明細書及び
図面において，実質的に同一の機能構成を有する構成要
素については，同一の符号を付することにより重複説明
を省略する。
【００１３】(第１の実施形態)本発明の製造方法にかか
る第１の実施形態を，図１，図２を用いて説明する。図
１（ａ）〜（ｇ）は，本発明の第１の実施形態の静電容
量型加速度センサの製造工程を示す略断面図である。第
１の実施形態では，可撓基板にｎ型単結晶シリコン１１
を用いる。まず，シリコン基板１１の表面に硼素イオン
を注入し，シリコン基板を熱処理して硼素をシリコン基
板内に熱拡散させる。拡散層はｐ型低抵抗層１２とな
る。
【００１４】次に，梁部（図２の２６）及び変位電極形
成部（図２の２７）のみを残すようにパターニングした
図２に示す第１のフォトレジストをマスクとして，ｐ型
低抵抗層１２の表面を所定厚さエッチングする。次に，
シリコン基板１１上に，犠牲膜となる酸化シリコン膜１
３，その上に固定電極の低抵抗化のための不純物をドー
プしたポリシリコン膜（低抵抗層）１４を順次形成する
（図１（ａ））。
【００１５】次に，所定形状にパターニングした第２の
フォトレジスト（図示せず）をマスクとして低抵抗層１
４をエッチングし，プラズマアッシングにより第２のフ
ォトレジストを除去して固定電極１５を形成する（図１
（ｂ））。
【００１６】次に，所定の形状にパターニングした第３
のフォトレジスト（図示せず）をマスクとして酸化シリ
コン膜１３の周辺部をエッチングし，プラズマアッシン
グにより第３のレジストを除去してギャップパターン１
６を形成し，その上に，第１のシリコン窒化膜１７を形
成する（図１（ｃ））。
【００１７】次に，所定の形状にパターニングした第４
のフォトレジスト（図示せず）をマスクとして第１のシ
リコン窒化膜１７をエッチングし，第４のフォトレジス
トを除去してギャップパターン１６に達する第１の貫通
パターン１８を形成する（図１（ｄ））。
【００１８】次に，第２のシリコン窒化膜２０を形成す
る（図１（ｅ））。
【００１９】次に，所定の形状にパターニングした第５
のフォトレジスト（図示せず）をマスクにして第２のシ
リコン窒化膜２０をエッチングし，固定電極１５及び変
位電極１２と，それぞれ上層の金属配線とを接続するた
めの第２，第３の貫通パターンを形成する。そして金属
膜を形成し，所定の形状にパターニングした第６のフォ
トレジスト（図示せず）をマスクにして金属膜をエッチ
ングし，第６のフォトレジストを除去し，金属配線及び
パッドパターン２１ａ，２１ｂを形成する（図１
（ｆ））。
【００２０】次に，シリコン基板１１の裏面にＣＶＤ酸
化膜を形成し，所定の形状にパターニングした第７のフ
ォトレジスト（図示せず）をマスクにしてＣＶＤ酸化膜
をエッチングし，第７のフォトレジストを除去する。そ
して，パターニングしたＣＶＤ酸化膜をマスクにしてシ
リコン基板を裏面からＫＯＨ水溶液で異方性エッチング
して，錘部２２，梁部２４，支持部２３，及び変位電極
２８を形成する。ＫＯＨ水溶液を用いると，既知のよう
にＢが拡散したｐ型低抵抗層１２がエッチストップとな
って，エッチングは自動的に停止する。
【００２１】次に，シリコン基板１１の裏面より，ギャ
ップパターン（犠牲膜）１６をフッ酸水溶液により除去
してギャップ１９を形成する。このようにして，本実施
形態による加速度センサが完成する（図１（ｇ））。
【００２２】このように第１の実施形態によれば，ギャ
ップの形成を全工程の最終段階に基板の裏面側から行う
ので，工程の初期にギャップを形成する場合に比較し
て，工程途中での機械的衝撃や膜形成のストレス等によ
るギャップの破損が生じるおそれが無く，製品の歩留ま
りが向上する。
【００２３】（第２の実施形態）次に，本発明の製造方
法にかかる第２の実施形態を，図２，図３を用いて説明
する。図３（ａ）〜（ｅ）は，本発明の第２の実施形態
の静電容量型加速度センサの製造工程を示す略断面図で
ある。第２の実施形態では，可撓基板にｎ型単結晶シリ
コン４１を用いる。シリコン基板４１の表面に，錘部５
２及び変位電極形成部５７のみを残すようにパターニン
グした，第１の実施形態と同様の第１のフォトレジスト
（図２）をマスクとして硼素イオンを注入し，シリコン
基板を熱処理して硼素をシリコン基板内に熱拡散させ
る。拡散層は，高Ｂ濃度のｐ型低抵抗層４２となる。
【００２４】次に，シリコン基板４１上に，犠牲膜とな
る酸化シリコン膜４３を形成し，酸化シリコン膜４３上
に固定電極４５の低抵抗化のための不純物をドープした
ポリシリコン膜（低抵抗層）４４を形成する（図３
（ａ））。
【００２５】次に，所定の形状にパターニングした第２
のフォトレジスト（図示せず）をマスクとして低抵抗層
４４をエッチングし，プラズマアッシングにより第２の
フォトレジストを除去し，固定電極４５を形成する（図
３（ｂ））。
【００２６】次に，所定の形状にパターニングした第３
のフォトレジスト（図示せず）をマスクとして酸化シリ
コン膜４３の周辺をエッチングし，プラズマアッシング
により第３のレジストを除去してギャップパターン４６
を形成し，シリコン窒化膜４７を形成する（図３
（ｃ））。
【００２７】次に，所定の形状にパターニングした第４
のフォトレジスト（図示せず）をマスクとしてシリコン
窒化膜４７をエッチングし，固定電極４５及び変位電極
５８と，それぞれ上層の金属配線とを接続するための貫
通パターンを形成し，金属膜を形成する。そして，所定
の形状にパターニングした第５のフォトレジスト（図示
せず）をマスクにして金属膜をエッチングし，第５のフ
ォトレジストを除去して，金属配線及びパッドパターン
５１ａ，５１ｂを形成する（図３（ｄ））。
【００２８】次に，シリコン基板４１の裏面に，ＣＶＤ
酸化膜を形成し，所定の形状にパターニングした第６の
フォトレジスト（図示せず）をマスクにしてＣＶＤ酸化
膜をエッチングし，第６のフォトレジストを除去する。
そして，パターニングしたＣＶＤ酸化膜をマスクにして
シリコン基板４１を裏面からＫＯＨ水溶液で異方性エッ
チングして，錘部５２，梁部５４，支持部５３，及び変
位電極５８を形成する。ＫＯＨ水溶液を用いると，既知
のように，ｐ型低抵抗層４２でエッチングは自動的に停
止する。
【００２９】次に，ギャップパターン（犠牲膜）４６
を，シリコン基板４１の裏側からフッ酸水溶液により除
去してギャップ４９を形成する。このようにして，本実
施形態による加速度センサが完成する（図３（ｅ））。
【００３０】このように第２の実施形態の製造方法によ
れば，可撓基板となるｎ型単結晶シリコンの表面側にｐ
型低抵抗層を形成し，不純物として硼素等をイオン注入
する工程において，所定のレジストパターン等を用いて
梁部となる部分２６，変位電極となる部分２７にのみに
イオン注入を行ない，最終工程で，錘部，梁部，及び変
位電極を同時に形成するようにしたため，第１の実施形
態と比較して，表面からのシリコンエッチングが不要と
なり，工程が省略できる。
【００３１】上記本発明の第１，第２の実施形態の製造
方法におけるフォトレジスト法，エッチング方等は，半
導体プロセスにて用いられている公知の技術を採用する
ことができる。また，本発明の加速度センサの材料に
は，単結晶シリコン，多結晶シリコン（ポリシリコン）
の他，窒化シリコン，酸化シリコン，アルミニウム，酸
化アルミニウムなどの従来の半導体プロセスにて用いら
れている材料を採用することができる。
【００３２】以上，添付図面を参照しながら本発明の静
電容量型加速度センサの製造方法の好適な実施形態につ
いて説明したが，本発明はこれらの例に限定されない。
いわゆる当業者であれば，特許請求の範囲に記載された
技術的思想の範疇内において各種の変更例または修正例
に想到し得ることは明らかであり，それらについても当
然に本発明の６技術的範囲に属するものと了解される。
【００３３】
【発明の効果】本発明によれば，不純物を含有する硼珪
酸ガラス基板を用いずシリコン基板を用いたので陽極接
合が不要な通常の半導体プロセスのみで生産でき，さら
に，ギャップを最後にシリコン基板の裏面から形成する
ことで，生産性を高めた静電容量型加速度センサの製造
方法が提供できた。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｇ）は，本発明の第１の実施形
態の静電容量型加速度センサの製造工程を示す略断面図
である。
【図２】図２は，第１，第２の実施形態の第１のフォト
レジストパターンである。
【図３】図３（ａ）〜（ｅ）は，本発明の第２の実施形
態の静電容量型加速度センサの製造工程を示す略断面図
である。
【符号の説明】
１１，４１ シリコン基板 １２，４２ ｐ型低抵抗層 １３，４３ 酸化シリコン膜 １４，４４ 不純物をドープしたポリシリコン膜（低
抵抗層） １５，４５ 固定電極 １６，４６ ギャップパターン（犠牲膜） １７ 第１のシリコン窒化膜 １８ 第１の貫通パターン １９，４９ ギャップ（空洞層） ２０ 第２のシリコン窒化膜 ２１ａ，５１ａ 固定電極の金属配線及びパッドパタ
ーン ２１ｂ，５１ｂ 変位電極の金属配線及びパッドパタ
ーン ２２，５２ 錘部 ２３，５３ 支持部 ２４，５４ 梁部 ２５ 第１のフォトレジスト ２６ 梁部となる部分 ２７，５７ 変位電極形成部 ４７ シリコン窒化膜 ２８，５８ 変位電極

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 シリコン基板を用いた静電容量型加速度
    センサの製造方法であって，ｎ型単結晶シリコン基板の
    表面側に硼素イオン注入し，前記硼素を熱拡散させるｐ
    型低抵抗層の形成工程と，梁部及び変位電極となる部分
    を残す前記ｐ型低抵抗層のエッチング工程と，前記シリ
    コン基板の表面側への，犠牲膜となる酸化シリコン層，
    固定電極層，及びシリコン窒化膜層の形成工程と，前記
    シリコン基板の裏面側からの，前記ｐ型低抵抗層をエッ
    チストップとするＫＯＨ水溶液による異方性エッチング
    工程と，前記シリコン基板の裏面側から前記酸化シリコ
    ン膜をフッ酸水溶液で除去する空洞層形成工程と，を含
    むことを特徴とする静電容量型加速度センサの製造方
    法。
  2. 【請求項２】 シリコン基板を用いた静電容量型加速度
    センサの製造方法であって，ｎ型単結晶シリコン基板の
    表面側に，パターニングして梁部及び変位電極となる部
    分に硼素イオン注入し，前記硼素を熱拡散するｐ型低抵
    抗層の形成工程と，前記シリコン基板の表面側への，犠
    牲膜となる酸化シリコン層，固定電極層，及びシリコン
    窒化膜層の形成工程と，前記シリコン基板の裏面側から
    の，前記ｐ型低抵抗層をエッチストップとするＫＯＨ水
    溶液による異方性エッチング工程と，前記シリコン基板
    の裏面側から前記酸化シリコン膜をフッ酸水溶液で除去
    する空洞層形成工程と，を含むことを特徴とする静電容
    量型加速度センサの製造方法。
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