JPH077005A - 一様かつ反復可能な高速熱処理用の半導体ウエーハの調節 - Google Patents
一様かつ反復可能な高速熱処理用の半導体ウエーハの調節Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【目的】 小工場開始材料の一様かつ反復可能な高速熱
処理用の半導体ウエーハの後面を作成する方法を提供す
る。 【構成】 勝れたＲＴＰの一様性およびウエーハ対ウエ
ーハの反復性を得るために、後面酸化物が一様であり、
さらに窒化物層の厚さはできるだけ厚くなければならな
い。総合された流れを経て一定の後面の層が得られつま
り不変の放射率を生じる。また後面窒化物の酸化抵抗
（例えば電界酸化中の）は、ウエーハ処理の間に後面の
上に酸化物が成長するのを防ぐ。窒化物／酸化物の積重
ねは、ドープ材拡散よりもはるかに良好な拡散バリヤで
ある。酸化物腐食段階中に少量の窒化物腐食が生じるた
めに、後面窒化物が総合された流れを通して完全に保た
れる。
処理用の半導体ウエーハの後面を作成する方法を提供す
る。 【構成】 勝れたＲＴＰの一様性およびウエーハ対ウエ
ーハの反復性を得るために、後面酸化物が一様であり、
さらに窒化物層の厚さはできるだけ厚くなければならな
い。総合された流れを経て一定の後面の層が得られつま
り不変の放射率を生じる。また後面窒化物の酸化抵抗
（例えば電界酸化中の）は、ウエーハ処理の間に後面の
上に酸化物が成長するのを防ぐ。窒化物／酸化物の積重
ねは、ドープ材拡散よりもはるかに良好な拡散バリヤで
ある。酸化物腐食段階中に少量の窒化物腐食が生じるた
めに、後面窒化物が総合された流れを通して完全に保た
れる。
Description
【０００１】
【産業上の利用分野】単一ウエーハ高速熱処理（ＲＴ
Ｐ）法は、熱酸化、エピタキシャル成長、接合焼なまし
ケイ化物形成／焼なまし、ＣＭＯＳ（相補型金属酸化膜
半導体）タンク形成などのようないろいろな応用にとっ
て重要な工程となっている。
Ｐ）法は、熱酸化、エピタキシャル成長、接合焼なまし
ケイ化物形成／焼なまし、ＣＭＯＳ（相補型金属酸化膜
半導体）タンク形成などのようないろいろな応用にとっ
て重要な工程となっている。
【０００２】
【従来の技術】小工場および従来の工場環境のような完
全流の単一ウエーハ集積処理に大きな努力が集中された
きた。ＲＴＰの１つの重要な要求事項は、反復可能で精
密な温度測定および制御を行うことである。温度に及ぼ
すパターン及びプロセスの影響を除くために、１つの方
法がランプ組立体に挿入された光パイプを介して多点ウ
エーハ温度測定を実行してウエーハ後面で見ることによ
って果たされた。したがって、ウエーハ後面の条件及び
ＲＴＰの間の後面の条件のどうのような変化でも温度測
定の精度および反復性に強い影響を及ぼすことがある。
さらに、後面の放射率の一様性および一様な表面の条件
は光パイプ温度測定に強い衝撃を持つことがあり、した
がってＲＴＰの強い衝撃は一様性およびウエーハ対ウエ
ーハの反復性を処理する。その結果、ＲＴＰ工程の段階
中の無視できるドリフトで反復可能かつ一様な後面の放
射率を保証する半導体ウエーハ後面の事前調節が必要と
される。ウエーハ後面の上に単一酸化物層を持つウエー
ハは、売主から購入することができる。しかし、単一酸
化物層は外拡散（したがって炉汚染）を防止する働きを
するだけであり、一様な後面の放射率および表面条件を
作る他の上記必要性は考慮していない。
全流の単一ウエーハ集積処理に大きな努力が集中された
きた。ＲＴＰの１つの重要な要求事項は、反復可能で精
密な温度測定および制御を行うことである。温度に及ぼ
すパターン及びプロセスの影響を除くために、１つの方
法がランプ組立体に挿入された光パイプを介して多点ウ
エーハ温度測定を実行してウエーハ後面で見ることによ
って果たされた。したがって、ウエーハ後面の条件及び
ＲＴＰの間の後面の条件のどうのような変化でも温度測
定の精度および反復性に強い影響を及ぼすことがある。
さらに、後面の放射率の一様性および一様な表面の条件
は光パイプ温度測定に強い衝撃を持つことがあり、した
がってＲＴＰの強い衝撃は一様性およびウエーハ対ウエ
ーハの反復性を処理する。その結果、ＲＴＰ工程の段階
中の無視できるドリフトで反復可能かつ一様な後面の放
射率を保証する半導体ウエーハ後面の事前調節が必要と
される。ウエーハ後面の上に単一酸化物層を持つウエー
ハは、売主から購入することができる。しかし、単一酸
化物層は外拡散（したがって炉汚染）を防止する働きを
するだけであり、一様な後面の放射率および表面条件を
作る他の上記必要性は考慮していない。
【０００３】
【発明が解決しようとする課題】下記は、エピタキシャ
ル型およびバルク型の両ウエーハ用の半導体ウエーハ後
面を事前処理する工程の流れを表わす。
ル型およびバルク型の両ウエーハ用の半導体ウエーハ後
面を事前処理する工程の流れを表わす。
【０００４】エピタキシャル・ウエーハ用の後面作成
は、バルク・ウエーハ用の後面ウエーハ作成に似てお
り、最も顕著な特質はバルク作成と比較してエピタキシ
ャル作成中に後面ドーピングが欠けていることである
（イオン注入またはソリッド源／ＢＳＧにより）。
は、バルク・ウエーハ用の後面ウエーハ作成に似てお
り、最も顕著な特質はバルク作成と比較してエピタキシ
ャル作成中に後面ドーピングが欠けていることである
（イオン注入またはソリッド源／ＢＳＧにより）。
【０００５】エピタキシャル・ウエーハの後面を調節す
る好適な工程の流れは次の通りである。
る好適な工程の流れは次の通りである。
【０００６】
【課題を解決するための手段】１） 図１の横断面に示
される通り、強くドープされた領域４の上の軽くドープ
された領域２を含むエピタキシャル・ウエーハで始まっ
て、保護酸化物の層６がウエーハの上に付着される。こ
の付着は、単一ウエーハ・プラズマ強化式の化学蒸着
（ＰＥＣＶＤ）法によって達成することができ、その結
果５００Å〜１０００Åの間の保護酸化物の層の厚さを
生じる。
される通り、強くドープされた領域４の上の軽くドープ
された領域２を含むエピタキシャル・ウエーハで始まっ
て、保護酸化物の層６がウエーハの上に付着される。こ
の付着は、単一ウエーハ・プラズマ強化式の化学蒸着
（ＰＥＣＶＤ）法によって達成することができ、その結
果５００Å〜１０００Åの間の保護酸化物の層の厚さを
生じる。
【０００７】２） 合成構造物の横断面図を詳細に示す
図２を見ると、ウエーハをフリップして、単一ウエーハ
ＰＥＣＶＤ工程により、ウエーハの後側の上にシール酸
化物８を析出する。合成酸化物シールは、例えば、厚さ
約１０００Åである。
図２を見ると、ウエーハをフリップして、単一ウエーハ
ＰＥＣＶＤ工程により、ウエーハの後側の上にシール酸
化物８を析出する。合成酸化物シールは、例えば、厚さ
約１０００Åである。
【０００８】３） 合成構造物の横断面図を詳しく示す
図３を参照すると、低圧化学蒸着ＬＰＣＶＤを用いてウ
エーハの前面および後面の上に窒化シリコン層１０を形
成している。
図３を参照すると、低圧化学蒸着ＬＰＣＶＤを用いてウ
エーハの前面および後面の上に窒化シリコン層１０を形
成している。
【０００９】４） 下記工程段階からの合成構造物の横
断面を示す図４に詳しく示される通り、保護ホトレジス
ト層１２でウエーハの後面を被覆して、選択性腐食を用
いて前面および後面の窒化物層を剥離する。
断面を示す図４に詳しく示される通り、保護ホトレジス
ト層１２でウエーハの後面を被覆して、選択性腐食を用
いて前面および後面の窒化物層を剥離する。
【００１０】５） ホトレジストを剥離する。 ６） ＨＦ腐食のような湿式腐食を用いて前側酸化物を
剥離する。合成構造物は図５において横断面図で詳しく
示されている。
剥離する。合成構造物は図５において横断面図で詳しく
示されている。
【００１１】
【実施例】下記は、例えば軽くドープされたｐ（ｐ−）
またはｎ（ｎ−）型であるバルク半導体ウエーハ用に適
用し得る後側調節方法の第１の好適な方法を開示する。
この説明は、下記工程段階から生じる横断面図を詳しく
示す図６〜図１０に関して行われている。
またはｎ（ｎ−）型であるバルク半導体ウエーハ用に適
用し得る後側調節方法の第１の好適な方法を開示する。
この説明は、下記工程段階から生じる横断面図を詳しく
示す図６〜図１０に関して行われている。
【００１２】１） ＴＥＯＳ（ケイ酸テトラ・エチル・
オルト）のような周知のＬＰＣＶＤ工程を用いてウエー
ハの頂部および底部の両方の上に酸化シリコン６の層を
析出する段階と、さらに酸化物の層は高圧酸化（ＨＩＰ
ＯＸ）を用いて達成することができる。 ２） ウエーハの前面と後面の上にＬＰＣＶＤにより窒
化シリコンの層１０を析出する段階であり、たとえば層
は厚さ１３００Åであることができる、前記析出する段
階と、
オルト）のような周知のＬＰＣＶＤ工程を用いてウエー
ハの頂部および底部の両方の上に酸化シリコン６の層を
析出する段階と、さらに酸化物の層は高圧酸化（ＨＩＰ
ＯＸ）を用いて達成することができる。 ２） ウエーハの前面と後面の上にＬＰＣＶＤにより窒
化シリコンの層１０を析出する段階であり、たとえば層
は厚さ１３００Åであることができる、前記析出する段
階と、
【００１３】３） ｐ−基板用のｐ型材料の後面イオン
注入を実行する段階、または別法としてｎ−基板用のｎ
−型材料の後面イオン注入を実行する段階とを有する工
程段階からの合成構造物の横断面図を詳しく示す図６〜
図１０に関してこの説明が行われている。例えば軽くド
ープされたｐ−基板では、注入はｃｍ２当たり１−２＊
１０１６原子で２００−４００ＫｅＶで駆動されるホウ
素を含む。つまり強くドープされた層１４は、上記手順
によって形成される。
注入を実行する段階、または別法としてｎ−基板用のｎ
−型材料の後面イオン注入を実行する段階とを有する工
程段階からの合成構造物の横断面図を詳しく示す図６〜
図１０に関してこの説明が行われている。例えば軽くド
ープされたｐ−基板では、注入はｃｍ２当たり１−２＊
１０１６原子で２００−４００ＫｅＶで駆動されるホウ
素を含む。つまり強くドープされた層１４は、上記手順
によって形成される。
【００１４】４） ホトレジスト１２でウエーハの後面
を被覆する段階と、 ５） 前側窒化物の層１０を腐食して取り除く段階。こ
れは周知のプラズマ腐食法によって達成される。 ６） 前側酸化物の層６を剥離し、次にホトレジスト１
２を剥離する段階。 ７） 注入焼なましによって生じるウエーハの炉入れ前
洗浄を実行する段階とを含む上記段階により形成され
る。
を被覆する段階と、 ５） 前側窒化物の層１０を腐食して取り除く段階。こ
れは周知のプラズマ腐食法によって達成される。 ６） 前側酸化物の層６を剥離し、次にホトレジスト１
２を剥離する段階。 ７） 注入焼なましによって生じるウエーハの炉入れ前
洗浄を実行する段階とを含む上記段階により形成され
る。
【００１５】８） ウエーハはいま、総合高速熱処理用
に整えられる後面Ｐ＋／酸化物／窒化物の層は、ウエー
ハを通る赤外線エネルギーの伝達を防止するのに用いら
れる。高温測定は放射率に敏感である。したがって、ウ
エーハはそのうしろ付近のｐ＋またはＮ＋層によって一
段と透明である。その結果、ウエーハ後面は透明である
ことが望ましい。ｐ＋／酸化物はさらに、ｐ＋外拡散お
よび熱処理中のホウ素の混汚染影響を防止する。さら
に、これらの層はウエーハ後面の上の電界酸化物成長を
防止する。後面ｐ＋／酸化物／窒化物の層は後端処理の
工程の間、損傷なしに保持されるのに注目されたい。後
面の上の酸化物／窒化物の層は、後側金属化の前に除去
することができる。これらの条件は、ＲＴＰ段階を用い
る総合単一ウエーハ処理の間の温度測定および較正を簡
潔化する。強く濃縮されたドープ材（すなわちホウ素）
をウエーハ後面に導くために（または後面付近の強くド
ープされた層（すなわち後面付近のｐ＋層）を導くため
に必要な高温焼なましは、固有のゲッター熱サイクルと
組合わされる。これは、別々な熱焼なまし段階を必要と
しない。
に整えられる後面Ｐ＋／酸化物／窒化物の層は、ウエー
ハを通る赤外線エネルギーの伝達を防止するのに用いら
れる。高温測定は放射率に敏感である。したがって、ウ
エーハはそのうしろ付近のｐ＋またはＮ＋層によって一
段と透明である。その結果、ウエーハ後面は透明である
ことが望ましい。ｐ＋／酸化物はさらに、ｐ＋外拡散お
よび熱処理中のホウ素の混汚染影響を防止する。さら
に、これらの層はウエーハ後面の上の電界酸化物成長を
防止する。後面ｐ＋／酸化物／窒化物の層は後端処理の
工程の間、損傷なしに保持されるのに注目されたい。後
面の上の酸化物／窒化物の層は、後側金属化の前に除去
することができる。これらの条件は、ＲＴＰ段階を用い
る総合単一ウエーハ処理の間の温度測定および較正を簡
潔化する。強く濃縮されたドープ材（すなわちホウ素）
をウエーハ後面に導くために（または後面付近の強くド
ープされた層（すなわち後面付近のｐ＋層）を導くため
に必要な高温焼なましは、固有のゲッター熱サイクルと
組合わされる。これは、別々な熱焼なまし段階を必要と
しない。
【００１６】下記は、バルク半導体ウエーハに適応し得
る第２の好適な後面調節の方法を開示する。この説明
は、下記工程段階から生じる構造物の横断面図を詳しく
示す図７〜図１４に関して行われる。
る第２の好適な後面調節の方法を開示する。この説明
は、下記工程段階から生じる構造物の横断面図を詳しく
示す図７〜図１４に関して行われる。
【００１７】１） ウエーハを事前洗浄してウエーハ
（単一ウエーハ）の前面のみの上にある酸化物６の形成
による事前洗浄を行う。例えば約１０００Åの厚さの酸
化物は、ＬＰＣＶＤまたはＰＥＣＶＤを用いて得ること
ができる。
（単一ウエーハ）の前面のみの上にある酸化物６の形成
による事前洗浄を行う。例えば約１０００Åの厚さの酸
化物は、ＬＰＣＶＤまたはＰＥＣＶＤを用いて得ること
ができる。
【００１８】２） ウエーハ後面（単一ウエーハ）の上
の４−１０％のホウ素である約０．５−１μのケイ酸ボ
スホ・ガラス（ＢＳＧ）１６を付着する段階。別法とし
てＢＳＧはウエーハの両側で炉を用いて付着することが
できる。ＢＳＧは基板ドープ剤の外拡散を防止する働き
をする。
の４−１０％のホウ素である約０．５−１μのケイ酸ボ
スホ・ガラス（ＢＳＧ）１６を付着する段階。別法とし
てＢＳＧはウエーハの両側で炉を用いて付着することが
できる。ＢＳＧは基板ドープ剤の外拡散を防止する働き
をする。
【００１９】３） ウエーハの両側のＬＰＣＶＤの方法
によって窒化シリコン１０の約１３００Åを析出する段
階。 ４） ホトレジスト１２でウエーハ後面を被覆する段
階。 ５） 前面窒化物層をエッチングする段階。これは周知
のプラズマエッチング法により達成することができる。
によって窒化シリコン１０の約１３００Åを析出する段
階。 ４） ホトレジスト１２でウエーハ後面を被覆する段
階。 ５） 前面窒化物層をエッチングする段階。これは周知
のプラズマエッチング法により達成することができる。
【００２０】６） 前面酸化物層６を剥離して、次にレ
ジスト１２を剥離する。 ７） ウエーハ後面の上にブランケットＰ＋層を形成す
るために、例えば１０００℃−１１００℃で焼なましを
伴う炉の使用のためにウエーハを事前洗浄する段階。
８） ウエーハはいま総合式ＲＴＰの用意を整えている
段階とを含む。
ジスト１２を剥離する。 ７） ウエーハ後面の上にブランケットＰ＋層を形成す
るために、例えば１０００℃−１１００℃で焼なましを
伴う炉の使用のためにウエーハを事前洗浄する段階。
８） ウエーハはいま総合式ＲＴＰの用意を整えている
段階とを含む。
【００２１】エピタキシャル層の後面を処理する別の方
法は、図１５−図１８に詳しく示される処理段階から生
じる構造物の横断面図に関して下記に提供される。
法は、図１５−図１８に詳しく示される処理段階から生
じる構造物の横断面図に関して下記に提供される。
【００２２】１） ウエーハ後面および前面の上にＬＰ
ＣＶＤによって、または別法として熱酸化による酸化物
から、酸化物６の約１０００Åの厚い層を蒸着する。 ２） ＬＰＣＶＤの方法によってウエーハの前面および
後面の上に窒化シリコン１０の約１０００Å−１３００
Åの厚い層を蒸着する。
ＣＶＤによって、または別法として熱酸化による酸化物
から、酸化物６の約１０００Åの厚い層を蒸着する。 ２） ＬＰＣＶＤの方法によってウエーハの前面および
後面の上に窒化シリコン１０の約１０００Å−１３００
Åの厚い層を蒸着する。
【００２３】３） ホトレジスト１２でウエーハの後面
を被覆する。 ４） ウエーハの前面から窒化物１０をエッチングす
る。例えば、周知のプラズマエッチング法を使用するこ
とができる。
を被覆する。 ４） ウエーハの前面から窒化物１０をエッチングす
る。例えば、周知のプラズマエッチング法を使用するこ
とができる。
【００２４】５） 前面の酸化物６を剥離する。 ６） レジスト１２を剥離する。 ７） ウエーハ炉内で使用するためにウエーハを事前洗
浄する。 ８） いま、ウエーハは総合ＲＴＰ用に整えられる。
浄する。 ８） いま、ウエーハは総合ＲＴＰ用に整えられる。
【００２５】勝れたＲＴＰの一様性およびウエーハ対ウ
エーハの反復性を得るために、後面酸化物の一様性、な
らびに窒化物層の厚さはできるだけ厚くなければならな
い。これは、正確なウエーハ温度測定を達成するよう
に、ウエーハからの一様かつ反復可能な放射率条件を保
証する。
エーハの反復性を得るために、後面酸化物の一様性、な
らびに窒化物層の厚さはできるだけ厚くなければならな
い。これは、正確なウエーハ温度測定を達成するよう
に、ウエーハからの一様かつ反復可能な放射率条件を保
証する。
【００２６】
【発明の効果】本発明は下記を含む利点を提供する。す
なわち、 １． 一様な後面の放射率が提供される。 ２． 総合された流れを経て一定の後面の層が得られ、
つまり不変の放射率を生じる。
なわち、 １． 一様な後面の放射率が提供される。 ２． 総合された流れを経て一定の後面の層が得られ、
つまり不変の放射率を生じる。
【００２７】３． 基板ドープ剤の外拡散に対する拡散
バリヤが提供される。 ４． 後面窒化物の酸化抵抗（例えば電界酸化中の）
は、ウエーハ処理の間に後面の上に酸化物が成長するの
を防止する。
バリヤが提供される。 ４． 後面窒化物の酸化抵抗（例えば電界酸化中の）
は、ウエーハ処理の間に後面の上に酸化物が成長するの
を防止する。
【００２８】５． 窒化物／酸化物の積重ねは、ドープ
材拡散よりもはるかに良好な拡散バリヤである。 ６． 後面窒化物が総合された流れを通して完全に保た
れるのは、少量の窒化物腐食が酸化物腐食段階中に生じ
るからである。
材拡散よりもはるかに良好な拡散バリヤである。 ６． 後面窒化物が総合された流れを通して完全に保た
れるのは、少量の窒化物腐食が酸化物腐食段階中に生じ
るからである。
【００２９】本発明は、その好適実施例および一定の説
明された代替に関して詳しく説明されたが、言うまでも
なく、この説明は例に過ぎず、またそれは制限の意味に
解釈すべきではない。さらに言うまでもなく、本発明の
実施例の細部における多くの変更、および本発明の追加
の実施例は明らかであると思うし、またこの説明に関心
を持つ普通の当業者によって作られると思う。すべての
そのような変更および追加の実施例は以下の特許請求の
範囲として本発明の真の範囲および主旨内にあるように
意図されている。
明された代替に関して詳しく説明されたが、言うまでも
なく、この説明は例に過ぎず、またそれは制限の意味に
解釈すべきではない。さらに言うまでもなく、本発明の
実施例の細部における多くの変更、および本発明の追加
の実施例は明らかであると思うし、またこの説明に関心
を持つ普通の当業者によって作られると思う。すべての
そのような変更および追加の実施例は以下の特許請求の
範囲として本発明の真の範囲および主旨内にあるように
意図されている。
【００３０】以上の説明に関して更に以下の項を開示す
る。 （１） ウエーハの前面の上に保護酸化物の層を形成す
る段階と、ウエーハの後面にシール酸化物の層を形成す
る段階と、ウエーハの前面および後面の上に窒化物の層
を形成する段階と、ウエーハの後面をホトレジスト層で
被覆する段階と、ウエーハの前面から窒化物の層を剥離
する段階と、ホトレジストの層をウエーハから剥離する
段階と、ウエーハの前面から酸化物の層を剥離する段階
とを含む、ことを特徴とする高速熱処理のために半導体
ウエーハの後面を作成する方法。
る。 （１） ウエーハの前面の上に保護酸化物の層を形成す
る段階と、ウエーハの後面にシール酸化物の層を形成す
る段階と、ウエーハの前面および後面の上に窒化物の層
を形成する段階と、ウエーハの後面をホトレジスト層で
被覆する段階と、ウエーハの前面から窒化物の層を剥離
する段階と、ホトレジストの層をウエーハから剥離する
段階と、ウエーハの前面から酸化物の層を剥離する段階
とを含む、ことを特徴とする高速熱処理のために半導体
ウエーハの後面を作成する方法。
【００３１】（２） 前記ウエーハがエピタキシャル・
ウエーハである、ことを特徴とする第（１）項記載の方
法。
ウエーハである、ことを特徴とする第（１）項記載の方
法。
【００３２】（３） 酸化シリコンの層を前記ウエーハ
の前面および後面の上に置く段階と、窒化物の層を前記
ウエーハの後面および前面の上に形成する段階と、前記
ウエーハの濃度より濃いドープ剤の原子を前記ウエーハ
内に所定の距離に注入する段階と、前記ウエーハの後面
をホトレジストで被覆する段階と、前記前面窒化物の層
を除去する段階と、前記ウエーハから前記前面酸化物を
剥離する段階と、前記ウエーハから前記ホトレジストを
剥離する段階と、前記ウエーハを焼なます段階と、を含
む、ことを特徴とする高速熱処理のための半導体ウエー
ハ後面作成の方法。
の前面および後面の上に置く段階と、窒化物の層を前記
ウエーハの後面および前面の上に形成する段階と、前記
ウエーハの濃度より濃いドープ剤の原子を前記ウエーハ
内に所定の距離に注入する段階と、前記ウエーハの後面
をホトレジストで被覆する段階と、前記前面窒化物の層
を除去する段階と、前記ウエーハから前記前面酸化物を
剥離する段階と、前記ウエーハから前記ホトレジストを
剥離する段階と、前記ウエーハを焼なます段階と、を含
む、ことを特徴とする高速熱処理のための半導体ウエー
ハ後面作成の方法。
【００３３】（４） 前記ウエーハの前面の上に酸化物
を形成する段階と、前記ウエーハの後面の上にケイ酸ボ
スホを形成する段階と、前記ウエーハの後面および前面
の上に窒化物を形成する段階と、前記ウエーハの後面を
ホトレジストで被覆する段階と、前記窒化物を前記前面
からエッチングする段階と、前記ウエーハの前面の上に
ある前記酸化物を剥離する段階と、前記ホトレジストを
前記ウエーハの後面から剥離する段階とを含む、ことを
特徴とする高速熱処理のための半導体バルク・ウエーハ
の後面を作成する方法。
を形成する段階と、前記ウエーハの後面の上にケイ酸ボ
スホを形成する段階と、前記ウエーハの後面および前面
の上に窒化物を形成する段階と、前記ウエーハの後面を
ホトレジストで被覆する段階と、前記窒化物を前記前面
からエッチングする段階と、前記ウエーハの前面の上に
ある前記酸化物を剥離する段階と、前記ホトレジストを
前記ウエーハの後面から剥離する段階とを含む、ことを
特徴とする高速熱処理のための半導体バルク・ウエーハ
の後面を作成する方法。
【００３４】（５） 前記ウエーハの前面および後面の
上に酸化物の層を形成する段階と、前記ウエーハの後面
および前面の上に窒化物を付着する段階と、前記後面を
ホトレジストで被覆する段階と、前記前面窒化物を前記
ウエーハからエッチングして除く段階と、前記前側酸化
物を前記ウエーハからエッチングして除く段階と、前記
ホトレジストを前記ウエーハの後面から剥離する段階と
を含む、ことを特徴とする高速熱処理用の半導体エピタ
キシャル・ウエーハの後面を作成する方法。
上に酸化物の層を形成する段階と、前記ウエーハの後面
および前面の上に窒化物を付着する段階と、前記後面を
ホトレジストで被覆する段階と、前記前面窒化物を前記
ウエーハからエッチングして除く段階と、前記前側酸化
物を前記ウエーハからエッチングして除く段階と、前記
ホトレジストを前記ウエーハの後面から剥離する段階と
を含む、ことを特徴とする高速熱処理用の半導体エピタ
キシャル・ウエーハの後面を作成する方法。
【００３５】（６） 小工場開始材料用の適当なウエー
ハの後面条件を達成するいくつかの工程が提案されてい
る。ここで提案された後面条件は、多重集積高速熱処理
（ＲＴＰ）サイクルに基づく小工場ＣＭＯＳ工程の流れ
に適応される。これらの後面条件は、反復可能ＲＴＰの
一様性および容易な高温較正を保証する。ウエーハの後
面付近の強くドープされた層１４の使用は、特に低圧化
学蒸着シリコンのようなより低温のＲＴＰに基づく工程
についてゼロ赤外線伝送および反復可能なＲＴＰに基づ
く工程の一様性を保証する。２つの後面の層は、ｐ＋外
拡散および後面酸化物電界またはゲート成長を防止する
ために使用される（酸化物（６）ならびに窒化物（１
０））。開示された後面の条件は、ＲＴＰの間に放射率
の変化／ドリフトを防止する。
ハの後面条件を達成するいくつかの工程が提案されてい
る。ここで提案された後面条件は、多重集積高速熱処理
（ＲＴＰ）サイクルに基づく小工場ＣＭＯＳ工程の流れ
に適応される。これらの後面条件は、反復可能ＲＴＰの
一様性および容易な高温較正を保証する。ウエーハの後
面付近の強くドープされた層１４の使用は、特に低圧化
学蒸着シリコンのようなより低温のＲＴＰに基づく工程
についてゼロ赤外線伝送および反復可能なＲＴＰに基づ
く工程の一様性を保証する。２つの後面の層は、ｐ＋外
拡散および後面酸化物電界またはゲート成長を防止する
ために使用される（酸化物（６）ならびに窒化物（１
０））。開示された後面の条件は、ＲＴＰの間に放射率
の変化／ドリフトを防止する。
【図１】本発明の処理段階から作られた構造物の横断面
図である。
図である。
【図２】本発明の処理段階から作られた構造物の横断面
図である。
図である。
【図３】本発明の処理段階から作られた構造物の横断面
図である。
図である。
【図４】本発明の処理段階から作られた構造物の横断面
図である。
図である。
【図５】本発明の処理段階から作られた構造物の横断面
図である。
図である。
【図６】本発明の処理段階から作られた構造物の横断面
図である。
図である。
【図７】木発明の処理段階から作られた構造物の横断面
図である。
図である。
【図８】本発明の処理段階から作られた構造物の横断面
図である。
図である。
【図９】本発明の処理段階から作られた構造物の横断面
図である。
図である。
【図１０】本発明の処理段階から作られた構造物の横断
面図である。
面図である。
【図１１】本発明の処理段階から作られた構造物の横断
面図である。
面図である。
【図１２】本発明の処理段階から作られた構造物の横断
面図である。
面図である。
【図１３】本発明の処理段階から作られた構造物の横断
面図である。
面図である。
【図１４】
Claims (1)
- 【請求項１】 ウエーハの前面の上に保護酸化物の層を
形成する段階と、ウエーハの後面にシール酸化物の層を
形成する段階と、ウエーハの前面および後面の上に窒化
物の層を形成する段階と、ウエーハの後面をホトレジス
ト層で被覆する段階と、ウエーハの前面から前記窒化物
の層を剥離する段階と、前記ホトレジストの層をウエー
ハから剥離する段階と、ウエーハの前面から前記酸化物
の層を剥離する段階とを含む、ことを特徴とする高速熱
処理のための半導体ウエーハの後面処理の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US81565391A | 1991-12-31 | 1991-12-31 | |
| US815653 | 1991-12-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077005A true JPH077005A (ja) | 1995-01-10 |
Family
ID=25218420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5029570A Pending JPH077005A (ja) | 1991-12-31 | 1993-01-04 | 一様かつ反復可能な高速熱処理用の半導体ウエーハの調節 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5296385A (ja) |
| EP (1) | EP0549995A3 (ja) |
| JP (1) | JPH077005A (ja) |
| KR (1) | KR940022738A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6547473B2 (en) | 2000-08-18 | 2003-04-15 | Fujitsu Limited | Fastening device for conveying cart |
| KR100842674B1 (ko) * | 2006-12-20 | 2008-06-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3033412B2 (ja) * | 1993-11-26 | 2000-04-17 | 株式会社デンソー | 半導体装置の製造方法 |
| US6334929B1 (en) * | 1994-07-29 | 2002-01-01 | Motorola, Inc. | Plasma processing method |
| US5656510A (en) * | 1994-11-22 | 1997-08-12 | Lucent Technologies Inc. | Method for manufacturing gate oxide capacitors including wafer backside dielectric and implantation electron flood gun current control |
| US5830277A (en) * | 1995-05-26 | 1998-11-03 | Mattson Technology, Inc. | Thermal processing system with supplemental resistive heater and shielded optical pyrometry |
| JP3498431B2 (ja) * | 1995-07-04 | 2004-02-16 | 株式会社デンソー | 半導体装置の製造方法 |
| US6002109A (en) * | 1995-07-10 | 1999-12-14 | Mattson Technology, Inc. | System and method for thermal processing of a semiconductor substrate |
| EP0798765A3 (en) * | 1996-03-28 | 1998-08-05 | Shin-Etsu Handotai Company Limited | Method of manufacturing a semiconductor wafer comprising a dopant evaporation preventive film on one main surface and an epitaxial layer on the other main surface |
| JP3491463B2 (ja) * | 1996-08-19 | 2004-01-26 | 信越半導体株式会社 | シリコン鏡面ウェーハの製造方法およびシリコンウェーハの加工装置 |
| JP3454033B2 (ja) * | 1996-08-19 | 2003-10-06 | 信越半導体株式会社 | シリコンウェーハおよびその製造方法 |
| US6017828A (en) * | 1997-05-21 | 2000-01-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for preventing backside polysilicon peeling in a 4T+2R SRAM process |
| US6284633B1 (en) * | 1997-11-24 | 2001-09-04 | Motorola Inc. | Method for forming a tensile plasma enhanced nitride capping layer over a gate electrode |
| JP3754234B2 (ja) | 1998-04-28 | 2006-03-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ゲート構造側壁の酸化膜の形成方法 |
| DE19915078A1 (de) * | 1999-04-01 | 2000-10-12 | Siemens Ag | Verfahren zur Prozessierung einer monokristallinen Halbleiterscheibe und teilweise prozessierte Halbleiterscheibe |
| US6245692B1 (en) * | 1999-11-23 | 2001-06-12 | Agere Systems Guardian Corp. | Method to selectively heat semiconductor wafers |
| US6358821B1 (en) | 2000-07-19 | 2002-03-19 | Chartered Semiconductor Manufacturing Inc. | Method of copper transport prevention by a sputtered gettering layer on backside of wafer |
| US6689668B1 (en) * | 2000-08-31 | 2004-02-10 | Samsung Austin Semiconductor, L.P. | Methods to improve density and uniformity of hemispherical grain silicon layers |
| US6403455B1 (en) | 2000-08-31 | 2002-06-11 | Samsung Austin Semiconductor, L.P. | Methods of fabricating a memory device |
| US7037733B2 (en) * | 2001-10-30 | 2006-05-02 | Matsushita Electric Industrial Co., Ltd. | Method for measuring temperature, annealing method and method for fabricating semiconductor device |
| US6670283B2 (en) | 2001-11-20 | 2003-12-30 | International Business Machines Corporation | Backside protection films |
| SG114574A1 (en) * | 2002-09-25 | 2005-09-28 | Siltronic Singapore Pte Ltd | Two layer lto backside seal for a wafer |
| US7060622B2 (en) * | 2002-09-27 | 2006-06-13 | Oki Electric Industry Co., Ltd. | Method of forming dummy wafer |
| KR100514172B1 (ko) * | 2004-01-19 | 2005-09-09 | 삼성전자주식회사 | 반도체 소자 형성방법 |
| US7205216B2 (en) * | 2004-07-29 | 2007-04-17 | International Business Machines Corporation | Modification of electrical properties for semiconductor wafers |
| FR2880471B1 (fr) * | 2004-12-31 | 2007-03-09 | Altis Semiconductor Snc | Procede de nettoyage d'un semiconducteur |
| WO2006082467A1 (en) * | 2005-02-01 | 2006-08-10 | S.O.I.Tec Silicon On Insulator Technologies | Substrate for crystal growing a nitride semiconductor |
| FR2914488B1 (fr) * | 2007-03-30 | 2010-08-27 | Soitec Silicon On Insulator | Substrat chauffage dope |
| JP5037241B2 (ja) * | 2007-07-04 | 2012-09-26 | スパンション エルエルシー | 半導体装置の製造方法及び半導体装置の製造装置 |
| FR2921749B1 (fr) * | 2007-09-27 | 2014-08-29 | Soitec Silicon On Insulator | Procede de fabrication d'une structure comprenant un substrat et une couche deposee sur l'une de ses faces. |
| KR101102771B1 (ko) * | 2008-12-24 | 2012-01-05 | 매그나칩 반도체 유한회사 | 에피텍셜 웨이퍼 및 그 제조방법 |
| US8232114B2 (en) * | 2009-01-27 | 2012-07-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | RTP spike annealing for semiconductor substrate dopant activation |
| US8404572B2 (en) | 2009-02-13 | 2013-03-26 | Taiwan Semiconductor Manufacturing Co., Ltd | Multi-zone temperature control for semiconductor wafer |
| CN102130036B (zh) * | 2010-01-12 | 2013-06-19 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构制作方法 |
| US8486814B2 (en) * | 2011-07-21 | 2013-07-16 | International Business Machines Corporation | Wafer backside defectivity clean-up utilizing selective removal of substrate material |
| CN102522334A (zh) * | 2011-12-15 | 2012-06-27 | 天津中环领先材料技术有限公司 | 采用高温氧化制程制备igbt用单晶硅晶圆背封材料的工艺 |
| CN103523738B (zh) | 2012-07-06 | 2016-07-06 | 无锡华润上华半导体有限公司 | 微机电系统薄片及其制备方法 |
| EP3514700A1 (en) | 2013-02-20 | 2019-07-24 | Hartford Steam Boiler Inspection and Insurance Company | Dynamic outlier bias reduction system and method |
| CN104282549B (zh) * | 2013-07-03 | 2018-12-04 | 无锡华润上华科技有限公司 | 一种背面结构的保护方法 |
| US9275868B2 (en) | 2013-07-19 | 2016-03-01 | Globalfoundries Inc. | Uniform roughness on backside of a wafer |
| US9153473B2 (en) * | 2013-09-20 | 2015-10-06 | Globalfoundries Singapore Pte. Ltd. | Wafer processing |
| US9129910B2 (en) | 2013-09-20 | 2015-09-08 | Globalfoundries Singapore Pte. Ltd. | Wafer processing |
| US9330988B1 (en) | 2014-12-23 | 2016-05-03 | International Business Machines Corporation | Method of fine-tuning process controls during integrated circuit chip manufacturing based on substrate backside roughness |
| CN106158776A (zh) * | 2015-04-17 | 2016-11-23 | 上海申和热磁电子有限公司 | 用于硅片的无去边复合背封层结构及其制造方法 |
| JP6971229B2 (ja) | 2015-11-09 | 2021-11-24 | アプライド マテリアルズ インコーポレイテッドApplied Materials, Incorporated | 底部処理 |
| US11205575B2 (en) * | 2019-04-24 | 2021-12-21 | Texas Instruments Incorporated | Method for stripping one or more layers from a semiconductor wafer |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688322A (en) * | 1979-12-20 | 1981-07-17 | Sony Corp | Processing method for semiconductor substrate |
| JPS5812331A (ja) * | 1981-07-16 | 1983-01-24 | Nec Corp | 半導体装置の製造方法 |
| US4662956A (en) * | 1985-04-01 | 1987-05-05 | Motorola, Inc. | Method for prevention of autodoping of epitaxial layers |
| JPS6224631A (ja) * | 1985-07-25 | 1987-02-02 | Sony Corp | 半導体装置の製造方法 |
| US4687682A (en) * | 1986-05-02 | 1987-08-18 | American Telephone And Telegraph Company, At&T Technologies, Inc. | Back sealing of silicon wafers |
| US4913929A (en) * | 1987-04-21 | 1990-04-03 | The Board Of Trustees Of The Leland Stanford Junior University | Thermal/microwave remote plasma multiprocessing reactor and method of use |
| US4876211A (en) * | 1988-08-09 | 1989-10-24 | Hughes Aircraft Company | Method for fabricating varactor diodes using ion implanation |
| US4891499A (en) * | 1988-09-09 | 1990-01-02 | Texas Instruments Incorporated | Method and apparatus for real-time wafer temperature uniformity control and slip-free heating in lamp heated single-wafer rapid thermal processing systems |
| US4956538A (en) * | 1988-09-09 | 1990-09-11 | Texas Instruments, Incorporated | Method and apparatus for real-time wafer temperature measurement using infrared pyrometry in advanced lamp-heated rapid thermal processors |
-
1992
- 1992-03-03 US US07/845,118 patent/US5296385A/en not_active Expired - Lifetime
- 1992-12-22 EP EP19920121778 patent/EP0549995A3/en not_active Withdrawn
-
1993
- 1993-01-04 JP JP5029570A patent/JPH077005A/ja active Pending
- 1993-03-02 KR KR1019930002947A patent/KR940022738A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6547473B2 (en) | 2000-08-18 | 2003-04-15 | Fujitsu Limited | Fastening device for conveying cart |
| KR100842674B1 (ko) * | 2006-12-20 | 2008-06-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5296385A (en) | 1994-03-22 |
| EP0549995A3 (en) | 1993-07-28 |
| EP0549995A2 (en) | 1993-07-07 |
| KR940022738A (ko) | 1994-10-21 |
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