JP3110857B2 - ＴｉＮ▲ｘ▼層を含む製品の作製方法 - Google Patents
ＴｉＮ▲ｘ▼層を含む製品の作製方法Info
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- Computer Hardware Design (AREA)
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- Chemical Vapour Deposition (AREA)
Description
【０００１】本発明は III−Ｖ族を基礎とした電子及び
光−電子半導体デバイスを含む半導体デバイスの作製方
法に係る。より具体的には、半導体表面上にＴiＮx層を
形成することを含むそのような方法に係る。
光−電子半導体デバイスを含む半導体デバイスの作製方
法に係る。より具体的には、半導体表面上にＴiＮx層を
形成することを含むそのような方法に係る。
【０００２】本発明の背景 チタン窒化物（ＴiＮx、ｘ〜１）薄膜は半導体デバイス
作製に使用できるような特性をもつ、そのような特性の
中には、ダイヤモンドに近い硬さ、高融点（約３０００
℃）、多くの化学物質及び溶媒に対する耐性及び良好な
導電性がある。ＴiＮx薄膜はＳｉを基礎としたデバイス
中の拡散障壁（典型的な場合、Ｓｉ基板に隣接したＴｉ
−シリサイド層及びＷオーム性接触間）として用いられ
る。ＴｉＮx薄膜はまた、ＧａＡｓ／ＡｌＧａＡｓ ＨＥ
ＭＴデバイス中の多層ゲートメタライゼーション及びＧ
ａＡｓデバイス技術におけるオーム性メタライゼーショ
ン方式でも用いられる。
作製に使用できるような特性をもつ、そのような特性の
中には、ダイヤモンドに近い硬さ、高融点（約３０００
℃）、多くの化学物質及び溶媒に対する耐性及び良好な
導電性がある。ＴiＮx薄膜はＳｉを基礎としたデバイス
中の拡散障壁（典型的な場合、Ｓｉ基板に隣接したＴｉ
−シリサイド層及びＷオーム性接触間）として用いられ
る。ＴｉＮx薄膜はまた、ＧａＡｓ／ＡｌＧａＡｓ ＨＥ
ＭＴデバイス中の多層ゲートメタライゼーション及びＧ
ａＡｓデバイス技術におけるオーム性メタライゼーショ
ン方式でも用いられる。
【０００３】従来技術のＴｉＮx薄膜はＡｒ−Ｎ2雰囲気
中でのＴｉの反応性スパッタリング、Ｎ2 の存在下での
Ｔｉの蒸着（それに続く７００−９００℃の不活性ガス
アニール） 及び９００℃におけるＮＨ3によるＴiＳｉ2
層の還元により堆積させてきた。化学気相堆積（ＣＶ
Ｄ）技術もまたこれまでＴiＮxを堆積させるために用い
られてきた。用いられたＣＶＤ技術は、大気圧ＣＶＤ
（ＡＰＣＶＤ）及び低圧ＣＶＤ（ＬＰＣＶＤ）であっ
た。ジェイ・クライン（Ｊ．Ｋlein）ら、プロシーディ
ングズ・オブ・ザ・第６回インターナショナル・アイイ
ーイーイー・ＶＬＳＩマルチレベル・インターコネクシ
ョン・コンファレンス（Ｐroceedings of the ６thＩnt
ernational ＩＥＥＥ ＶＬＳＩ Ｍultilevel Ｉntercon
nection Ｃonference）、４９４頁（１９８９）及びエイ
・シャーマン（Ａ．Ｓherman）による同じ文献の４９７
頁を参照のこと。
中でのＴｉの反応性スパッタリング、Ｎ2 の存在下での
Ｔｉの蒸着（それに続く７００−９００℃の不活性ガス
アニール） 及び９００℃におけるＮＨ3によるＴiＳｉ2
層の還元により堆積させてきた。化学気相堆積（ＣＶ
Ｄ）技術もまたこれまでＴiＮxを堆積させるために用い
られてきた。用いられたＣＶＤ技術は、大気圧ＣＶＤ
（ＡＰＣＶＤ）及び低圧ＣＶＤ（ＬＰＣＶＤ）であっ
た。ジェイ・クライン（Ｊ．Ｋlein）ら、プロシーディ
ングズ・オブ・ザ・第６回インターナショナル・アイイ
ーイーイー・ＶＬＳＩマルチレベル・インターコネクシ
ョン・コンファレンス（Ｐroceedings of the ６thＩnt
ernational ＩＥＥＥ ＶＬＳＩ Ｍultilevel Ｉntercon
nection Ｃonference）、４９４頁（１９８９）及びエイ
・シャーマン（Ａ．Ｓherman）による同じ文献の４９７
頁を参照のこと。
【０００４】ＴiＮx薄膜のＣＶＤはＳｉを基礎としたデ
バイスには適用できるが、 III−Ｖ族を基礎としたデバ
イスのプロセス中における表面劣化の感度のために、III
−Ｖ族化合物半導体技術と関連づけることに、特に興味
がもたれる。ＴiＮx薄膜は典型的な場合、０.１−０.３
Ｔｏｒｒの圧力において４５０−７００℃でＴiＣｌ4及
びＮＨ3を反応させることにより堆積させ、典型的な場
合、炭素又はＯ2の両方又は一方を本質的な量含む。
バイスには適用できるが、 III−Ｖ族を基礎としたデバ
イスのプロセス中における表面劣化の感度のために、III
−Ｖ族化合物半導体技術と関連づけることに、特に興味
がもたれる。ＴiＮx薄膜は典型的な場合、０.１−０.３
Ｔｏｒｒの圧力において４５０−７００℃でＴiＣｌ4及
びＮＨ3を反応させることにより堆積させ、典型的な場
合、炭素又はＯ2の両方又は一方を本質的な量含む。
【０００５】最近、アール・エム・フィクス（Ｒ．Ｍ．
Ｆｉｘ）らは、（プロシーディングズ・オブ・ザ・マテ
リアルズ・リサーチ・ソサイアティ・フォール・シンポ
ジウム（Ｐroceedings of the Ｍaterials Ｒesearch
Ｓociety Ｆall Ｓymposium）、ボストン、マサチュー
セッツ、１９８９）及びケミカル・アンド・マテリアル
ズ（Ｃhemical and Ｍaterials）、第２（３）巻、２３
５頁、１９９０）に、特に有機金属ＣＶＤ（ＭＯＣＶ
Ｄ）を用いて、Ｓｉ、ガラス状炭素、ガラス、ステンレ
ススチール及びプラスチック基板上に、２００℃におけ
るＡＰＣＶＤによりＴiＮxを堆積させたことを報告し
た。
Ｆｉｘ）らは、（プロシーディングズ・オブ・ザ・マテ
リアルズ・リサーチ・ソサイアティ・フォール・シンポ
ジウム（Ｐroceedings of the Ｍaterials Ｒesearch
Ｓociety Ｆall Ｓymposium）、ボストン、マサチュー
セッツ、１９８９）及びケミカル・アンド・マテリアル
ズ（Ｃhemical and Ｍaterials）、第２（３）巻、２３
５頁、１９９０）に、特に有機金属ＣＶＤ（ＭＯＣＶ
Ｄ）を用いて、Ｓｉ、ガラス状炭素、ガラス、ステンレ
ススチール及びプラスチック基板上に、２００℃におけ
るＡＰＣＶＤによりＴiＮxを堆積させたことを報告し
た。
【０００６】ＴｉＮx堆積の従来技術では、“全面的な”
堆積、すなわち基板の（適切な方向を向いた）露出した
部分の全体への堆積が起こる。従って、従来技術のＴi
Ｎx層はそれらの堆積に続いてパターン形成される。プ
ロセスが簡単で価格が下がることを含む理由のため、半
導体基体上にＴｉＮx を選択的に堆積させられる技術を
実現することは非常に望ましい。もしそのような技術が
高温（たとえば＞５００℃）工程を含まず、表面に損傷
を与え得るエネルギー粒子に半導体基体を露出しないな
ら、特に望ましい。本明細書はそのような方法を明らか
にする。
堆積、すなわち基板の（適切な方向を向いた）露出した
部分の全体への堆積が起こる。従って、従来技術のＴi
Ｎx層はそれらの堆積に続いてパターン形成される。プ
ロセスが簡単で価格が下がることを含む理由のため、半
導体基体上にＴｉＮx を選択的に堆積させられる技術を
実現することは非常に望ましい。もしそのような技術が
高温（たとえば＞５００℃）工程を含まず、表面に損傷
を与え得るエネルギー粒子に半導体基体を露出しないな
ら、特に望ましい。本明細書はそのような方法を明らか
にする。
【０００７】本発明の要旨 本発明は特許請求の範囲によって規定される。広義に
は、パターン形成されたＴiＮx層を含む半導体デバイス
を含む製品の作製法である。好ましいデバイスにおい
て、Ｔｉ／Ｎ比は約１、典型的な場合約０．９−１．１
の範囲である。ここでは“ＴｉＮx”はＴｉＮxに加え、
不可避にあるいは偶然に存在する不純物（たとえば炭
素）を含む材料及び酸素を含む材料だけでなく、意図的
に導入したドーパント（たとえばＺｎ又はＳｉ）を含む
材料も意味する。本発明の好ましい実施例において、層
は少なくとも５５モルパーセントのＴｉＮxを含む。
は、パターン形成されたＴiＮx層を含む半導体デバイス
を含む製品の作製法である。好ましいデバイスにおい
て、Ｔｉ／Ｎ比は約１、典型的な場合約０．９−１．１
の範囲である。ここでは“ＴｉＮx”はＴｉＮxに加え、
不可避にあるいは偶然に存在する不純物（たとえば炭
素）を含む材料及び酸素を含む材料だけでなく、意図的
に導入したドーパント（たとえばＺｎ又はＳｉ）を含む
材料も意味する。本発明の好ましい実施例において、層
は少なくとも５５モルパーセントのＴｉＮxを含む。
【０００８】より具体的には、本発明の方法は主表面を
有する III−Ｖ族化合物半導体基体の準備、表面のあら
かじめ決められた部分が第１の材料層で被覆されないよ
うに、表面上にパターン形成された第１の材料層（たと
えばＳｉＯ2）を形成する工程、表面をＴｉ及びＮを含
む有機気体プリカーサ（たとえばＤＭＡＴｉとよばれる
ジメチルアミドチタン）を含む雰囲気に接触させる工程
を含む。方法は更に、半導体基体の少なくとも一部を２
５０−５００℃の範囲の温度（好ましくは４７５℃以
下）に短時間（３００秒以下）、好ましくは１８０秒を
越えない時間（好ましくは少なくとも１０秒）加熱する
ことを含む。雰囲気、温度及び加熱時間は、ＴiＮxが表
面のあらかじめ決められた部分上にのみ堆積するよう
に、かつ本質的にＴiＮxが第１の材料層上に堆積しない
ように選択できることを発見した。本発明の好ましい実
施例はＣｌを含まない化学を含み、従ってＩｎＰ及び他
の III−Ｖ族化合物半導体とともにＣｌを含むプリカー
サを使用する従来技術に付随した難点がない。しかし、
本発明に従って生成されるＴｉＮx 薄膜はたとえばＦを
含むＲＦプラズマ中で、容易にドライエッチできる。
有する III−Ｖ族化合物半導体基体の準備、表面のあら
かじめ決められた部分が第１の材料層で被覆されないよ
うに、表面上にパターン形成された第１の材料層（たと
えばＳｉＯ2）を形成する工程、表面をＴｉ及びＮを含
む有機気体プリカーサ（たとえばＤＭＡＴｉとよばれる
ジメチルアミドチタン）を含む雰囲気に接触させる工程
を含む。方法は更に、半導体基体の少なくとも一部を２
５０−５００℃の範囲の温度（好ましくは４７５℃以
下）に短時間（３００秒以下）、好ましくは１８０秒を
越えない時間（好ましくは少なくとも１０秒）加熱する
ことを含む。雰囲気、温度及び加熱時間は、ＴiＮxが表
面のあらかじめ決められた部分上にのみ堆積するよう
に、かつ本質的にＴiＮxが第１の材料層上に堆積しない
ように選択できることを発見した。本発明の好ましい実
施例はＣｌを含まない化学を含み、従ってＩｎＰ及び他
の III−Ｖ族化合物半導体とともにＣｌを含むプリカー
サを使用する従来技術に付随した難点がない。しかし、
本発明に従って生成されるＴｉＮx 薄膜はたとえばＦを
含むＲＦプラズマ中で、容易にドライエッチできる。
【０００９】更に、典型的な場合パターン形成されたＴ
iＮx層の堆積後に行なえる工程を含むプロセス工程が考
えられる。たとえば、３００−５５０℃の範囲の温度で
Ｎ2（あるいは他の適当な雰囲気）下で行なわれるＲＴ
Ｐ（急速熱プロセス）シンタ工程がそれらに含まれる。
他のプロセス工程の例は、メタライゼーション、フォト
リソグラフィ、エッチング、ダイシング、封入、試験及
びパッケージ工程である。必要に応じて、本方法はＴｉ
Ｎx 堆積前に（たとえばＴＢＰとよばれる第三ブチルホ
スフィンを含む）、保護雰囲気に半導体基体を加熱する
ことを含むプレ浄化工程を含む。
iＮx層の堆積後に行なえる工程を含むプロセス工程が考
えられる。たとえば、３００−５５０℃の範囲の温度で
Ｎ2（あるいは他の適当な雰囲気）下で行なわれるＲＴ
Ｐ（急速熱プロセス）シンタ工程がそれらに含まれる。
他のプロセス工程の例は、メタライゼーション、フォト
リソグラフィ、エッチング、ダイシング、封入、試験及
びパッケージ工程である。必要に応じて、本方法はＴｉ
Ｎx 堆積前に（たとえばＴＢＰとよばれる第三ブチルホ
スフィンを含む）、保護雰囲気に半導体基体を加熱する
ことを含むプレ浄化工程を含む。
【００１０】いくつかの好ましい実施例の詳細な記述 図１は作製工程の中間段階における本発明に従う製品１
０の例の一部分を概略的に示す。たとえば、完成した製
品はＩＣチップ又は半導体レーザのような光−電子デバ
イスである。数字１１は III−Ｖ半導体基体（たとえ
ば、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＧａＰ、それぞれＡ
ｌＧａＡｓ及びＩｎＧａＡｓＰのような関連した三元及
び四元材料）をさし、数字１２はパターン形成された第
１の材料（典型的な場合、ＳｉＯ2 又はシリコン窒化物
であるが、他の適当な無機絶縁材料を除外しない）をさ
し、数字１３はパターン形成されたＴｉＮx 層をさす。
部分１３は図示されているものか、１ないし複数の層
（たとえばＰｔ）の堆積を含む多層接触の一部であり、
電気的接触として働かせることができる。
０の例の一部分を概略的に示す。たとえば、完成した製
品はＩＣチップ又は半導体レーザのような光−電子デバ
イスである。数字１１は III−Ｖ半導体基体（たとえ
ば、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＧａＰ、それぞれＡ
ｌＧａＡｓ及びＩｎＧａＡｓＰのような関連した三元及
び四元材料）をさし、数字１２はパターン形成された第
１の材料（典型的な場合、ＳｉＯ2 又はシリコン窒化物
であるが、他の適当な無機絶縁材料を除外しない）をさ
し、数字１３はパターン形成されたＴｉＮx 層をさす。
部分１３は図示されているものか、１ないし複数の層
（たとえばＰｔ）の堆積を含む多層接触の一部であり、
電気的接触として働かせることができる。
【００１１】本発明は与えられた半導体基体をあらかじ
め決められた圧力における適当な雰囲気に接触させるこ
とができ、基体をあらかじめ決められた温度に急速に加
熱できる装置中で実施すると有利である。条件は基体が
あらかじめ決められた温度に置かれた時間中のみ、適切
な速度で所望の化学反応（たとえばＴｉＮx の堆積）が
起こるように選択される。そのような装置は“急速加
熱”（ＲＴ）堆積装置とよぶことにする。もし用いる堆
積方法がＭＯＣＶＤなら、装置はＲＴ−ＭＯＣＶＤ装置
とよぶことにする。簡単にするために、以下の議論のほ
とんどでは、ＩｎＰ上へのＴｉＮx の堆積を例にして述
べる。他の III−Ｖ族半導体上への堆積に適用できる条
件は、ＩｎＰに対して適用されるものと同様である。た
とえば、任意の適当なＲＴ−ＭＯＣＶＤ反応容器中で任
意の III−Ｖ族半導体上にＴiＮxを堆積させるのに適し
た条件を決めるためには、せいぜいわずかな実験が必要
なだけであろう。
め決められた圧力における適当な雰囲気に接触させるこ
とができ、基体をあらかじめ決められた温度に急速に加
熱できる装置中で実施すると有利である。条件は基体が
あらかじめ決められた温度に置かれた時間中のみ、適切
な速度で所望の化学反応（たとえばＴｉＮx の堆積）が
起こるように選択される。そのような装置は“急速加
熱”（ＲＴ）堆積装置とよぶことにする。もし用いる堆
積方法がＭＯＣＶＤなら、装置はＲＴ−ＭＯＣＶＤ装置
とよぶことにする。簡単にするために、以下の議論のほ
とんどでは、ＩｎＰ上へのＴｉＮx の堆積を例にして述
べる。他の III−Ｖ族半導体上への堆積に適用できる条
件は、ＩｎＰに対して適用されるものと同様である。た
とえば、任意の適当なＲＴ−ＭＯＣＶＤ反応容器中で任
意の III−Ｖ族半導体上にＴiＮxを堆積させるのに適し
た条件を決めるためには、せいぜいわずかな実験が必要
なだけであろう。
【００１２】用いたＴｉ及びＮを含む有機金属プリカー
サはＤＭＡＴｉ（アメリカンシアナミドから市販され、
分子式は［（ＣＨ3）2Ｎ］4Ｔｉで、分子量２２４.２、
沸点５０℃）であるが、他のＴｉ及びＮを含む有機金属
（たとえばジエチルアミドチタン）も本発明を実施する
のに有用であると期待される。しかし、典型的な場合、
最適条件とは幾分異なる。
サはＤＭＡＴｉ（アメリカンシアナミドから市販され、
分子式は［（ＣＨ3）2Ｎ］4Ｔｉで、分子量２２４.２、
沸点５０℃）であるが、他のＴｉ及びＮを含む有機金属
（たとえばジエチルアミドチタン）も本発明を実施する
のに有用であると期待される。しかし、典型的な場合、
最適条件とは幾分異なる。
【００１３】用いるＲＴ−ＭＯＣＶＤ反応容器は、半導
体ウエハを所望のプロセス温度に急速に加熱し、所望の
温度差の９０％は典型的な場合５秒以内で到達できる２
セット（上部及び下部）の高パワーハロゲン−タングス
テンランプを含む。超高純度Ｈ2をキャリヤガスに用い
たが、他のガス（たとえばＮ2又はＡｒ）も用いること
ができる。Ｈ2／ＤＭＡＴiガス流比は、典型的な場合
２：１−１５：１の範囲であった。
体ウエハを所望のプロセス温度に急速に加熱し、所望の
温度差の９０％は典型的な場合５秒以内で到達できる２
セット（上部及び下部）の高パワーハロゲン−タングス
テンランプを含む。超高純度Ｈ2をキャリヤガスに用い
たが、他のガス（たとえばＮ2又はＡｒ）も用いること
ができる。Ｈ2／ＤＭＡＴiガス流比は、典型的な場合
２：１−１５：１の範囲であった。
【００１４】図２は温度（数字２０）、全容器圧２１及
びマスフローコントローラ（ＭＦＣ）条件（ＤＭＡＴｉ
＋Ｈ2 には２２、フラッシュガスＭＦＣには２３）の典
型的な堆積周期のプロットを示す。ＤＭＡＴｉ及びフラ
ッシュガスＭＦＣはそれぞれ５００ｓｃｃ／分及び５０
００ｓｃｃ／分の最大流量を持つ。
びマスフローコントローラ（ＭＦＣ）条件（ＤＭＡＴｉ
＋Ｈ2 には２２、フラッシュガスＭＦＣには２３）の典
型的な堆積周期のプロットを示す。ＤＭＡＴｉ及びフラ
ッシュガスＭＦＣはそれぞれ５００ｓｃｃ／分及び５０
００ｓｃｃ／分の最大流量を持つ。
【００１５】半導体試料（たとえばＩｎＰウエハ）を反
応容器中に導入し、プリカーサガスを容器中に加える前
に、容器を約５×１０-6Ｔｏｒｒまで減圧した。その
後、ＤＭＡＴｉ＋Ｈ2 混合体（５０：４５０ｓｃｃ／
分）が注入され、加熱ランプをオンする前に、圧力を安
定化させた。ランプを消すと同時に、ＤＭＡＴｉ＋Ｈ2
ＭＦＣを閉じ、フラッシュガス（Ｈ2又はＮ2）ＭＦＣを
開いた。バブラから反応容器までガス状ＤＭＡＴｉを輸
送するのに用いた管は、４０−８０℃の範囲の温度に加
熱した。
応容器中に導入し、プリカーサガスを容器中に加える前
に、容器を約５×１０-6Ｔｏｒｒまで減圧した。その
後、ＤＭＡＴｉ＋Ｈ2 混合体（５０：４５０ｓｃｃ／
分）が注入され、加熱ランプをオンする前に、圧力を安
定化させた。ランプを消すと同時に、ＤＭＡＴｉ＋Ｈ2
ＭＦＣを閉じ、フラッシュガス（Ｈ2又はＮ2）ＭＦＣを
開いた。バブラから反応容器までガス状ＤＭＡＴｉを輸
送するのに用いた管は、４０−８０℃の範囲の温度に加
熱した。
【００１６】ＴｉＮx 薄膜を以下のように選択的に堆積
させた。半絶縁性５０ｍｍ径のＩｎＰ基板上に、ＭＯＣ
ＶＤによりｐ−Ｉｎ0.53Ｇａ0.47Ａｓの０．５μｍ層を
成長させ、続いてＡｒ及びＯ2中の２％ＳｉＨ4を用いた
ＲＴ−ＬＰＣＶＤにより、ＳｉＯ2の０.３μｍ層を成長
させた。通常のフォトリソグラフィ及び湿式エッチング
により、ＳiＯ2層は各種寸法の半導体表面が露出される
ようにパターン形成された。パターン形成が完了した
後、試料を再び反応容器中にセットし、本質的に上で述
べたように、０.３μｍのＴｉＮx薄膜を堆積させた。例
えば、圧力は１０−２５Ｔｏｒｒの範囲で、温度は４２
０℃であった。これらの条件下で、堆積は高い選択性を
もち、本質的にＴｉＮxはＳｉＯ2上に堆積しなかった。
させた。半絶縁性５０ｍｍ径のＩｎＰ基板上に、ＭＯＣ
ＶＤによりｐ−Ｉｎ0.53Ｇａ0.47Ａｓの０．５μｍ層を
成長させ、続いてＡｒ及びＯ2中の２％ＳｉＨ4を用いた
ＲＴ−ＬＰＣＶＤにより、ＳｉＯ2の０.３μｍ層を成長
させた。通常のフォトリソグラフィ及び湿式エッチング
により、ＳiＯ2層は各種寸法の半導体表面が露出される
ようにパターン形成された。パターン形成が完了した
後、試料を再び反応容器中にセットし、本質的に上で述
べたように、０.３μｍのＴｉＮx薄膜を堆積させた。例
えば、圧力は１０−２５Ｔｏｒｒの範囲で、温度は４２
０℃であった。これらの条件下で、堆積は高い選択性を
もち、本質的にＴｉＮxはＳｉＯ2上に堆積しなかった。
【００１７】本発明のプロセスでは選択的な堆積が行な
われただけでなく、本発明に従って生成されたＴｉＮx
薄膜は、典型的な場合、たとえ１以上のアスペクト比を
もつ非常に小さい（たとえば６０×６０ｎｍ）パターン
でも、優れた段差被覆を示す。本発明に従うＴｉＮx 薄
膜は特に非常に小さい径をもつ開孔を含むメタライゼー
ション方式の一部として望ましく、そのような薄膜の優
れた段差被覆は、本発明の方法の顕著な利点である。
われただけでなく、本発明に従って生成されたＴｉＮx
薄膜は、典型的な場合、たとえ１以上のアスペクト比を
もつ非常に小さい（たとえば６０×６０ｎｍ）パターン
でも、優れた段差被覆を示す。本発明に従うＴｉＮx 薄
膜は特に非常に小さい径をもつ開孔を含むメタライゼー
ション方式の一部として望ましく、そのような薄膜の優
れた段差被覆は、本発明の方法の顕著な利点である。
【００１８】本発明の好ましい実施例は、少量のＮＨ3を
含む雰囲気の使用を含む。たとえば、ＤＭＡＴｉ／ＮＨ
3比は５：１ないし１５：１の範囲である。ＮＨ3を加え
ると、典型的な場合、堆積したＴｉＮx中のＣの量が減
少する。しかし、ＮＨ3はこの効果をもつ唯一の添加物
ではなく、ＴｉＮx 薄膜のＣ又は酸素含有量を下げる他
の添加物が考えられる。
含む雰囲気の使用を含む。たとえば、ＤＭＡＴｉ／ＮＨ
3比は５：１ないし１５：１の範囲である。ＮＨ3を加え
ると、典型的な場合、堆積したＴｉＮx中のＣの量が減
少する。しかし、ＮＨ3はこの効果をもつ唯一の添加物
ではなく、ＴｉＮx 薄膜のＣ又は酸素含有量を下げる他
の添加物が考えられる。
【００１９】必要ならば、雰囲気はジメチル亜鉛、ジエ
チル亜鉛、トリメチルガリウム又はトリメチルアルミニ
ウムのようなドーパントプリカーサを含む。ドープした
ＴｉＮx薄膜を有する半導体基体のその後のプロセスに
は、ＴｉＮxから下の半導体材料中へドーパント原子を
拡散させ、ドープされたあるいはより高濃度にドープさ
れた半導体材料を生じるように設計された熱処理が含ま
れる。望ましくは、この熱処理は５００℃以下の温度の
ＲＴＰを含む。必要に応じて行なう堆積後の熱処理は、
その上にドープＴｉＮx 薄膜を有する基体に限定され
ず、保護（たとえばＴＢＰ又は適当なＶ族元素を含む他
の材料）雰囲気中又は不活性雰囲気（たとえばＮ2）中
での堆積後シンタＲＴＰ（５５０℃以下の温度、６００
秒以下の時間）が考えられる。
チル亜鉛、トリメチルガリウム又はトリメチルアルミニ
ウムのようなドーパントプリカーサを含む。ドープした
ＴｉＮx薄膜を有する半導体基体のその後のプロセスに
は、ＴｉＮxから下の半導体材料中へドーパント原子を
拡散させ、ドープされたあるいはより高濃度にドープさ
れた半導体材料を生じるように設計された熱処理が含ま
れる。望ましくは、この熱処理は５００℃以下の温度の
ＲＴＰを含む。必要に応じて行なう堆積後の熱処理は、
その上にドープＴｉＮx 薄膜を有する基体に限定され
ず、保護（たとえばＴＢＰ又は適当なＶ族元素を含む他
の材料）雰囲気中又は不活性雰囲気（たとえばＮ2）中
での堆積後シンタＲＴＰ（５５０℃以下の温度、６００
秒以下の時間）が考えられる。
【００２０】図３は［４２０℃の堆積温度、特に市販の
反応容器（エイ・ジー・アソシエーツＣＶＤ８０
０(TM)）中のＤＭＡＴｉバブラ温度８０℃の場合につい
ての］ＩｎＰ基板上にＴｉＮx 堆積を生じる全圧及び堆
積時間条件を要約したもので、黒くした三角領域が好ま
しい結果を生じた。この領域中の薄膜は均一で連続した
構造と０．９−１．１の範囲のＴｉ／Ｎ比を有し、炭素
及び酸素濃度はそれぞれ３５％及び８％以下で、内部圧
縮応力応力は１．５×１０10 ｄｙｎ／ｃｍ2以下、ＥＣ
Ｒ／ＲＦ反応容器中でのＳＦ6 を用いたドライエッチン
グ速度は７−１０ｎｍ／分であった。当業者はこれらの
結果は少なくともある程度装置依存性をもつことを認識
するであろう。従って、ある種のわずかな日常的な実験
によって、与えられた装置に対する最適パラメータを確
立することが、典型的な場合必要となるであろう。
反応容器（エイ・ジー・アソシエーツＣＶＤ８０
０(TM)）中のＤＭＡＴｉバブラ温度８０℃の場合につい
ての］ＩｎＰ基板上にＴｉＮx 堆積を生じる全圧及び堆
積時間条件を要約したもので、黒くした三角領域が好ま
しい結果を生じた。この領域中の薄膜は均一で連続した
構造と０．９−１．１の範囲のＴｉ／Ｎ比を有し、炭素
及び酸素濃度はそれぞれ３５％及び８％以下で、内部圧
縮応力応力は１．５×１０10 ｄｙｎ／ｃｍ2以下、ＥＣ
Ｒ／ＲＦ反応容器中でのＳＦ6 を用いたドライエッチン
グ速度は７−１０ｎｍ／分であった。当業者はこれらの
結果は少なくともある程度装置依存性をもつことを認識
するであろう。従って、ある種のわずかな日常的な実験
によって、与えられた装置に対する最適パラメータを確
立することが、典型的な場合必要となるであろう。
【００２１】図４は（堆積後）ＲＴＰ温度の関数とし
て、本発明に従って堆積させたＴiＮx薄膜のシート抵抗
のデータの例を示す。ＴiＮx薄膜は４２０℃及び１５Ｔ
ｏｒｒの全圧でｐ−Ｉｎ0.53Ｇａ0.47Ａｓ（１．２×１
０18ｃｍ-3Ｚｎ）上に堆積させた。堆積後ＲＴＰ時間は
３０秒であった。
て、本発明に従って堆積させたＴiＮx薄膜のシート抵抗
のデータの例を示す。ＴiＮx薄膜は４２０℃及び１５Ｔ
ｏｒｒの全圧でｐ−Ｉｎ0.53Ｇａ0.47Ａｓ（１．２×１
０18ｃｍ-3Ｚｎ）上に堆積させた。堆積後ＲＴＰ時間は
３０秒であった。
【００２２】図５は同様に、上で述べたＴiＮx／基板組
合わせで観測された特性接触抵抗についてのデータの例
を示す。図４及び図５は５５０℃以上の堆積後アニーリ
ングは典型的な場合望ましくないことを示している。ま
た、５５０℃以上での上述の組合わせのアニーリング
は、金属／半導体接触のオーム特性を劣化させることも
わかった。
合わせで観測された特性接触抵抗についてのデータの例
を示す。図４及び図５は５５０℃以上の堆積後アニーリ
ングは典型的な場合望ましくないことを示している。ま
た、５５０℃以上での上述の組合わせのアニーリング
は、金属／半導体接触のオーム特性を劣化させることも
わかった。
【００２３】図６は堆積時間対ＴｉＮx 薄膜厚について
のデータの例を示す。基板はＩｎＰで、堆積温度は４２
０℃、バブラ温度は８０℃であった。曲線（６０−６
５）はそれぞれ５、１０、１５、２５、３０及び３５Ｔ
ｏｒｒの全ＲＴ−ＬＰＭＯＣＶＤ容器圧に対応する。
のデータの例を示す。基板はＩｎＰで、堆積温度は４２
０℃、バブラ温度は８０℃であった。曲線（６０−６
５）はそれぞれ５、１０、１５、２５、３０及び３５Ｔ
ｏｒｒの全ＲＴ−ＬＰＭＯＣＶＤ容器圧に対応する。
【００２４】本発明の堆積プロセスは、現在産業界で開
発された型の単一ウエハ集積デバイス作製プロセス中に
組込むと有利である。そのようなプロセスの必要に応じ
て行なう部分は、ＴｉＮx 薄膜堆積に先立つその場ＲＴ
Ｐウエハ浄化工程である。そのような工程はたとえばウ
エハがＰを含む（たとえばＩｎＰ）場合の第三ブチルホ
スフィンあるいはウエハがＡｓを含む（たとえばＧａＡ
ｓ）場合の第三ブチルアルシンのように、適当な保護雰
囲気を用いると有利である。前者の場合、温度はせいぜ
い７００℃が望ましく、後者の場合、１０００℃以下が
望ましい。
発された型の単一ウエハ集積デバイス作製プロセス中に
組込むと有利である。そのようなプロセスの必要に応じ
て行なう部分は、ＴｉＮx 薄膜堆積に先立つその場ＲＴ
Ｐウエハ浄化工程である。そのような工程はたとえばウ
エハがＰを含む（たとえばＩｎＰ）場合の第三ブチルホ
スフィンあるいはウエハがＡｓを含む（たとえばＧａＡ
ｓ）場合の第三ブチルアルシンのように、適当な保護雰
囲気を用いると有利である。前者の場合、温度はせいぜ
い７００℃が望ましく、後者の場合、１０００℃以下が
望ましい。
【図１】ＴｉＮx の選択堆積後の本発明に従う製品の一
部を概略的に示す図である。
部を概略的に示す図である。
【図２】時間の関数としてプロセスパラメータの例を示
す図である。
す図である。
【図３】ＴｉＮx 堆積を生じることがわかった圧力及び
堆積時間の組合わせの例を示す図である。
堆積時間の組合わせの例を示す図である。
【図４及び図５】本発明に従って生成されたＴｉＮx 薄
膜のシート抵抗及び接触抵抗についてのデータ例を示す
図である。
膜のシート抵抗及び接触抵抗についてのデータ例を示す
図である。
【図６】堆積時間の関数として、薄膜厚についてのデー
タ例を示す図である。
タ例を示す図である。
１０ 製品 １１ 基体 １２ 第１の材料 １３ 部分 ２０ 温度 ２１ 全容器圧 ２２ マスフローコントローラ条件（ＤＭＡＴｉ＋Ｈ
2） ２３ マスフローコントローラ条件（フラッシュガス
ＭＦＣ） ６０,６１,６２,６３,６４,６５ 曲線
2） ２３ マスフローコントローラ条件（フラッシュガス
ＭＦＣ） ６０,６１,６２,６３,６４,６５ 曲線
フロントページの続き (56)参考文献 特開 昭63−11668（ＪＰ，Ａ) 特開 平２−33153（ＪＰ，Ａ) 特開 平５−243157（ＪＰ，Ａ) 特開 平５−217922（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/205 H01L 21/31 H01S 5/00 C23C 16/00
Claims (8)
- 【請求項１】 ａ） 主表面を有する半導体基体の準備 ｂ） 表面上にパターン形成されたチタン窒化物（Ｔｉ
Ｎx、０．９＜ｘ＜１．１）層を形成する工程、及び ｃ） 製品を完成させるための１ないし複数の工程の実
施を含む半導体デバイスを含む製品の作製方法におい
て、 ｄ） 半導体基体は III−Ｖ族化合物半導体基体で、 ｅ） 工程ｂ）は表面のあらかじめ決められた部分が第
１の材料層により被覆されず、主表面がＴｉ及びＮを含
む有機金属を含むガス状プリカーサを含む雰囲気と接す
るように、表面上にパターン形成された第１の材料層を
形成すること、半導体基体の少なくとも一部を２５０−
５００℃の範囲の温度にせいぜい３００秒間加熱するこ
とを含み、雰囲気、温度及び加熱時間は表面のあらかじ
め決められた部分上に前記ＴｉＮxが堆積し、第１の材
料層上には実質的にＴｉＮxは堆積しないように選択す
ることを特徴とする方法。 - 【請求項２】 請求項１に記載の方法において、Ｔｉ及
びＮを含むプリカーサはジメチルアミドチタン（ＤＭＡ
Ｔｉ）で、第１の材料層はＳiＯ2層又はシリコン窒化物
層で、前記ＴｉＮx層は少なくとも５５モル％のＴｉＮx
を含む方法。 - 【請求項３】 請求項１に記載の方法において、雰囲気
は更にＮＨ3 を含む方法。 - 【請求項４】 請求項１に記載の方法において、雰囲気
はパターン形成されたＴｉＮx 層がドープされたパター
ン形成層であるようにドーパントプリカーサを更に含
み、工程ｃ）は上にドープされたパターン形成層を有す
る基体を、ドーパントがドープされたパターン形成層か
ら半導体基体中に拡散するのに効果的な温度に加熱する
ことを含み、前記温度は５５０℃以下である方法。 - 【請求項５】 請求項１に記載の方法において、工程
ｂ）の前に、保護雰囲気中で半導体基体をせいぜい１０
００℃の温度まで加熱することを含む方法。 - 【請求項６】 請求項５に記載の方法において、半導体
基体はＰを含み、保護雰囲気は第三ブチルホスフィンを
含み、温度はせいぜい７００℃である方法。 - 【請求項７】 請求項５に記載の方法において、半導体
基体はＡｓを含み、保護雰囲気は第三ブチルアルシンを
含む方法。 - 【請求項８】 請求項１に記載の方法において、工程
ｃ）は更に金属上にパターン形成されたＴｉＮx層を堆
積させることを含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US691956 | 1991-04-26 | ||
| US07/691,956 US5089438A (en) | 1991-04-26 | 1991-04-26 | Method of making an article comprising a TiNx layer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175133A JPH05175133A (ja) | 1993-07-13 |
| JP3110857B2 true JP3110857B2 (ja) | 2000-11-20 |
Family
ID=24778681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04105028A Expired - Lifetime JP3110857B2 (ja) | 1991-04-26 | 1992-04-24 | ＴｉＮ▲ｘ▼層を含む製品の作製方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5089438A (ja) |
| EP (1) | EP0510858B1 (ja) |
| JP (1) | JP3110857B2 (ja) |
| DE (1) | DE69222347T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192589A (en) * | 1991-09-05 | 1993-03-09 | Micron Technology, Inc. | Low-pressure chemical vapor deposition process for depositing thin titanium nitride films having low and stable resistivity |
| US5571572A (en) * | 1991-09-05 | 1996-11-05 | Micron Technology, Inc. | Method of depositing titanium carbonitride films on semiconductor wafers |
| US5254499A (en) * | 1992-07-14 | 1993-10-19 | Micron Technology, Inc. | Method of depositing high density titanium nitride films on semiconductor wafers |
| US5232873A (en) * | 1992-10-13 | 1993-08-03 | At&T Bell Laboratories | Method of fabricating contacts for semiconductor devices |
| US5246881A (en) * | 1993-04-14 | 1993-09-21 | Micron Semiconductor, Inc. | Low-pressure chemical vapor deposition process for depositing high-density, highly-conformal, titanium nitride films of low bulk resistivity |
| US5384289A (en) * | 1993-06-17 | 1995-01-24 | Micron Semiconductor, Inc. | Reductive elimination chemical vapor deposition processes utilizing organometallic precursor compounds in semiconductor wafer processing |
| US6093615A (en) * | 1994-08-15 | 2000-07-25 | Micron Technology, Inc. | Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug |
| US6699530B2 (en) * | 1995-07-06 | 2004-03-02 | Applied Materials, Inc. | Method for constructing a film on a semiconductor wafer |
| US6155198A (en) * | 1994-11-14 | 2000-12-05 | Applied Materials, Inc. | Apparatus for constructing an oxidized film on a semiconductor wafer |
| MY118640A (en) * | 1995-08-24 | 2004-12-31 | Sony Corp | Laminate and process for forming ohmic electrode |
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