JPH076997A - 半導体集積回路の表面の全体的平坦化方法 - Google Patents

半導体集積回路の表面の全体的平坦化方法

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JPH076997A
JPH076997A JP5292242A JP29224293A JPH076997A JP H076997 A JPH076997 A JP H076997A JP 5292242 A JP5292242 A JP 5292242A JP 29224293 A JP29224293 A JP 29224293A JP H076997 A JPH076997 A JP H076997A
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dielectric layer
photoresist
planarization
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JP5292242A
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Hans-Guenter Zimmer
− ギュンター・ツイマー ハンス
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TDK Micronas GmbH
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Deutsche ITT Industries GmbH
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    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric

Abstract

(57)【要約】 【目的】 本発明は、通常の製造技術および装置を使用
する簡単な半導体集積回路の表面の全体的平坦化方法を
提供することを目的とする。 【構成】 部品表面を含む基体10の表面上に導電体トレ
ース20の相互接続パターンを形成し、基体10の表面全体
にわたって高さｄの誘電体層30を付着し、誘電体層30上
にフォトレジスト層を付着し、間隔が誘電体層の厚さの
数倍以上の導電性トレース間の領域においてフォトレジ
ストマスク40を形成するように整列公差および光学的分
解能を考慮してフォトレジスト層をパターン化し、導電
体トレース20および基体10の表面を露出するように誘電
体層を異方性エッチングし、スペーサが導電トレースの
側面に形成され、フォトレジストを剥離し、後続する平
坦化プロセスを行うステップを含んでいることを特徴と
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、誘電体から形成された
補助層がエッチングされる半導体集積回路の表面の全体
的平坦化方法に関する。
【０００２】
【従来の技術】欧州特許第0 416 165 号明細書には類似
の方法が記載されている。この方法において、所定の厚
さの局部的に平坦化された二酸化シリコン絶縁層が最初
に平坦化されるべきパターン化された層上に付着され
る。その後、フォトレジストパターンは下に位置したパ
ターンレベルに対して逆方向に補助レベルとして形成さ
れる。平坦化されるべき別の良好な接着の補助層が付着
され、全体的な構造は実際に全ての補助層および平坦化
されるべき層がエッチングされる異方性エッチングプロ
セスにさらされる。エッチング後に残されたフォトレジ
ストパターンの残りのものは除去される。
【０００３】
【発明が解決しようとする課題】特徴・寸法の収縮およ
び結果的な露光装置の光分解能向上要求に対する現在の
傾向に関して、半導体回路上の構造形状の高さの変化
は、露光装置のフィールドの深さが開口数の増加にした
がって不十分になるため次第に許容できなくなってく
る。結果的にフォトマスクプロセス後にフォトレジスト
の望ましくない部分が残る。このような問題は、相互接
続レベル数が増加すると必然的に複合される。層の厚さ
が大きいことも悪影響を与え、いくつかの相互接続レベ
ルが存在した場合、層の厚さは任意に減少されることが
できない。
【０００４】例えばガラス層がアニールステップで流動
させられるプロセスまたはガラス層が最初に付着され、
その後異方性的にエッチングされるプロセスであるいわ
ゆる局部平坦化が知られている。
【０００５】酸化層の機械的研磨のような全体的平坦化
のさらに別の方法がある。それらは、付加的な研磨装置
を必要とするだけでなく段のあるターゲットを平坦化す
る欠点を有する。その代りのものは上記に参照された方
法である。
【０００６】本発明の目的は、上記のような従来の示さ
れたプロセスの除去し、通常の改良された製造技術およ
び装置を使用する全体的平坦化の簡単な方法を提供する
ことである。
【０００７】
【課題を解決するための手段】この目的は、本発明の半
導体集積回路の表面の全体的平坦化方法によって達成さ
れる。本発明の方法は、（ａ）部品表面を含む基体の表
面上に導電体トレースの相互接続パターンを形成し、
（ｂ）基体の表面全体にわたって高さｄの誘電体層を付
着し、（ｃ）誘電体層上にフォトレジスト層を付着し、
間隔が誘電体層の厚さの数倍以上の導電性トレース間の
領域においてフォトレジストマスクを形成するように整
列公差および光学的分解能を考慮してフォトレジスト層
をパターン化し、、（ｄ）導電トレースおよび基体の表
面を露出するように誘電体層を異方性エッチングし、ス
ペーサが導電トレースの側面に形成され、（ｅ）フォト
レジストを剥離し、後続する平坦化プロセスを行うステ
ップを含んでいることを特徴とする。本発明の別の有効
な観点は請求項２乃至４に示されている。
【０００８】
【実施例】以下、半導体回路の製造を連続したステップ
を概略的に示す図１乃至図４を参照して本発明を説明す
る。図面において、同じ部分は同じ参照符号によって表
されている。通常の技術によって形成された半導体装置
の構造（示されていない）を含む半導体基体10からスタ
ートする製造工程において、アルミニウムのような金属
の導電トラック20またはドープされたポリシリコンは必
要な半導体基体10の表面上に付着される（図１）。
【０００９】表面は、例えばＳｉＯ2 またはリンケイ酸
ガラス層のような厚さｄの誘電体層30で被覆される。付
着方法は例えばＣＶＤである（図２）。次のステップと
して、フォトレジスト層は表面全体に供給され、このマ
スクが導電トラック20間の領域において層30を部分的に
被覆するようにフォトレジストマスク40を形成するため
に通常の方法でパターン化される。フォトレジストマス
ク40と導電トラック20との間の最小の間隔は、層の厚
さ、露出装置の整列の正確度、平坦化されるトラックの
光学特性、フォトレジストマスク40用の露出装置の分解
能のような技術的なパラメータによって限定される。し
かしながら、実際には最小の間隔を有する必要はなく、
望ましくもない。導電トラック20の間隔が非常に小さい
場所にはフォトレジストマスク40は存在しない（図
３）。フォトレジストマスク40は導電トラック20の間隔
が整列公差およびフォトレジスト技術における光学的分
解能を考慮して誘電体層30の厚さの数倍以上の大きさの
領域に存在している。
【００１０】次に、層30は異方性エッチングによって除
去される（図４）。導電トラック20の両側には、導電レ
ベル局部的な平坦化を生成して導電体トラック20のアン
ダーカット側を補正するようにスペーサ35が残ってい
る。フォトレジストマスクの下に隠蔽された誘電体層の
部分36もまた残される。その後、フォトレジストマスク
40は除去され、図５に示された構造が得られるように通
常の方法で平坦化が連続される。所望の全体的平坦化を
支持するために、誘電体層30の付着の前に、例えばリン
ケイ酸ガラスの薄い誘電体層がＳＯＧ技術を使用して平
坦化のために付着される（示されていない）。
【００１１】本発明による方法の欠点は、付加的なマス
クステップが導入されなければならないことである。他
方において、この方法だけがある環境下において信頼性
の高い製造プロセスの制御を可能にする。これは特に非
周期的な導電体パターンを持つ回路に適応する。さら
に、このマスクステップは付加的な誘電体の部分が平坦
化されるべき構造から十分な距離で局部化される場合に
重要ではない。この方法によって形成される導電トラッ
クにおけるスペーサは、表面の凹凸形状の局部的な平坦
化を容易にする。それらは特に一般的に使用されている
平坦化の一部分である。さらに、付加的なマスクは適切
なコンピュータプログラムにより対応した配線レイアウ
トから得られることができるため、付加的なレイアウト
作業は不要である。
【図面の簡単な説明】
【図１】半導体回路の製造ステップの概略図。
【図２】半導体回路の製造ステップの概略図。
【図３】半導体回路の製造ステップの概略図。
【図４】半導体回路の製造ステップの概略図。
【図５】半導体回路の製造ステップの概略図。
フロントページの続き (72)発明者 ハンス − ギュンター・ツイマー ドイツ連邦共和国、デー − 79211 デ ンツリンゲン、マークグラーフェンシュト ラーセ 18

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 誘電体から形成された補助層がエッチン
    グされる半導体集積回路の表面の全体的平坦化方法にお
    いて、 （ａ）部品表面を含む基体の表面上に導電体トレースの
    相互接続パターンを形成し、 （ｂ）基体の表面全体にわたって高さｄの誘電体層を付
    着し、 （ｃ）誘電体層上にフォトレジスト層を付着し、間隔が
    誘電体層の厚さの数倍以上の導電性トレース間の領域に
    おいてフォトレジストマスクを形成するように整列公差
    および光学的分解能を考慮してフォトレジスト層をパタ
    ーン化し、 （ｄ）導電トレースおよび基体の表面を露出するように
    誘電体層を異方性エッチングし、スペーサが導電トレー
    スの側面に形成され、 （ｅ）フォトレジストを剥離し、後続する平坦化プロセ
    スを行うステップを含んでいることを特徴とする方法。
  2. 【請求項２】 ステップ（ａ）および（ｂ）の間におい
    て、予備平坦化のために薄い誘電体層が付着されている
    ことを特徴とする請求項１記載の方法。
  3. 【請求項３】 誘電体層は二酸化シリコンから形成され
    ることを特徴とする請求項１または２記載の方法。
  4. 【請求項４】 導電性の層はシリカガラスから形成され
    ることを特徴とする請求項１または２記載の方法。
JP5292242A 1992-11-20 1993-11-22 半導体集積回路の表面の全体的平坦化方法 Pending JPH076997A (ja)

Applications Claiming Priority (2)

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DE4239075.3 1992-11-20
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