JPH0215624A - 半導体デバイスの平坦化方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は電子デバイスの製作に、より特定すれば、種
々の幅と間隔のある表面突起を有する半導体デバイスの
平坦化に関する。

［従来の技術］ 「プレーナ」トランジスタおよび集積回路（ＩＣ）を製
作することは、エレクトロニクス技術において、特に半
導体デバイスおよび集積回路技術において周知である。

「プレーナ」という名称にも拘らず、そのような構造の
製造中、平滑かつ平坦でなく、種々の突起部を含む表面
に遭遇することはごく普通である。これらの突起部は、
様々の高さと幅を有する表面領域を生成する、すなわち
本来は平滑かつ平坦な（プレーナ）基板表面を粗くする
種々の工程段階から生ずる。突起部が大きくかつ急であ
ればそれだけ、それ以後の工程段階を実行することが困
難になる。

例えば、複合相互接続のために多層導体を設けたいと望
む場合、導体の第１層が表面突起を作り出すこともあり
、さらに導体および絶縁層を加えることをより困難にし
てしまう。半導体デバイス、集積回路あるいは他の名目
上平坦な電子構造の表面に、３層から８層以上の導体お
よび絶縁体層を形成することは当業界では珍しいことで
はない。

複雑さが増加することによってますます誘電体および導
体層を必要とするようになってきた。

さらに、導体の配線幅がより狭くされる際に導体の厚さ
が対応的に減少しないが、それはこのことによって導体
の電流密度を配線幅の変化の二乗として増加させる結果
を生ずるからである。むしろ導体のアスペクト比（高さ
７幅）は増加する必要があり、導体を一層平滑に覆いに
＜＜シている。

それに加えて、ますます小さくなるデバイス、導体およ
び接続（コンタクト）寸法に対する要望のために、層に
急なステップと縁を生ずる製造技術の使用を強いられる
。従って、電子構造、特定半導体デバイスおよびＩＣ構
造を平坦化する必要性が実質的にありかつ増加しつつあ
る。

周知のように、平坦化材料、すなわち、起伏の多い元の
表面の凹凸の幾つかに同じ形に付着させるのではなくそ
れを埋込み、原形より平滑な新規表面を与える平坦化材
料を利用することは知られている。スピンオンガラス、
ホトレジストおよび同様な材料が、当業者に周知の通常
利用される平坦化材料の例である。

平坦化材料の周知の制限の１つは、その平坦化能力が突
起のレイアウトトポロジー、すなわち基板の表面におけ
る突起の二次元パターンに依存することである。一般に
、得られる平坦化の程度、すなわち突起上および突起間
の平坦化層の上表面の水平化および平滑化の程度は、突
起の幅と間隔が増加するにつれて減少する。例えば、狭
い、間隔の密な導体上および導体間の平坦化層の表面は
、殆ど完全に平滑かつ平坦であるが、他の場合、幅の広
い、かつより広く間隔を置いた導体（例えば、電力導線
およびポンディングパッド）の上および間では、平坦化
層の表面にはなお、高さの変動および他の凹凸がある。

起伏のある表面上に、連続した、欠陥のない被覆層を設
けることはより一層困難であるので、製造中に表面粗さ
を最小化することが重要である。導体および誘電体層の
欠陥および弱点は故障の大きな原因であり、そして電子
構造には望ましくない。

単層平坦化方法の制限は複層平坦化を利用して部分的に
克服される。これは例えばエイ・シルツ（Ａ、５ｃｈｉ
　Ｉｔｚ）等による、「二層平坦化プロセス」と題する
記事に説明されている（「固体科学および技術」第１３
３巻、Ｎ０１１．１９８６年１月、１７８ページ〜１８
１ページ、電子化学協会ジャーナル版）。シルツ等によ
ると、元の突起は、（１）第１のホトレジスト平坦化層
によって覆われ、この層は（２）元のマスクの反転マス
クで露出され、（３）現像され、（４）加熱硬化されて
、第１の平坦化層が元の突起の縁以上に隆起する場合を
形成する隆起を水平にして、そこで（５）第２の平坦化
層によって覆われる。

［発明が解決しようとする課題］ このプロセスは幾つかの不利益を受けており、その中に
は縁隆起の生成およびそれらを平滑化するために第２の
平坦化層を付加するに先立って必要とされる追加段階が
ある。

電子素子、特に半導体デバイスおよび集積回路を平坦化
する改良方法および構造が引続いて必要とされている。

この必要性が特に深刻であるのは、同じ基板上に種々の
幅と間隔のある表面突起を組込んでいる構造である場合
、およびこれらの突起上に、別の導体および／または誘
電体層を受けるための平滑でほぼ平らな表面を、最小数
の工程段階によって設けたいと望む場合である。

従って、本発明の目的は電子構造、特に半導体デバイス
およびＩＣを平坦化する改良された手段および方法を提
供することである。

本発明の別の目的は、同じ基板上の種々の幅と間隔を汀
する表面突起のある電子構造を平坦化する改良された手
段および方法を提供することである。

本発明の別の目的は、平坦化されている突起に相補的な
レイアウトトポロジーを有し、かつその突起から所定量
によって間隔を置かれた、追加の突起が設けられている
電子構造を平坦化する改良された手段および方法を提供
することである。

本発明のなお別の目的は、追加の突起のレイアウトトポ
ロジーが、元の突起を生成したレイアウトトポロジーに
利用された同じ情報に既知の間隔量を加えたものから導
出されている電子構造を平坦化する改良された手段およ
び方法を提供することである。

本明細書で使用される用語、「平坦化すること」あるい
は「平坦化」あるいは「平滑化」は、層が形成されてい
る表面よりなお平滑な上表面を与える特性を有する層を
使用することを指すものとされる。用語「くぼみ］、「
空間」および「ギヤ・ツブ」は、それが以前から存在し
ていたものでも、あるいは本発明の平坦化段階中に生成
されたものでも、隣接する突起間において、基板の公称
平面にほぼ平行に測定された横方向の間隔 （ｓｅｐａｒａｔ　ｔｏｎ）を指すために使用される。

用語「電子構造」は、一般にいずれの電子デバイをも指
すものとされており、単に、半導体デバイスおよび集積
回路に限定されるものではない。

［課題を解決するための手段および作用］これらの、お
よびその他の目的および利点は、隣接する突起間のくぼ
みあるいは空間を、その幅が元の空間の幅によって異な
り、かつ現存の平坦化材料によって容易に埋めることの
できる狭いギャップで元の突起と隔てられている別の突
起によって埋めることによって達成される。これによっ
て種々の幅の配線と空間を持つ構造を、種々の配線幅と
、利用可能な平坦化材料によって平滑に埋めることので
きる、狭くかつほぼ均一な幅の空間とを持つ構造に変換
する。

下記の段階が好ましいとされる、すなわち第３の幅のく
ぼみあるいは空間によって隔てられた、第１と第２の幅
をそれぞれ有する少なくとも第１と第２の突起のある主
表面を有する基板を供給する段階と、くぼみあるいは空
間を材料で、少なくとも突起と同じ高さまで埋め、同時
にその材料と、所定の平坦化層によって平滑に埋めるこ
とのできる所定幅より小さい幅の第１と第２の突起との
間に、横方向ギャップを残しておく段階と、平坦化層を
付加して、突起とギャップをほぼ平滑な表面で覆う段階
と、および平坦化層をニップバックして、突起を再露出
させ、同時にギャップをほぼ埋込まれたままに残す段階
である。

例えば、突起が多導体構造から成る導体の場合、（ぽみ
を埋める材料は誘電体、できれば有機重合体あるいは耐
火無機物であれば、そしてそれが突起の高さとほぼ等し
い高さであれば望ましい。

無機耐火材料（例えば酸化物）がくぼみを埋めるために
使用される場合、特に、材料がコンフォーマル（ｅｏｎ
ｆ’ｏｒｍａｌ）である場合に、コンフォーマルのエッ
チストップ層（例えば、窒化物）がコンフォーマルな耐
火物の下に被着されることが望ましい。有機材料がくぼ
みを埋めるために使用される場合、ポリイミドが有用で
あり、特に、放射感応ポリイミドが好都合である。

全構造の上に埋込み材の層を付着し、次いで、くぼみの
上でない突起を、突起を形成するために利用されたレイ
アウトトポロジーの相補形であるが、元の突起パターン
と埋込み材との間に小ギャップを与えるよう配置されて
いるマスクを利用して、除去することによって、くぼみ
を埋めると都合がよい。小ギャップによって、第１の平
坦化層における隆起を平らにするための中間加熱段階の
必要性が取除かれ、ダミー突起として耐火非流動性材料
を使用することが可能となり、さらに平坦化プロセスの
整合許容量を増加させる。

［実施例］ 第１図は基板１０を備える電子デバイスの一部分の非常
に単純化した概略断面図であり、この基板は例えば、半
導体ウェーハあるいは他の電子基板であることができる
が、その表面１１には異なる幅と間隔を有する突起１２
．１３．１４が配置されている。突起１２は高さ１５、
幅１５Ａであり、突起１３は個別の突起１３Ａ〜１３Ｄ
から成り、それらは説明上、はぼ同じ高さ１６、幅１６
Ａおよび間隔１８であるとされており、そして突起１４
は高さ１９、幅１９Ａとなっている。突起１２は、空間
２２で突起１３と隔てられており、そして突起１３は空
間２３で突起１４から隔てられる。空間２４は通常、突
起１２または１４と、あるとすれば基板１０のどこか他
の場所における、他のより遠隔の突起（図示されてない
）との間のギャップを指す。

基板１０、表面１１および突起１２〜１４は導体、誘電
体あるいはその組合わせから成るものであってよい。突
起１２〜１４は概略的にかつ単純化した形で多くの異な
るタイプの突起を表わすことを意図しており、それらは
異なる幅および間隔の突起が同時に存在する、例えば半
導体デバイスまたは集積回路のような電子デバイスにお
いて見られる。突起１２〜１４はほぼ同じ高さであるよ
うに図示されているが、これは単に説明を簡単にするた
めである。本明細書の説明に基づいて当業者には理解さ
れるように、異なる高さの突起もまた、発明の構造およ
び方法によって、平滑にすることができる。各種突起間
の高さの差が大きい、例えば２以上の高さ比である場合
には、平滑化のために、完全な平坦化が得られるまで、
記述されたプロセスが連続して反復される必要がある。

第１図〜第３図は理想的所望の構造を表わす。

突起１２〜１４は最初に、基板１０のほぼ平滑かつ平坦
な表面１１を非常に起伏の多いものにする。

被覆材２６．２８．３１は、突起１２〜１４によって作
り出された高さの不連続性を部分的にあるいは完全に平
らにし、そしてそれ以上処理するための上表面２７．２
９．３２を提供する。突起１２〜１４は導電性であり、
材料２６．２８．３１は代表的に非導電性である。

一般に、元の突起の高さの５〜１０％あるいはそれ以下
および／または次に付加しようとする層の厚さの５〜１
０％あるいはそれ以下の残留する表面粗さは、特に、急
なステップがない場合には、重要ではないと考えられる
。例えば、約０．５〜２．０マイクロメータの厚さの範
囲の誘電体と導体の層を有する構造では、平坦化後の、
急なステップのない、約０．０５〜０．２マイクロメ一
タ台の残留する高さの変動は面倒ではない。

第１図は、それ以上の処理のために平滑な平面を設け、
同時に突起１２〜１４を次に付加しようとする層から分
離するよう所望される状態を示す。

これは一般に、突起１２〜１４が導体の第１のレベルで
あって、表面２７上になお導体を設けることが望まれる
場合に必要とされる。突起１２〜１４によって作り出さ
れた表面粗さのほぼ全部の形跡が表面２７から消滅して
いるので、材料２６は、はぼ完全な平坦化を行なったと
いうことができる。

第２図は、突起１２〜１４が平坦化され、かつ露出され
た状態を示す。ここでは、材料２８の部分２８Ａ−Ｄは
空間２２．１８．２３および２４をそれぞれ埋めて、突
起１２〜１４の表面３０が露出された平滑な上表面２９
を与える。この構造は、突起１２〜１４と電気的接触す
るよう望まれる場合に必要とされる。

第３図は第３の変化例を示しており、この場合反転平坦
化が得られた、すなわち層３１の部分３１Ａ−Ｄはギャ
ップ２２．１８．２３および２４をそれぞれ埋めるが、
材料３１の表面３２は突起１２〜１４の表面３０より上
に突出している。この構造は幾つかのタイプの次の製作
段階に必要とされる中間構造である。

第４Ａ図〜第４Ｄ図、第５Ａ図、第５Ｂ図および第６Ａ
図〜第６Ｄ図は、第１図〜第３図の構造が、本発明の幾
つかの実施例に従って、いかにして得られるかを示す。

第４Ａ図〜第４Ｄ図は第１図〜第３図に類似するが、本
発明の第１実施例による別々の製作段階における断面図
を示す。全図面において、同じ番号が同じ領域を識別す
るのに使用される。

そこで、第４Ａ図〜第４Ｄ図についてみると、空間、く
ぼみあるいはギャップ２２．１８．２３および２４によ
って隔てられた突起１２〜１４を備える表面１１を有す
る基板１０は、例えば代表的な平坦化材料のような材料
３４によって覆われている。平坦化材料３４は、（ｉ）
十分に分離された物質の間の空間に、すなわち場所２２
〜２４において第１の高さすなわち厚さ３３と、（１１
）狭い突起１２の上方ではより小さい厚さ３６と、（ｆ
ｉｔ）グループとしての突起１３の上方では中間の厚さ
３７、そして（ｉｖ）非常に広い突起１４の上方では厚
さ３３に匹敵する厚さ３８を与える、という特性を持っ
ている。代表的平坦化材料３４の別の特性は、間隔の密
な突起１３Ａ−Ｄ間の狭いギャップ１８は埋められ、そ
してギャップ１８上の材料３４の表面は、突起１３Ａ−
Ｄ上とほぼ同じ高さにあるということである。これは、
今日の平坦化材料によって得られる結果の典型である。

層３４の上表面３９は、層３４が付加される前の元の突
起より平滑であるが、上表面３９は完全に平滑ではなく
、かつ平坦でない。従って、表面３つにおける高さの差
違を連結する際になお困難に遭遇することもある。高さ
の差が大きく、かつ１つの高さから別の高さへの遷移が
急であればそれだけ、連続する欠陥のない被覆層を付加
する場合に遭遇するであろう困難も大きくなる。

第４Ａ図の構造にはなお別の問題がある。例えば、層３
４を均一にエッチバックしようとしても、第２図の構造
は得られないが、それは、突起１４の表面３０を完全に
露出させるためには、事実上、層３４の全部が空間２２
〜２４において除去されなければならず、平坦化効果は
失なわれるからである。同上の、シルツの２層法はこの
問題を部分的に解決するが、それは第１平坦化層に、プ
ロセスを続けるに先立って、例えば加熱によって、除去
されねばならない追加の隆起を作り出し、そして、幾つ
かの隆起は第１平坦化層の元の突起の緑になお残される
。従って、従来技術の平坦化方法は、異なる幅と間隔を
有する突起を同時に平滑化する際に、完全にうまく行く
わけではなく、さらに追加の段階を必要とする。

従来技術の諸制限は本発明に従って、基板表面上の元の
突起間の空間に、横方向小ギャップで元の突起と隔てら
れた追加ダミー突起を慎重に生成することによって克服
される。そのような横方向小ギャップ４８は第４Ｂ図〜
第４Ｄ図に、ダミー突起３４Ａ、３４Ｃ−Ｄと元の突起
１２〜１４との間に例示されている。これらのギャップ
は、利用できる平坦化材料によってほぼ平滑に埋めるこ
とのできる最大ギャップより狭い幅でなくてはならない
。間隔の密な突起１３Ａ−Ｄ間のギャップ１８もまた、
はぼ平坦に埋めることのできるギャップの例である。

最近の平坦化材料および、約０．５〜２．０マイクロメ
ータの範囲の高さを有する突起にとって、最大の埋込み
可能ギャップ幅は、代表的に０．５から約２．０マイク
ロメータの範囲である。言い換えれば、今日の平坦化材
料によって、約０６２５〜１０までの範囲のアスペクト
（高さ７幅）比を有するギャップは、平坦化層の厚さに
依存して埋め込み可能である。

他の事が同じであるとすれば、平坦化層が厚く、かつそ
の粘性が高ければそれだけ、埋めることのできるギャッ
プは大きくなる。しかし、粘性が高すぎると、平坦化材
料は妥当な時間内に拡がることができず、従って非常に
高い粘性は排除される。

代表的平坦化材料はホトレジスト、ポリイミド、スピン
オンガラスおよび他のガラス状材料である。

そのような材料、それらの特性および付加方法は技術上
周知である（例えば、エイ・シルツ同上参照）。

平坦化材料が改良され、そして最大埋込み可能ギャップ
寸法が増加すると、ダミー突起と先夜する突起間のギャ
ップは対応的に増加することができる。

上述のダミー突起は、幾つかの方法で形成することがで
きる。例えば、第４Ｂ図は、基板１０上にダミー突起３
４Ａおよび３４Ｃ−Ｄを画定するために、透明領域４１
および、部分４２Ａと４２Ｃ−Ｄとから成る不透明領域
４２（あるいはその逆）ををするマスク４０の利用を示
す。マスク４０は第４Ａ図に示される構造の上に置かれ
（追加のホトレジスト層と共にまたはそれ無しに）そし
て例えば、通常のホトレジスト露出装置におけるように
、放射４３によって照射される。技術上十分理解される
ように、領域４１．４２は、露出されるレジストあるい
は他の材料の陽性あるいは陰性に従って、透明であって
も不透明であってもよい。

例えば、層３４が周知のホトレジストあるいは感光ポリ
イミドのような放射感応材料である場合には、層３４の
部分３４Ａと３４Ｃ−Ｄは通常の手段によって処理する
ことができて、露出および現像後、定まった場所に残さ
れるが、層３４の他の部分は除去される。部分３４Ａお
よび３４Ｃ−Ｄは元の空間２２．２３．２４内に、ギャ
ップ４８によって元の突起１２〜１４から隔てられたダ
ミー突起を与える。層３４は狭いギャップ１８から除去
される。

層３４の直接露出は好都合ではあるが、必須ではない。

例えば、層３４が特に光感応性ではない場合、付加的な
光感応層（図示されていない）を層３４の上に付加する
ことができる。それはマスク４０を利用して露出され、
かつ現像されて、層３４を図示された形状にエツチング
するマスクを与える。なお、ダミー突起３４Ａおよび３
４Ｃ−Ｄの形成は光学的方法に限定されないで、技術上
周知の他の露出手段を利用して達成することもできる。

電子ビームおよびＸ線リソグラフィの２つは周知の非光
学的露出方法である。本明細書で使用される「放射」と
いう言葉はすべてのそのような露出手段を含むものと考
えられる。

マスク４０のパターン描写部分４２Ａおよび４２Ｃ−Ｄ
のレイアウトトポロジーは、突起１２〜１４のレイアウ
トトポロジーに関連する。ギャップ１８と４８は別にし
て、パターン４２Ａ、４２Ｃ−Ｄは元の突起１２〜１４
間の空間にダミー突起を生成するよう意図されている。

元の突起１２〜１４と、ダミー突起３４Ａ、３４Ｃ−Ｄ
　Ｃ（蒙４２Ａ、４２Ｃ−Ｄによって発生された）と、
さらにギャップ１８．４８との組合わせは、平坦化され
ている基板の部分を覆う。従って、元の突起とダミー突
起のレイアウトは、ギャップ１８．４８を考慮に入れて
、位相幾何学的に相補性である。

これは、第４Ｄ図の構造の部分的平面図である第７図に
よって、より容易に理解される。第４Ｄ図は第７図を線
７０に沿って切断して示される断面図である。レイアウ
トトポロジーの相補関係を視覚化する便宜上、元の突起
１２〜１４は陰影をつけられ、そしてダミー突起３４Ａ
、３４Ｃ−Ｄは点をつけられている。その間の無地領域
はギャップ１８．４８に対応する。

元の突起１２〜１４を与えるために利用される位相幾何
学的レイアウト情報を利用して、マスク（あるいは露出
ビーム走査命令）を発生し、ダミー突起３４Ａ、３４Ｃ
−Ｄを与えることができる。

ギャップ４８は都合のよいことに、はぼ均一であり、そ
して所定の容易に埋めることのできる幅より狭くなけれ
ばならない。それらはマスク像４２Ａ、４２Ｃ−Ｄを発
生するプロセスの中に、特に簡単に、組込むことができ
る。これは、パターン発生中に電子的に、あるいはマス
クを少し大きくまたは小さく作る、あるいはマスクの利
用中に少し過度にまたは不十分に露出させることによっ
て光学的に達成することができる。当業者は、本書に与
えられた説明を基礎として、周知の技術を使って、どの
ようにこれを行なうかを理解するであろう。

間隔の密な元の突起１３Ａ−Ｄ間のギャップ１８にダミ
ー突起を与える必要はないが、それは前に説明したよう
に、ギャップ１８は、利用できる平坦化材料によって、
はぼ埋めることのできる最大幅より小さい寸法であるか
らである。

ダミー突起と元の突起との間のギャップ４８は、ゼロ幅
であってはならないが、それは層３４が突起１２〜１４
の縁より上に立上がる場合には、突起１２〜１４の縁に
おける層３４に隆起を生ずるからである。ダミー突起３
４Ａ、３４Ｃ−Ｄを、空間２２〜２４より少し小さく、
従ってギャップ４８がその間に残されるように生成する
ために（光学的にあるいは電子的に）利用される、マス
ク４０上のパターンの幅を調整することは重要である。

ギャップ４８はまた、マスク４０と先夜する相補性突起
１２〜１４との間に都合のよい整列許容量を与えている
。

重要なことは、ダミー突起３４Ａ、３４Ｃ−Ｄを形成す
るのに利用されるマスキング動作は、ダミー突起３４Ａ
、３４Ｃ−Ｄが空間２２〜２４内に横方向に置かれ、そ
してそれらが平坦化を強化するのでなくて干渉すること
があるような場合に、突起１２〜１４上に横方向に延長
しないもののようであるべきだ、ということである。従
って、ギャップ４８に固有の整列許容量のために製造能
力を実質的に緩和させ、かつそれが本発明の特定の特徴
となっている。

第４Ｂ図〜第４Ｄ図および第７図では、ギャップ４８は
ほぼ等しい幅であり、ダミー突起３４Ａ１３４Ｃ−Ｄが
空間２２〜２４の中心にあるように示されているが、こ
れは必須ではない。ダミー突起３４Ａ、３４Ｃ−Ｄが中
心を外れ、従ってギャップ４８の幅が変ってもよい。さ
らに、ギャップ１８もまた、幅が変ってもよい。ただ、
ギャップ１８と４８の最も広い部分が、使用されている
選択された平坦化材料によって妥当に平坦化され得る最
大ギャップ幅より小さいことだけは必要である。ギャッ
プ１８および／または４８等に関して本書で使用される
用語「均一ギャップ」は、最大の平滑に埋めることので
きるギャップ幅より小さいかまたは等しいようなギャッ
プを持つことを指しており、単に、等しい幅というより
限定されたケーではない、とされる。

第１図〜第６Ｄ図は、はぼ埋めることができるとされる
最小幅のギャップ１８を示しているが、そのようなギャ
ップが元の突起間に存在することは必要ではない。元の
突起間の最小の空間が最大の埋込み可能幅より大きい場
合には、そのような空間にダミー突起が利用される。（
例えば、第７図のリード１３Ｃと１３Ｄ１ギヤツプ４８
′およびダミー突起３４Ｂ−参照）。ダミー突起は、最
大埋込み可能ギャップ幅より小さい空間からは省かれる
。

第４Ａ図では、層３４の上表面３５が突起１２〜１４の
表面３０より上であるように示されているが、これは必
須ではない。しかし、重要なことは表面３５の高さが表
面３０の高さに十分に接近し、従って、第４Ｂ図に示さ
れる平坦化段階が、平坦化層５０の表面４９において重
要な高さの変動を残さないで達成され得ることである（
第４Ｃ図参照）。

次に第４Ｃ図では、平坦化層５０は第４Ｂ図の構造の上
に付加される。第４Ｃ図は表面３５がほぼ表面３０と同
じ高さである状態を示す。重要なことは、層５０の材料
が残留ギャップ１８と４８をほぼ埋めることができ、従
って表面４９はほぼ平滑かつ平坦になる、すなわち高さ
の変動が約５０〜数百ナノメータ、あるいは元の突起の
高さの５〜１０％またはそれ以下であって、急な高さの
遷移がないことである。これはダミー突起３４Ａ１３４
Ｃ−Ｄを利用することによって容易にされるのであって
、これらのダミー突起は、平坦化層５０に関する限り、
基板にほぼ均一な様相を与える、すなわち平坦化前に、
表面は、埋込み可能ギャップ４８（もしあれば、１８も
）があるけれども、はぼ平坦にされる。平坦化層５０は
最大埋込み可能幅より大きい、異なる幅を有するギャッ
プを埋める必要はなく、従って層５０の材料およびそれ
に関して利用されるプロセスは、はぼ均一なギャップ４
８を埋めるために最適化されることができる。これは大
きな製造上の利点である。そのためにより良好な歩留り
と結果に導かれ、かつそれは本発明の特定の特徴である
。ダミー突起３４Ａ１３４Ｃ−Ｄ、ギャップ４８および
平坦化層５０の組合わせは、元の表面粗さを覆って、は
ぼ平滑かつ平坦な表面４９を与える。第４Ａ図〜第４Ｃ
図は、本発明の第１の実施例に従って、どのように第１
図の構造が得られるかを示す。

第２図の構造を所望する場合、これは第４Ｃ図の構造を
均一にエツチングすることによって与えられる。その結
果は第４Ｄ図に示される。層５０は、ギャップ１８と４
８において、表面３５と３０とほぼ水平な表面５２を有
する部分５１を残すようにエツチングされる。平坦化材
料をほぼ均一にエツチングする手段と方法は技術上よく
知られている。

第５Ａ図、第５Ｂ図は、第３図の構図へと導く本発明の
別な実施例を示す。第５Ａ図、第５Ｂ図のプロセスは、
ダミー突起３４Ａ、３４Ｃ−Ｄの形成後の第４Ｂ図に示
される構造で開始する。この場合、表面３５が図示され
るように表面３０より上であり、そうでなければ、第３
図の反転した平坦化構造は得られないであろう。次いで
層５４は、狭いギャップ１８．４８を埋めるが、開始高
さの不同を完全に平滑化するに足る十分な平坦化作用は
持たないような材料を利用し付加される。

ポリイミドは適切な平坦化材料の例であるが、例えばポ
リメタクリル酸メチル（ＰＭＭＡ）のような他の重合体
も利用することができる。平坦化材料の粘性および／ま
たは適用スピン速度は、当業者に周知の手段を利用して
調整され、層５４によって示される部分的平坦化を与え
る。結果は第５Ａ図に示され、すなわちギャップ１８．
４８は埋められるが、層５４の準共形の厚さ５５は突起
１２〜１４および３４Ａ、３４Ｃ−Ｄの上方にあり、そ
して厚さ５５′は領域１２〜１４の上方にある。

次いで、第５Ａ図の構造はほぼ均一にエツチングされて
、ｊ１５５”（および２つの厚さがほぼ等しい場合には
５５）を除去し、その結果第５Ｂ図の構造を生ずるが、
この場合、突起１２〜１４および３４Ａ、３４Ｃ−Ｄの
表面は露出され、そして狭いギャップ１８．４８はなお
、層５４の残りの部分５６で埋められている。第５Ｂ図
は第３図に対応する。

第６Ａ図〜第６Ｄ図は本発明の別の実施例を示す。第６
Ａ図〜第６Ｄ図のプロセスは、最初の突起１２〜１４お
よび空間またはくぼみ２２〜２４が置かれている表面１
１を有する基板１ｏで開始する。少なくとも突起１２〜
１４の高さに等しい厚さを有するコンフォーマルコーテ
ィング６ｏが、開始時の構造の上に付加される。二酸化
シリコンおよび／または窒化シリコンおよび／または多
結晶シリコンまたはそれらの組合わせは、適切な共形（
ｃｏｎｌ’ｏｒｍａｌ）材料の実施例であるが、他の共
形材料もまた利用することができる。

都合のよいことに、コンフォーマル層６０は少なくとも
層６２．６３および望ましくは層６１．６２．６３から
成るサンドイッチ構造となっている。例えば、酸化シリ
コンの層６１は望ましいが、必須ではない緩衝層である
。それはまた、層６２をエツチングするのに利用される
手順から基板１０を保護することができる。例えば、窒
化シリコン（１）Ｈｔ６２は、層６３のエツチングを容
易にするためのエッチストップ層である。例えば、酸化
シリコンの層６３は、望ましいことにはコンフォーマル
誘電体である。層６１〜６３は、それらが差動的にエツ
チング可能であり、そしてできればコンフォーマルであ
れば、他の材料であってもよい。

代表的シリコン集積回路構造、すなわち、突起１２〜１
４は０．　５〜２，０マイクロメータあるいはそれより
大きい幅と、約０．５〜２．０マイクロメータの高さで
あり、その間隔は０．５〜２０マイクロメータあるいは
それより大きい範囲である前記構造において、緩衝層６
１は都合のよいことに約０．０５〜０．２マイクロメー
タの厚さ、エッチストップ層６２は約０．１〜０．３マ
イクロメータ、そして埋込み層６３は約０．５〜２゜０
マイクロメータまたはそれ以上（代表的には突起の高さ
とほぼ同じ）の厚さであり、従ってギャップ２２〜２４
における表面１１の上方の層６０の全体の高さは、突起
１２〜１４の高さにコンフォーマルな緩衝層およびエッ
チストップ層を加算した高さに等しいかあるいはそれよ
り高くなる。

例えばホトレジストマスキングのような、すでに述べた
とほぼ同じ相補形トポロジーマスキング手順およびエツ
チングを利用して、空間２２〜２４の横方向外側の層６
３のこれらの部分は除去され、ダミー突起６３Ａ、６３
Ｃ−Ｄおよびギャップ５８を残す。ダミー突起６３Ａ、
６３Ｃ−Ｄの最上部は、突起１２〜１４の最上部に下層
部６１．６２を加えたものとほぼ等しいことが望ましい
。

突起６３Ａ、６３Ｃ−Ｄは、コンフォーマル層６１．６
２およびギャップ５８によって突起１２〜１４から隔て
られている。ギャップ５８はギャップ４８に類似してい
る。結果は第６Ｂ図に示される。

次に第６Ｃ図〜第６Ｄ図では、第６Ｂ図のｔ１■造は、
ちょうど第４Ｃ図に関連するように、平坦化層６４によ
って覆われる。層６４の部分６５はギャップ４８に類似
の方法で、ギャップ５８を埋める。次いで第６Ｃ図の構
造はほぼ均一にエツチングされて、第６Ｄ図に示される
構造を形成する。

層６２は突起１２〜１４の上に好都合なエッチストップ
を形成する。第６Ｃ図、第６Ｄ図はそれぞれ、第１図、
第２図に対応する。

第７図は、第４Ｄ図に対応する、切断線７０に沿う断面
を有する電子デバイス構造の平面図であって、元の突起
は陰影をつけ、そしてダミー突起は点をつけて示してい
る。その間のギャップ４８．４８′は無地である。元の
突起のレイアウトは第７図に示される特定トポロジーに
限定されないで、所望の素子あるいは回路の目的を達成
するために必要ないずれの形状であってもよい。本明細
書の記述に基づいて、当業者は、平坦化しようとする領
域に、ギャップ１８．４８．４８′を考慮して、それが
どんなものでも、ダミー突起のトポロジーが元の突起の
トポロジーから都合よく導出され得ることを理解するで
あろう。

本発明は、元の突起が均一の幅および間隔のものである
場合に有用であるが、それは特に線幅と間隔が変動する
状態に、適している。本発明の方法によって、種々の幅
と間隔を有する突起のある基板を、はぼ均一の、小さい
、埋込み可能なギャップを有するものに変換し、よって
平坦化材料およびプロセスが、様々な種類の幅および間
隔を同時に処理しなければならないのではなくて、ただ
そのようなほぼ均一のギャップに対して最適化されるこ
とを許容している。

このように発明を説明してきたが、明らかに、本発明の
手段および方法によって、複合電子構造の製作中、改良
された表面の平滑さを提供し、構造を平らにするために
利用されるダミー突起のトポロジーは、元の突起のトポ
ロジーにトロ補性であり、かつ特に簡単な方法でそこか
ら導出することができ、さらに固有の整列許容量および
単純化された処理工程は元の突起と追加突起間に狭いギ
ャップを含むことによって与えられる。

発明は、ダミー突起および平坦化層として各種の有機的
および無機的誘電材料を利用して説明されているが、他
の材料もまた利用できることを、当業者は理解するであ
ろう。例えば、ダミー突起および／または他の差動的エ
ッチ可能層には、半導体が適している。半導体の導電率
が寄生容量の増加、または損失の一因となるようなこと
があれば、ドープしてないおよび／または非晶質半導体
を利用することが望ましい。

当業者は、本明細書の説明に基づいて１発明に利用され
た材料および構造で、それから逸脱することなく、種々
の変更例が製作され得ることを理解するであろう。従っ
て、そのようなすべての変化例は以下の特許請求の範囲
に含まれるものとされる。

【図面の簡単な説明】

第１図から第３図までは、種々の幅と間隔の突起を有す
る電子デバイスの一部分の単純化した概略断面図であっ
て、取得しようとする平坦化構造の３つの異なるタイプ
を示す。 第４Ａ図から第４Ｄ図までは、第１図から第３図までの
それと同様であるが、異なる製作段階におけるそして本
発明の第１実施例による電子デバイスの一部分の単純化
した概略断面図である。 第５Ａ図から第５Ｂ図までは、第１図から第３図までの
それと同様であるが、異なる製作段階におけるそして本
発明の別の実施例による電子デバイスの一部分の単純化
した概略断面図である。 第６Ａ図から第６Ｄ図までは、第１図から第３図までの
それと同様であるが、異なる製作段階におけるそして本
発明のなお別の実施例による電子デバイスの一部分の単
純化した概略断面図である。 第７図は、第４Ｄ図の構造の平面図であり、基板の公称
平面における代表的レイアウトトポロジイを示す。 １０：基板、　１１：表面、 １２、　１３．　１３Ａ、　　１３Ｂ。 １３Ｃ，１３Ｄ、１４：突起、 １５．１６．１９：高さ、 １５Ａ、１６Ａ、１９Ａ：幅、 ２２．２３，２４：空間、 ２６、２８．３１　：被覆材、 ２７．２９．３２：上表面。 特許出願人　モトローラ・インコーホレーテッド代　理
　人　弁理士　池　　内　　義　　明ＦＩＧ、　７

Claims (1)

1. 【特許請求の範囲】 １、半導体デバイスを平坦化するプロセスであって、 主表面を有する基板を設ける段階と、 この表面に少なくとも、第１の幅を有する第１の部分と
   、より大きい第２の幅を有し、かつ第１の空間で第１の
   部分と横方向に隔てられた第２の部分とを有する第１の
   突起形状部を形成する段階と、 第１の空間の表面に、所定の最大の平滑埋込み可能幅よ
   り小さい最大幅を有するギャップで第１の突起形状部と
   隔てられた第２の突起形状部を形成する段階と、 その後、第１と第２の部分および第２の突起形状部を平
   滑化層によって覆う段階、 とを具備することを特徴とする前記プロセス。 ２、間隔を置いた表面突起を有する電子デバイスを平坦
   化するプロセスであって、 それぞれ第１と第２の高さおよび第１と第２の幅を有し
   、第３の幅の第１の空間によって隔てられた、少なくと
   も第１と第２の突起をその上に有する主表面を有する基
   板を供給する段階と、第１の空間の表面上に、第３の高
   さと第４の幅を有する第３の突起を形成する段階で、こ
   の場合、第３の高さは第１または第２の高さの大きい方
   に少なくとも等しく、そして第３の突起は第１の空間に
   おける第１のギャップによって第１の突起から隔てられ
   、かつ第１の空間における第２のギャップによって第２
   の突起から隔てられている、段階と、 第１の空間における第１、第２、および第３の突起、そ
   して第１と第２のギャップを、第１、第２および第３の
   突起、そして第１と第２のギャップの上にほぼ特徴のな
   い表面を与える平坦化層によって覆う段階、 とを具備することを特徴とする前記プロセス。 ３、平坦化層によって平滑に埋めることのできるより大
   きいくぼみによって隔てられた複数の表面突起を有する
   電子デバイスを平坦化するプロセスであって、 第１の高さと、それぞれ第１と第２の幅を有し第３の幅
   のくぼみによって隔てられた少なくとも第１と第２の突
   起をその上に有する主表面を備えた基板を供給する段階
   と、 くぼみに、ゼロよりは大きいが、所定平坦化層によって
   平滑に埋込み可能な所定の幅よりは小さい幅のギャップ
   によって、第１と第２の突起から隔てられた材料を与え
   る段階と、 所定の平坦化層を付加して、突起およびギャップをほぼ
   平滑な表面で覆う段階と、 平坦化層をエッチバックして突起を再露出させ、一方ギ
   ャップをほぼ埋め込まれたままに残す段階、とを具備す
   ることを特徴とする前記プロセス。