JPH0769670B2 - 電源装置 - Google Patents
電源装置Info
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- JPH0769670B2 JPH0769670B2 JP2205273A JP20527390A JPH0769670B2 JP H0769670 B2 JPH0769670 B2 JP H0769670B2 JP 2205273 A JP2205273 A JP 2205273A JP 20527390 A JP20527390 A JP 20527390A JP H0769670 B2 JPH0769670 B2 JP H0769670B2
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- Japan
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- frequency
- khz
- switching
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/16—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by deflecting electron beam in cathode-ray tube, e.g. scanning corrections
- H04N3/18—Generation of supply voltages, in combination with electron beam deflecting
- H04N3/185—Maintaining dc voltage constant
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/33507—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of the output voltage or current, e.g. flyback converters
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、複数の表示モードで働くために互いに周波数
の異なる複数の水平同期パルス列が用いられる複数周波
数の表示システムのための、スイッチング・レギュレー
タ型の電源装置に関する。
の異なる複数の水平同期パルス列が用いられる複数周波
数の表示システムのための、スイッチング・レギュレー
タ型の電源装置に関する。
B.従来技術及び問題点 スイッチング・モード電源装置として呼ばれるスイッチ
ング・レギュレータが、表示ワークステーションのCRT
表示装置、パーソナル・コンピュータ、プリンタの安定
直流電源として用いられてきた。電源装置はCRT表示装
置のスペース内に収められる。スイッチング・モードの
電源装置をCRT表示装置内に収める際に生じる問題点
は、CRT表示面にジッタ若しくはビート・ノイズが生じ
ることであり、そしてこれは、水平偏向パルスの周波数
及びスイッチング・レギュレータのスイッチング周波数
の間の相互干渉により生じ、又電源装置のトランスから
の漏洩磁束によりCRT表示装置の偏向磁界が不安定にな
ることにより生じる。これらの問題を解決する最初の方
法は、水平偏向回路をシールドによって電源から磁気的
に隔離することであった。第２の方法は、水平偏向周波
数とスイッチング周波数とを同期させることであり、そ
してこれは、IBMテクニカル・ディスクロジャ・ブリテ
ィンの1987年２月、第29巻、第９号の第3921−3922頁の
“Switch mode power supply for CRT display"、そし
てIBMテクニカル・ディスクロジャ・ブリティンの1987
年４月、第29巻、第11号の第4948−4949頁の“Switched
power supply synchronized to disply"に示されてい
る。前の論文では、スイッチ・モード電源は水平周波数
の倍数で動作する。後の論文では、スイッチ・モード電
源は水平走査率の半分で動作する。特願昭63−294727号
は、第１及び第２スイッチング・レギュレータの入力が
整流及び平滑回路のDCバルク電圧出力に共通に接続さ
れ、そして第２スイッチング・レギュレータが、第１ス
イッチング・レギュレータのＮ倍若しくは1/N倍（Ｎは
１以上の整数）の周波数で動作する電源装置を示してい
る。
ング・レギュレータが、表示ワークステーションのCRT
表示装置、パーソナル・コンピュータ、プリンタの安定
直流電源として用いられてきた。電源装置はCRT表示装
置のスペース内に収められる。スイッチング・モードの
電源装置をCRT表示装置内に収める際に生じる問題点
は、CRT表示面にジッタ若しくはビート・ノイズが生じ
ることであり、そしてこれは、水平偏向パルスの周波数
及びスイッチング・レギュレータのスイッチング周波数
の間の相互干渉により生じ、又電源装置のトランスから
の漏洩磁束によりCRT表示装置の偏向磁界が不安定にな
ることにより生じる。これらの問題を解決する最初の方
法は、水平偏向回路をシールドによって電源から磁気的
に隔離することであった。第２の方法は、水平偏向周波
数とスイッチング周波数とを同期させることであり、そ
してこれは、IBMテクニカル・ディスクロジャ・ブリテ
ィンの1987年２月、第29巻、第９号の第3921−3922頁の
“Switch mode power supply for CRT display"、そし
てIBMテクニカル・ディスクロジャ・ブリティンの1987
年４月、第29巻、第11号の第4948−4949頁の“Switched
power supply synchronized to disply"に示されてい
る。前の論文では、スイッチ・モード電源は水平周波数
の倍数で動作する。後の論文では、スイッチ・モード電
源は水平走査率の半分で動作する。特願昭63−294727号
は、第１及び第２スイッチング・レギュレータの入力が
整流及び平滑回路のDCバルク電圧出力に共通に接続さ
れ、そして第２スイッチング・レギュレータが、第１ス
イッチング・レギュレータのＮ倍若しくは1/N倍（Ｎは
１以上の整数）の周波数で動作する電源装置を示してい
る。
最近、種々な文字表示モードで働くために例えば31KH
z、48KHz等の異なる水平同期周波数の複数モードを有す
る複数周波数型のCRT表示装置が市場に出されてきた。
複数周波数型表示装置の殆どにおいて、水平同期周波数
と電源装置のスイッチング周波数とは互いに独立してお
りそして両回路を磁気的に隔離するためのシールドが用
いられた。最近の表示端末装置では、電源のスイッチン
グ周波数が水平同期周波数若しくはその倍数に同期する
ように設計されている。実際には、電源の高効率化及び
小型化を実現するために倍数が用いられる。例えば31KH
zと38KHzの水平同期周波数が用いられる場合には、93KH
z（＝31KHz×３）と144KHz（＝48KHz×３）のスイッチ
ング周波数を有する電源装置が用いられる。即ち電源装
置は51KHz（＝144−93KHz）の広いレンジをカバーする
ように設計されねばならない。一般に、スイッチング・
モード電源装置を設計するためには、スイッチング・レ
ギュレータのスイッチング周波数即ち動作周波数に従っ
て次のような代表的パラメータが選択される。
z、48KHz等の異なる水平同期周波数の複数モードを有す
る複数周波数型のCRT表示装置が市場に出されてきた。
複数周波数型表示装置の殆どにおいて、水平同期周波数
と電源装置のスイッチング周波数とは互いに独立してお
りそして両回路を磁気的に隔離するためのシールドが用
いられた。最近の表示端末装置では、電源のスイッチン
グ周波数が水平同期周波数若しくはその倍数に同期する
ように設計されている。実際には、電源の高効率化及び
小型化を実現するために倍数が用いられる。例えば31KH
zと38KHzの水平同期周波数が用いられる場合には、93KH
z（＝31KHz×３）と144KHz（＝48KHz×３）のスイッチ
ング周波数を有する電源装置が用いられる。即ち電源装
置は51KHz（＝144−93KHz）の広いレンジをカバーする
ように設計されねばならない。一般に、スイッチング・
モード電源装置を設計するためには、スイッチング・レ
ギュレータのスイッチング周波数即ち動作周波数に従っ
て次のような代表的パラメータが選択される。
スイッチング変圧器のコア・サイズ 整流ダイオードのスイッチング速度のレンジ 平滑コンデンサのサイズ及び容量 回路素子の熱減少設計 従って、51KHzの広いレンジをカバーする電源装置の設
計においては、全ての動作周波数において適正値となる
ように上記パラメータを選択するのが非常に困難であっ
た。
計においては、全ての動作周波数において適正値となる
ように上記パラメータを選択するのが非常に困難であっ
た。
C.問題点を解決するための手段 本発明に従う電源装置は、 互いに周波数の異なる少なくとも２つの水平同期パルス
列を選択的に発生する第１手段と、 上記第１手段に接続され、一方の水平同期パルス列の周
波数のＮ倍（Ｎは正の整数）の周波数の第１スイッチン
グ・パルス列及び他方の水平同期パルス列の周波数のＭ
倍（Ｍは正の整数）の周波数の第２スイッチング・パル
ス列の１つを発生する手段と、 上記第２手段に接続され、上記第１及び第２スイッチン
グ・パルス列により定められたスイッチング周波数レン
ジを有するスイッチング・レギュレータ型の電源手段と
を有し、上記Ｎ及びＭは最も狭いスイッチング周波数レ
ンジを与えるように選択する。
列を選択的に発生する第１手段と、 上記第１手段に接続され、一方の水平同期パルス列の周
波数のＮ倍（Ｎは正の整数）の周波数の第１スイッチン
グ・パルス列及び他方の水平同期パルス列の周波数のＭ
倍（Ｍは正の整数）の周波数の第２スイッチング・パル
ス列の１つを発生する手段と、 上記第２手段に接続され、上記第１及び第２スイッチン
グ・パルス列により定められたスイッチング周波数レン
ジを有するスイッチング・レギュレータ型の電源手段と
を有し、上記Ｎ及びＭは最も狭いスイッチング周波数レ
ンジを与えるように選択する。
本発明に従う電源装置においては、上記第１手段は、第
１周波数の第１水平同期パルス列及び第２周波数の第２
水平同期パルス列を選択的に発生する表示制御回路であ
る。
１周波数の第１水平同期パルス列及び第２周波数の第２
水平同期パルス列を選択的に発生する表示制御回路であ
る。
本発明に従う電源装置においては、上記第２手段は、予
定の周波数の鋸歯状波を発生する発振回路と、上記鋸歯
状波及び上記第１及び第２水平同期パルス列の一方を受
けとり、上記予定の周波数を、上記第１水平同期パルス
列のＮ倍の周波数若しくは上記第２水平同期パルス列の
Ｍ倍の周波数に修正する同期回路とを含む。
定の周波数の鋸歯状波を発生する発振回路と、上記鋸歯
状波及び上記第１及び第２水平同期パルス列の一方を受
けとり、上記予定の周波数を、上記第１水平同期パルス
列のＮ倍の周波数若しくは上記第２水平同期パルス列の
Ｍ倍の周波数に修正する同期回路とを含む。
本発明に従う電源装置は、 互いに周波数の異なる複数の水平同期パルス列の１つを
選択的に発生する第１手段と、 上記複数の水平同期パルス列の周波数を表わす情報に応
答して、上記複数の水平同期パルス列の全てが同期され
得る最も広い周波数レンジを選択し、該レンジ内にある
１つの基本周波数を決定する周波数決定手段と、 上記基本周波数で動作しそして上記複数の水平同期パル
ス列の周波数の１つに応答して、上記複数の水平同期パ
ルス列の周波数の夫々の倍数に等しい複数のスイッチン
グ・パルス列の１つを発生する第２手段と、 該第２手段に接続され、上記倍数に夫々等しい複数の周
波数により定められるスイッチング周波数レンジで動作
するスイッチング・レギュレータ型の電源手段とを備え
る。
選択的に発生する第１手段と、 上記複数の水平同期パルス列の周波数を表わす情報に応
答して、上記複数の水平同期パルス列の全てが同期され
得る最も広い周波数レンジを選択し、該レンジ内にある
１つの基本周波数を決定する周波数決定手段と、 上記基本周波数で動作しそして上記複数の水平同期パル
ス列の周波数の１つに応答して、上記複数の水平同期パ
ルス列の周波数の夫々の倍数に等しい複数のスイッチン
グ・パルス列の１つを発生する第２手段と、 該第２手段に接続され、上記倍数に夫々等しい複数の周
波数により定められるスイッチング周波数レンジで動作
するスイッチング・レギュレータ型の電源手段とを備え
る。
本発明に従う電源装置においては、上記周波数決定手段
は、鋸歯状波の周波数を変える発振回路と、該発振回路
に接続され且つ互いに周波数の異なる上記複数の水平同
期パルス列の１つを受けとる同期回路と、上記発振回路
及び上記同期回路に接続され、上記鋸歯状波の周波数が
変えられるにつれて、ロック開始周波数、ロック周波数
及びロック終了周波数を夫々含む複数の周波数組を検出
する周波数検出回路とを有する。
は、鋸歯状波の周波数を変える発振回路と、該発振回路
に接続され且つ互いに周波数の異なる上記複数の水平同
期パルス列の１つを受けとる同期回路と、上記発振回路
及び上記同期回路に接続され、上記鋸歯状波の周波数が
変えられるにつれて、ロック開始周波数、ロック周波数
及びロック終了周波数を夫々含む複数の周波数組を検出
する周波数検出回路とを有する。
本発明に従う電源装置においては、上記周波数決定手段
は、水平同期パルス列毎に上記複数の周波数組を発生す
るように制御し、上記複数の水平同期パルス列で検出さ
れた周波数組を比較し、上記複数の水平同期パルス列の
全てが同期される最も広い周波数レンジを選択する。
は、水平同期パルス列毎に上記複数の周波数組を発生す
るように制御し、上記複数の水平同期パルス列で検出さ
れた周波数組を比較し、上記複数の水平同期パルス列の
全てが同期される最も広い周波数レンジを選択する。
D.実施例の説明 第１図は本発明に従う電源装置を示す。表示制御回路１
は、パーソナル・コンピュータ若しくはワークステーシ
ョンに含まれる。近年のパーソナル・コンピュータ若し
くはワークステーションの制御ユニットは、例えば640
ドット/1水平ライン、1056ドット/1水平ライン、1280ド
ット/1水平ラインを要求する複数の文字表示モードを有
し、従って複数種類の水平走査モードが要求される。そ
して、パーソナル・コンピュータ若しくはワークステー
ション制御ユニットに接続されて複数の文字表示モード
を表示するための複数水平走査周波数型CRT表示装置が
開発されてきた。
は、パーソナル・コンピュータ若しくはワークステーシ
ョンに含まれる。近年のパーソナル・コンピュータ若し
くはワークステーションの制御ユニットは、例えば640
ドット/1水平ライン、1056ドット/1水平ライン、1280ド
ット/1水平ラインを要求する複数の文字表示モードを有
し、従って複数種類の水平走査モードが要求される。そ
して、パーソナル・コンピュータ若しくはワークステー
ション制御ユニットに接続されて複数の文字表示モード
を表示するための複数水平走査周波数型CRT表示装置が
開発されてきた。
第１図の電源装置の表示制御回路１以外の回路ブロック
は、水平偏向回路、フライバック変圧器及び他のアナロ
グ回路（図示せず）と共にCRT表示装置内のスペースに
収容される。
は、水平偏向回路、フライバック変圧器及び他のアナロ
グ回路（図示せず）と共にCRT表示装置内のスペースに
収容される。
表示制御装置１は、文字表示モードの１つを表わす信号
に応答して例えば31KHz、38KHz、48KHz若しくは64KHzの
如き周波数の水平同期パルス列と、垂直同期パルス列と
CRT表示装置に表示される文字又はイメージのビデオ信
号とを発生するように設計されている。
に応答して例えば31KHz、38KHz、48KHz若しくは64KHzの
如き周波数の水平同期パルス列と、垂直同期パルス列と
CRT表示装置に表示される文字又はイメージのビデオ信
号とを発生するように設計されている。
選択された周波数の水平同期パルス列は、線11を介して
波形整形回路２に供給される。線11上の水平同期パルス
列35は第２図に示されている。波形整形回路２は第２図
に示す如きパルス36を線12に発生する。自動周波数制御
回路（AFC）３は、発振回路3A及び同期回路3Bを含む。
発振回路3Aにより発生される或る周波数の鋸歯状波は、
同期回路3Bに印加される水平同期パルス列の倍数の周波
数に等しい周波数の鋸歯状波に修正される。このため、
同期回路3Bは、鋸歯状波の正に向う部分のうちパルス36
の先縁により分けられる下側半分37Aをこの部分の上側
半分37Bに等しくするように帰還信号を線13Aに発生す
る。
波形整形回路２に供給される。線11上の水平同期パルス
列35は第２図に示されている。波形整形回路２は第２図
に示す如きパルス36を線12に発生する。自動周波数制御
回路（AFC）３は、発振回路3A及び同期回路3Bを含む。
発振回路3Aにより発生される或る周波数の鋸歯状波は、
同期回路3Bに印加される水平同期パルス列の倍数の周波
数に等しい周波数の鋸歯状波に修正される。このため、
同期回路3Bは、鋸歯状波の正に向う部分のうちパルス36
の先縁により分けられる下側半分37Aをこの部分の上側
半分37Bに等しくするように帰還信号を線13Aに発生す
る。
このようにしてAFC3は、線12上のパルス36に応答して鋸
歯状波の周波数を、波形37により示す如く、水平同期パ
ルス列の周波数にロック即ち同期する。第１図のスイッ
チ15が位置P2に接続されているとする。デューティ制御
回路７は第２図の波形37を受けとりパルス列38を発生す
る。
歯状波の周波数を、波形37により示す如く、水平同期パ
ルス列の周波数にロック即ち同期する。第１図のスイッ
チ15が位置P2に接続されているとする。デューティ制御
回路７は第２図の波形37を受けとりパルス列38を発生す
る。
スイッチング・レギュレータ型の電源回路９のパワー制
御回路８は、線16のパルス38及び線17上の帰還信号を受
けとり線18にスイッチング・パルスを発生する。スイッ
チング素子例えばスイッチング・トランジスタ19は線18
のパルスにより制御される。パワー制御回路８はスイッ
チング・トランジスタ19、変圧器20、ダイオード21、コ
ンデンサ22並びに抵抗R1およびR2はこの分野で周知であ
るので詳しい説明は行なわない。
御回路８は、線16のパルス38及び線17上の帰還信号を受
けとり線18にスイッチング・パルスを発生する。スイッ
チング素子例えばスイッチング・トランジスタ19は線18
のパルスにより制御される。パワー制御回路８はスイッ
チング・トランジスタ19、変圧器20、ダイオード21、コ
ンデンサ22並びに抵抗R1およびR2はこの分野で周知であ
るので詳しい説明は行なわない。
回路ブロック１、２、７及び９はこの分野で周知であ
る。回路ブロック３、４、６及び10が、本発明に従っ
て、波形整形回路２及びデューティ制御回路７の間に接
続されている。
る。回路ブロック３、４、６及び10が、本発明に従っ
て、波形整形回路２及びデューティ制御回路７の間に接
続されている。
初期設定期間に、制御装置10はスイッチ15を位置P1に位
置決めし、そして表示制御回路１が発生する水平同期
（Ｈ−SYNC）パルス列の周波数のリスト即ち31KHz、38K
Hz、48KHz及び64KHzを回路16に要求する。そして表示制
御回路１は、第３図のブロック301で示すように、制御
回路10にこれらの周波数31KHz、38KHz、48KHz及び64KHz
を知らせ、そしてこれらの周波数はレジスタ6Dに記憶さ
れる。
置決めし、そして表示制御回路１が発生する水平同期
（Ｈ−SYNC）パルス列の周波数のリスト即ち31KHz、38K
Hz、48KHz及び64KHzを回路16に要求する。そして表示制
御回路１は、第３図のブロック301で示すように、制御
回路10にこれらの周波数31KHz、38KHz、48KHz及び64KHz
を知らせ、そしてこれらの周波数はレジスタ6Dに記憶さ
れる。
動作はブロック302に進み、ここで制御装置10は次式に
より表わされる周波数値を発生する。
より表わされる周波数値を発生する。
31KHz×Ｋ 38KHz×Ｋ 48KHz×Ｋ 64KHz×Ｋ（ここでＫは正の整数） そして、制御回路10は第４図に示す如くテーブル6Aにこ
れらの計算値を記憶する。そして制御装置10は、表示制
御回路１に、Ｎ番目即ちこの場合は第１番目の31KHzを
線11上に発生させ、そして可変周波数発振回路3Aに、例
えば30KHz−280KHzの周波数レンジで鋸歯状波を発生さ
せる。30KHzから徐々に増大される周波数の鋸歯状波が
線13を介して同期回路3Bに供給され、そして31KHzの水
平同期パルス列が回路3Bに供給される。AFC3の出力は第
５図に示されている。発振回路3Aからの鋸歯状波の周波
数が57KHzをこえると、この場合プル・イン・レンジは
±5KHzに設定されているのでAFC3は発振周波数を水平周
波数の２倍である62KHzに同期させることができ、そし
てその出力周波数は62KHzにロックされる。出力周波数
のロックは67KHzの前に解除される。57KHzの周波数を本
明細書ではロック開始周波数FSの呼び、62KHzの周波数
をロック周波数FLと呼びそして67KHzの周波数をロック
終了周波数FEと呼ぶ。
れらの計算値を記憶する。そして制御装置10は、表示制
御回路１に、Ｎ番目即ちこの場合は第１番目の31KHzを
線11上に発生させ、そして可変周波数発振回路3Aに、例
えば30KHz−280KHzの周波数レンジで鋸歯状波を発生さ
せる。30KHzから徐々に増大される周波数の鋸歯状波が
線13を介して同期回路3Bに供給され、そして31KHzの水
平同期パルス列が回路3Bに供給される。AFC3の出力は第
５図に示されている。発振回路3Aからの鋸歯状波の周波
数が57KHzをこえると、この場合プル・イン・レンジは
±5KHzに設定されているのでAFC3は発振周波数を水平周
波数の２倍である62KHzに同期させることができ、そし
てその出力周波数は62KHzにロックされる。出力周波数
のロックは67KHzの前に解除される。57KHzの周波数を本
明細書ではロック開始周波数FSの呼び、62KHzの周波数
をロック周波数FLと呼びそして67KHzの周波数をロック
終了周波数FEと呼ぶ。
第５図に示す如く鋸歯状波の周波数が67KHzから更に増
大されるにつれ、周波数のロックは93KHz、124KHz、155
KHz、186KHz、217KHz及び248KHzで生じる。第３図のブ
ロック303において、各ロック周波数毎の周波数FS、FL
及びFEが周波数検出回路４により検出即ち判別されそし
て制御装置10に送られ、そして装置10はこれらを第６図
のテーブル6Bに記憶する。
大されるにつれ、周波数のロックは93KHz、124KHz、155
KHz、186KHz、217KHz及び248KHzで生じる。第３図のブ
ロック303において、各ロック周波数毎の周波数FS、FL
及びFEが周波数検出回路４により検出即ち判別されそし
て制御装置10に送られ、そして装置10はこれらを第６図
のテーブル6Bに記憶する。
動作は第３図のブロック304に進み、ここで制御装置10
は、水平同期パルス列の全周波数がテストされ終えたか
否かを調べる。この場合ブロック304の答はノーである
ので、動作はブロック302戻り、ここで制御装置10は、
表示制御回路１に第２の水平同期周波数38KHzを発生さ
せる。31KHzの場合と同様に、周波数FS、FL及びFEが周
波数検出回路４により検出され、そして検出された値は
第６図に示す如くテーブル6Bに記憶される。このように
して、水平同期周波数48KHz及び64KHzの周波数FS、FL及
びFEが検出され、そしてテーブル6Bに記憶される。最後
の水平同期周波数64KHzに対する周波数FS、FL及びFEが
テーブル6Bに記憶され終えた後、ブロック304の答はイ
エスとなる。
は、水平同期パルス列の全周波数がテストされ終えたか
否かを調べる。この場合ブロック304の答はノーである
ので、動作はブロック302戻り、ここで制御装置10は、
表示制御回路１に第２の水平同期周波数38KHzを発生さ
せる。31KHzの場合と同様に、周波数FS、FL及びFEが周
波数検出回路４により検出され、そして検出された値は
第６図に示す如くテーブル6Bに記憶される。このように
して、水平同期周波数48KHz及び64KHzの周波数FS、FL及
びFEが検出され、そしてテーブル6Bに記憶される。最後
の水平同期周波数64KHzに対する周波数FS、FL及びFEが
テーブル6Bに記憶され終えた後、ブロック304の答はイ
エスとなる。
動作は第３図のブロック305に進み、ここで制御装置10
は水平同期周波数31KHz、38KHz、48KHz及び64KHzの一群
の値を選択し、そして31KHz、38KHz、48KHz及び64KHzに
おける一群のロック開始周波数FSを比較し、そして31KH
z、38KHz、48KHz及び64KHzにおける一群の終了周波数を
比較し、そして共通即ち基本周波数を検出する。
は水平同期周波数31KHz、38KHz、48KHz及び64KHzの一群
の値を選択し、そして31KHz、38KHz、48KHz及び64KHzに
おける一群のロック開始周波数FSを比較し、そして31KH
z、38KHz、48KHz及び64KHzにおける一群の終了周波数を
比較し、そして共通即ち基本周波数を検出する。
第５図を参照するに、制御装置10は、最初値Ａ、Ｂ、Ｃ
及びＤを第１グループとして選択し、これらの値Ａ、
Ｂ、Ｃ及びＤのロック終了周波数67KHz、81KHz、101KHz
及び133KHzを比較して最低のロック終了周波数67KHzを
選択し、値Ａ、Ｂ、Ｃ及びＤのロック開始周波数57KH
z、71KHz、91KHz及び123KHzを比較して、最高のロック
開始周波数（FSmax）123KHzを選択し、最低ロック終了
周波数（FEmin）67KHzから最高ロック開始周波数（FSma
x）123KHzを引いた差である周波数−56KHzを第７図のテ
ーブル6Cの周波数レンジ１に記憶する。
及びＤを第１グループとして選択し、これらの値Ａ、
Ｂ、Ｃ及びＤのロック終了周波数67KHz、81KHz、101KHz
及び133KHzを比較して最低のロック終了周波数67KHzを
選択し、値Ａ、Ｂ、Ｃ及びＤのロック開始周波数57KH
z、71KHz、91KHz及び123KHzを比較して、最高のロック
開始周波数（FSmax）123KHzを選択し、最低ロック終了
周波数（FEmin）67KHzから最高ロック開始周波数（FSma
x）123KHzを引いた差である周波数−56KHzを第７図のテ
ーブル6Cの周波数レンジ１に記憶する。
次に、制御装置10は、第２グループとして値Ｅ、Ｂ、Ｃ
及びＤを選択し、これらの値のロック終了周波数98KH
z、81KHz、101KHz及び133KHzを比較して最低ロック終了
周波数81KHzを選択し、そして値Ｅ、Ｂ、Ｃ及びＤのロ
ック開始周波数88KHz、71KHz、91KHz及び123KHzを比較
して最高のロック開始周波数123KHzを選択し、そして値
−42KHz＝81KHz（FEmin）−123KHz（FSmax）を第７図の
テーブル6Cのレンジ２に記憶する。
及びＤを選択し、これらの値のロック終了周波数98KH
z、81KHz、101KHz及び133KHzを比較して最低ロック終了
周波数81KHzを選択し、そして値Ｅ、Ｂ、Ｃ及びＤのロ
ック開始周波数88KHz、71KHz、91KHz及び123KHzを比較
して最高のロック開始周波数123KHzを選択し、そして値
−42KHz＝81KHz（FEmin）−123KHz（FSmax）を第７図の
テーブル6Cのレンジ２に記憶する。
次に、制御装置10は、値Ｅ、Ｆ、Ｃ及びＤを第３グルー
プとして選択し、これら値Ｅ、Ｆ、Ｃ及びＤのロック終
了周波数98KHz、119KHz、101KHz及び133KHzを比較して
最低のロック終了周波数98KHzを選択し、そしてこれら
値Ｅ、Ｆ、Ｃ及びＤのロック開始周波数88KHz、109KH
z、91KHz及び123KHzを比較して最高のロック開始周波数
123KHzを選択し、そして最低のロック終了周波数98KHz
と最高のロック開始周波数123KHzとの間の値−25KHzを
第７図のテーブル6Cのレンジ３に記憶する。
プとして選択し、これら値Ｅ、Ｆ、Ｃ及びＤのロック終
了周波数98KHz、119KHz、101KHz及び133KHzを比較して
最低のロック終了周波数98KHzを選択し、そしてこれら
値Ｅ、Ｆ、Ｃ及びＤのロック開始周波数88KHz、109KH
z、91KHz及び123KHzを比較して最高のロック開始周波数
123KHzを選択し、そして最低のロック終了周波数98KHz
と最高のロック開始周波数123KHzとの間の値−25KHzを
第７図のテーブル6Cのレンジ３に記憶する。
このようにして制御装置10は、次のレンジの値を逐次的
に計算しそしてこれらを第７図のテーブル6Cに記憶す
る。
に計算しそしてこれらを第７図のテーブル6Cに記憶す
る。
レンジ４（−22KHz）：値Ｇ、Ｆ、Ｃ及びＤ レンジ５（−20KHz）：値Ｇ、Ｆ、Ｉ及びＤ レンジ６（−18KHz）：値Ｇ、Ｈ、Ｉ及びＤ レンジ７（−17KHz）：値Ｊ、Ｈ、Ｉ及びＤ レンジ８（−27KHz）：値Ｊ、Ｌ、Ｍ及びＮ レンジ９（＋4KHz）：値Ｋ、Ｌ、Ｍ及びＮ レンジ10（−70KHz）：値Ｋ、Ｐ、Ｑ及びＲ レンジ11（−29KHz）：値Ｏ、Ｐ、Ｑ及びＲ レンジ12（−18KHz）：値Ｓ、Ｐ、Ｑ及びＲ そして、制御装置10は、第７図のテーブル6Cの周波数レ
ンジ１乃至12の値を比較しそして正の最大値4KHzを有す
るレンジ９を選択する。レンジ９は、187KHzから191KHz
の周波数を含むこと、そして条件FEmin−FSmax＞０が満
たされる場合に共通ロック周波数が存在することに注目
されたい。制御装置10は、レンジ９内の中間周波数189K
Hzをこの最も広いレンジ９の共通即ち基本周波数として
選択し、そしてこの周波数189KHzをレジスタ6Eに記憶す
る。基本周波数189KHzは、このレンジ９内の全ての水平
同期周波数の倍数に同期即ちロックされることができ
る。即ち、AFC3は、このレンジ９内の全ての水平同期周
波数の倍数に同期されることができる。
ンジ１乃至12の値を比較しそして正の最大値4KHzを有す
るレンジ９を選択する。レンジ９は、187KHzから191KHz
の周波数を含むこと、そして条件FEmin−FSmax＞０が満
たされる場合に共通ロック周波数が存在することに注目
されたい。制御装置10は、レンジ９内の中間周波数189K
Hzをこの最も広いレンジ９の共通即ち基本周波数として
選択し、そしてこの周波数189KHzをレジスタ6Eに記憶す
る。基本周波数189KHzは、このレンジ９内の全ての水平
同期周波数の倍数に同期即ちロックされることができ
る。即ち、AFC3は、このレンジ９内の全ての水平同期周
波数の倍数に同期されることができる。
動作は第３図のブロック306に進み、ここで制御装置10
はテスト期間を終了し、そして第１図の位置P2にスイッ
チ15を位置決めすることにより表示動作を開始する。
はテスト期間を終了し、そして第１図の位置P2にスイッ
チ15を位置決めすることにより表示動作を開始する。
通常動作において、制御装置10は、第１図のレジスタ6E
に記憶されている共通即ち基本周波数即ち189KHzを用い
て発振回路3Aの周波数を制御する。即ち、発振回路3Aの
周波数は、通常動作においては共通即ち基本周波数189K
Hzに固定される。そして、この189KHzは、水平同期周波
数の倍数に同期される。第８図は、発振回路3Aにより発
生されそして同期回路3Bに印加される基本周波数189KHz
の鋸歯状波81と、波形整形回路２を介して表示制御回路
１から印加される水平同期パルス列の周波数即ち31KH
z、38KHz、48KHz若しくは64KHzにより、189KHzからシフ
ト即ち修正された周波数の種々な鋸歯状波とを示す。
に記憶されている共通即ち基本周波数即ち189KHzを用い
て発振回路3Aの周波数を制御する。即ち、発振回路3Aの
周波数は、通常動作においては共通即ち基本周波数189K
Hzに固定される。そして、この189KHzは、水平同期周波
数の倍数に同期される。第８図は、発振回路3Aにより発
生されそして同期回路3Bに印加される基本周波数189KHz
の鋸歯状波81と、波形整形回路２を介して表示制御回路
１から印加される水平同期パルス列の周波数即ち31KH
z、38KHz、48KHz若しくは64KHzにより、189KHzからシフ
ト即ち修正された周波数の種々な鋸歯状波とを示す。
表示制御回路１が、1056ドット/1水平ラインを要求する
文字表示モードに対する38KHzの水平同期（Ｈ−SYNC）
パルス列83を、波形整形回路２を介してAFC3へ供給する
時、AFC3は、鋸歯状波81の周波数を190KHz（＝38KHz×
５）に自動的にロックして鋸歯状波82を発生する。即
ち、水平同期パルス83の先縁が鋸歯状波81の正に向かう
部分の中間点100A及び100Bに整列するように、AFC3は鋸
歯状波81を鋸歯状波82に修正する。
文字表示モードに対する38KHzの水平同期（Ｈ−SYNC）
パルス列83を、波形整形回路２を介してAFC3へ供給する
時、AFC3は、鋸歯状波81の周波数を190KHz（＝38KHz×
５）に自動的にロックして鋸歯状波82を発生する。即
ち、水平同期パルス83の先縁が鋸歯状波81の正に向かう
部分の中間点100A及び100Bに整列するように、AFC3は鋸
歯状波81を鋸歯状波82に修正する。
周波数190KHzの鋸歯状波は、位置P2にあるスイッチ15を
介してデューティ制御回路７へ供給される。デューティ
制御回路７及びパワー制御回路８は、スイッチング・レ
ギュレータのスイッチング・トランジスタ19を制御する
ための第２図に示す周波数190KHzのスイッチング・パル
ス39を発生する。
介してデューティ制御回路７へ供給される。デューティ
制御回路７及びパワー制御回路８は、スイッチング・レ
ギュレータのスイッチング・トランジスタ19を制御する
ための第２図に示す周波数190KHzのスイッチング・パル
ス39を発生する。
640ドット/1水平ラインを要求する文字表示モードのた
めの31KHzの水平同期パルス85を表示制御回路１が、波
形整形回路２を介してAFC3へ供給する時、AFC3は、鋸歯
状波81の周波数を周波数186KHz（＝31KHz×６）へロッ
クして鋸歯状波84を発生する。即ち水平同期パルス85の
先縁が鋸歯状波81の正に向う部分の中点100A及び100Cに
整列するように、AFC3は鋸歯状波81を鋸歯状波84に修正
する。
めの31KHzの水平同期パルス85を表示制御回路１が、波
形整形回路２を介してAFC3へ供給する時、AFC3は、鋸歯
状波81の周波数を周波数186KHz（＝31KHz×６）へロッ
クして鋸歯状波84を発生する。即ち水平同期パルス85の
先縁が鋸歯状波81の正に向う部分の中点100A及び100Cに
整列するように、AFC3は鋸歯状波81を鋸歯状波84に修正
する。
周波数186KHzの鋸歯状波84は、位置P2にあるスイッチ15
を介してデューティ制御回路７へ供給される。デューテ
ィ制御回路７及びパワー制御回路８は、スイッチング・
レギュレータのスイッチング・トランジスタ19を制御す
るための周波数186KHzのスイッチング・パルスを発生す
る。
を介してデューティ制御回路７へ供給される。デューテ
ィ制御回路７及びパワー制御回路８は、スイッチング・
レギュレータのスイッチング・トランジスタ19を制御す
るための周波数186KHzのスイッチング・パルスを発生す
る。
1280ドット/1水平ラインを必要とする文字表示モードの
ための64KHzの水平同期パルス列87を表示制御回路１が
波形整形回路２を介してAFC3へ供給する時、AFC3は、鋸
歯状波81の周波数を周波数192KHz（＝64KHz×３）に自
動的にロックして鋸歯状波86を発生する。即ち、水平同
期パルス87の先縁が鋸歯状波81の正に向かう部分の中点
100、100D及び100Cに整列するように、AFC3は鋸歯状波8
1を修正して鋸歯状波86を発生する。
ための64KHzの水平同期パルス列87を表示制御回路１が
波形整形回路２を介してAFC3へ供給する時、AFC3は、鋸
歯状波81の周波数を周波数192KHz（＝64KHz×３）に自
動的にロックして鋸歯状波86を発生する。即ち、水平同
期パルス87の先縁が鋸歯状波81の正に向かう部分の中点
100、100D及び100Cに整列するように、AFC3は鋸歯状波8
1を修正して鋸歯状波86を発生する。
周波数192KHzの鋸歯状波86は、位置P2にあるスイッチ15
を介してデューティ制御回路７に供給される。デューテ
ィ制御回路７及びパワー制御回路８は、スイッチング・
レギュレータのスイッチング・トランジスタ19を制御す
るための周波数192KHzのスイッチング・パルスを発生す
る。
を介してデューティ制御回路７に供給される。デューテ
ィ制御回路７及びパワー制御回路８は、スイッチング・
レギュレータのスイッチング・トランジスタ19を制御す
るための周波数192KHzのスイッチング・パルスを発生す
る。
1056ドット/1水平ラインを必要とする文字表示モードに
対する48KHzの水平周期パルス列を表示制御回路１が、
波形整形回路２を介してAFC3へ供給する時、AFC3は、鋸
歯状波81の周波数を周波数192KHz（＝48KHz×４）に自
動的にロックして鋸歯状波86を発生する。即ち、水平同
期パルス88の先縁が鋸歯状波81の正に向かう部分の中点
100及び100Eと整列するようにAFC3は鋸歯状波81を修正
して鋸歯状波86を発生する。
対する48KHzの水平周期パルス列を表示制御回路１が、
波形整形回路２を介してAFC3へ供給する時、AFC3は、鋸
歯状波81の周波数を周波数192KHz（＝48KHz×４）に自
動的にロックして鋸歯状波86を発生する。即ち、水平同
期パルス88の先縁が鋸歯状波81の正に向かう部分の中点
100及び100Eと整列するようにAFC3は鋸歯状波81を修正
して鋸歯状波86を発生する。
周波数192KHzの鋸歯状波86は、位置P2にあるスイツチ15
を介してデューティ制御回路７に供給される。デューテ
ィ制御回路７及びパワー制御回路８は、スイッチング・
レギュレータのスイッチング・トランジスタ19を制御す
るための192KHzのスイッチング・パルスを発生する。
を介してデューティ制御回路７に供給される。デューテ
ィ制御回路７及びパワー制御回路８は、スイッチング・
レギュレータのスイッチング・トランジスタ19を制御す
るための192KHzのスイッチング・パルスを発生する。
上述の説明から明らかな如く、本発明に従う電源装置
は、周波数31KHz、38KHz、48KHz及び64KHzの周波数の水
平同期パルス列に応答して周波数186KHz、190KHz及び19
2KHzのスイッチング・パルスを発生し、そしてスイッチ
ング・レギュレータに対するスイッチング・パルスのこ
れらの周波数は、非常に狭いレンジ即ち192KHz−186KHz
＝6KHzに入る。
は、周波数31KHz、38KHz、48KHz及び64KHzの周波数の水
平同期パルス列に応答して周波数186KHz、190KHz及び19
2KHzのスイッチング・パルスを発生し、そしてスイッチ
ング・レギュレータに対するスイッチング・パルスのこ
れらの周波数は、非常に狭いレンジ即ち192KHz−186KHz
＝6KHzに入る。
本発明により実現される、31KHz、38KHz、48KHz及び64K
Hzをカバーする6KHzをカバーする6KHzのレンジと従来技
術の項で説明した31KHz及び48KHzだけをカバーする51KH
zのレンジとを比較すると、スイッチング・レギュレー
タへ供給されるスイッチング周波数のレンジは本発明に
より著しく狭くされることができる。
Hzをカバーする6KHzをカバーする6KHzのレンジと従来技
術の項で説明した31KHz及び48KHzだけをカバーする51KH
zのレンジとを比較すると、スイッチング・レギュレー
タへ供給されるスイッチング周波数のレンジは本発明に
より著しく狭くされることができる。
スイッチング周波数のレンジが狭くなると、次のパラメ
ータがスイッチング周波数に依存するというために電源
回路の設計が容易となり、又電源装置の全体的な動作効
率が高くなる。
ータがスイッチング周波数に依存するというために電源
回路の設計が容易となり、又電源装置の全体的な動作効
率が高くなる。
代表的なパラメータは スイッチング変圧器20のコア・サイズ 整流ダイオード21のスイッチング速度のレンジ 平滑コンデンサ22のサイズ及び容量 回路素子の熱減少設計 本発明に従う電源装置の実施例は、４つの周波数31KH
z、38KHz、48KHz及び64KHzの水平同期パルス列を選択的
に発生し、そして31KHzの水平同期パルス列に対して186
KHzのスイッチング・パルスを、38KHzの水平同期パルス
列に対して190KHzのスイッチング・パルスを、48KHz及
び64KHzの水平同期パルス列に対して192KHzのスイッチ
ング・パルスを発生する。そして31KHzに対して乗数６
が、38KHzに対して乗数５が48KHzに対して乗数４が、そ
して64KHzに対して乗数３が、最も狭いスイッチング周
波数レンジ即ち6KHzを得るように選択される。スイッチ
ング周波数レンジの選択は第３図のブロック305の動作
により行なわれる。
z、38KHz、48KHz及び64KHzの水平同期パルス列を選択的
に発生し、そして31KHzの水平同期パルス列に対して186
KHzのスイッチング・パルスを、38KHzの水平同期パルス
列に対して190KHzのスイッチング・パルスを、48KHz及
び64KHzの水平同期パルス列に対して192KHzのスイッチ
ング・パルスを発生する。そして31KHzに対して乗数６
が、38KHzに対して乗数５が48KHzに対して乗数４が、そ
して64KHzに対して乗数３が、最も狭いスイッチング周
波数レンジ即ち6KHzを得るように選択される。スイッチ
ング周波数レンジの選択は第３図のブロック305の動作
により行なわれる。
表示制御回路１が31KHz及び38KHzの２つの水平同期モー
ドを有する場合を第５図を参照して説明すると、第３図
のブロック305の動作は、31KHzの水平同期パルス・列に
対してスイッチング周波数155KHzを、そして38KHzの水
平同期パルス列に対してスイッチング周波数152KHzを選
択する。その理由は、第５図から明らかな如く、31KHz
及び38KHzの水平同期パルス列に対するレンジのうち、
レンジ157KHz−150KHz＝7KHzが最も広い共通のロック・
レンジであるからである。そして基本周波数153.5KHzが
選択され、そして31KHzに対しては155KHzにそして38KHz
に対しては152KHzに修正される。基本周波数153.5KHz
は、この水平同期パルス列の特定な組合わせに対して使
用される周波数としてレジスタ6Eに記憶される。
ドを有する場合を第５図を参照して説明すると、第３図
のブロック305の動作は、31KHzの水平同期パルス・列に
対してスイッチング周波数155KHzを、そして38KHzの水
平同期パルス列に対してスイッチング周波数152KHzを選
択する。その理由は、第５図から明らかな如く、31KHz
及び38KHzの水平同期パルス列に対するレンジのうち、
レンジ157KHz−150KHz＝7KHzが最も広い共通のロック・
レンジであるからである。そして基本周波数153.5KHzが
選択され、そして31KHzに対しては155KHzにそして38KHz
に対しては152KHzに修正される。基本周波数153.5KHz
は、この水平同期パルス列の特定な組合わせに対して使
用される周波数としてレジスタ6Eに記憶される。
スイッチング・パルスの周波数155KHzは、水平同期パル
ス列の周波数31KHzのＮ倍（Ｎは正の整数でＮ＝５）で
あり、そしてスイッチング・パルスの周波数152KHzは水
平同期パルス列の周波数38KHzのＭ倍（Ｍは正の整数、
Ｍ＝４）である。そして乗数Ｎ＝５及びＭ＝４は最も狭
いスイッチング周波数レンジ即ち3KHzを与えるように選
択される。
ス列の周波数31KHzのＮ倍（Ｎは正の整数でＮ＝５）で
あり、そしてスイッチング・パルスの周波数152KHzは水
平同期パルス列の周波数38KHzのＭ倍（Ｍは正の整数、
Ｍ＝４）である。そして乗数Ｎ＝５及びＭ＝４は最も狭
いスイッチング周波数レンジ即ち3KHzを与えるように選
択される。
正の最大値を有する最も広いレンジ９を選択する理由
は、温度変動に基づく基本周波数のシフトに対する大き
な許容範囲を与えることであり、これにより電源装置の
安定正が著しく増大されることに注目されたい。レンジ
９即ち4KHzが広くなると、スイッチング・レギュレータ
型の電源回路の結果的なスイッチング周波数レンジ即ち
6KHzは狭くなる。
は、温度変動に基づく基本周波数のシフトに対する大き
な許容範囲を与えることであり、これにより電源装置の
安定正が著しく増大されることに注目されたい。レンジ
９即ち4KHzが広くなると、スイッチング・レギュレータ
型の電源回路の結果的なスイッチング周波数レンジ即ち
6KHzは狭くなる。
上述の如く、水平同期パルス列の周波数即ち31KHz、38K
Hz、48KHz及び64KHzは初期設定期間にレジスタ6Dに記憶
され、そしてこの特定な水平同期パルス列の組合わせに
対する基本周波数189KHzが選択されそしてレジスタ6Eに
記憶される。
Hz、48KHz及び64KHzは初期設定期間にレジスタ6Dに記憶
され、そしてこの特定な水平同期パルス列の組合わせに
対する基本周波数189KHzが選択されそしてレジスタ6Eに
記憶される。
基本周波数は水平同期周波数の組合わせに依存して選択
される。従って、制御装置10は、表示制御回路１から与
えられる水平同期パルス列の周波数がレジスタ6Dの周波
数と等しいかどうかを調べる。上述の如くに、レジスタ
6Dの周波数が31KHz、38KHz、48KHz及び64KHzでそしてレ
ジスタ6Eの周波数が189KHzであるとし、更に、新たに接
続された表示制御回路１が31KHz及び38KHzを発生すると
する。この場合、31KHz、38KHz、48KHz及び64KHzという
古い組合わせは、31KHzと38KHzとの新しい組合わせと異
なる。従って制御装置10は、レジスタ6D及び6Eの古い値
をリセットし、そして第３図のテスト動作を開始して、
新たな組合わせ即ち31KHz及び38KHzに対する新たな値15
3.5KHzを見い出す。レジスタ6Eの古い値189KHzは新しい
値153.5KHzに代えられ、そしてレジスタ6Dの古い値31KH
z、38KHz、48KHz及び64KHzは新しい値31KHzと38KHzに代
えられる。
される。従って、制御装置10は、表示制御回路１から与
えられる水平同期パルス列の周波数がレジスタ6Dの周波
数と等しいかどうかを調べる。上述の如くに、レジスタ
6Dの周波数が31KHz、38KHz、48KHz及び64KHzでそしてレ
ジスタ6Eの周波数が189KHzであるとし、更に、新たに接
続された表示制御回路１が31KHz及び38KHzを発生すると
する。この場合、31KHz、38KHz、48KHz及び64KHzという
古い組合わせは、31KHzと38KHzとの新しい組合わせと異
なる。従って制御装置10は、レジスタ6D及び6Eの古い値
をリセットし、そして第３図のテスト動作を開始して、
新たな組合わせ即ち31KHz及び38KHzに対する新たな値15
3.5KHzを見い出す。レジスタ6Eの古い値189KHzは新しい
値153.5KHzに代えられ、そしてレジスタ6Dの古い値31KH
z、38KHz、48KHz及び64KHzは新しい値31KHzと38KHzに代
えられる。
このようにして、初期セット・アップ期間に制御装置10
は、表示制御回路１から与えられる水平同期パルス列の
周波数がレジスタ6D内の周波数と等しいか否かを調べ
る。もしもイエスならば、制御装置10は、新たなテスト
動作を開始することなく、レジスタ6Eに記憶されている
周波数を基本周波数として用いる。もしもノーであるな
らば、制御装置10は、レジスタ6D及び6Eの値をリセット
し、そしてテスト動作を開始して、水平同期周波数の新
たな組合わせに対する新たな基本周波数を見い出す。
は、表示制御回路１から与えられる水平同期パルス列の
周波数がレジスタ6D内の周波数と等しいか否かを調べ
る。もしもイエスならば、制御装置10は、新たなテスト
動作を開始することなく、レジスタ6Eに記憶されている
周波数を基本周波数として用いる。もしもノーであるな
らば、制御装置10は、レジスタ6D及び6Eの値をリセット
し、そしてテスト動作を開始して、水平同期周波数の新
たな組合わせに対する新たな基本周波数を見い出す。
第９図は第１図に示す周波数検出回路４の詳細を示し、
そしてこの回路４は比較回路41、レジスタ42、ゲート43
及び44並びに論理回路45を有する。第５図に示す31KHz
の水平同期周波数を用いてこの回路４の動作を説明する
と、発振回路3Aは、前述の如く、テスト期間に線13上の
鋸歯状波の周波数を徐々に増大する。発振回路3Aは又周
波数を示す信号を線46を介してレジスタ42に供給する。
第５図に示す如く、周波数が57KHzを超えると、AFC3の
出力線14上の鋸歯状波の周波数は62KHzにロック即ち同
期される。このロックされた状態は、比較回路41により
検出される。更に具体的に言うと、第４図の表6Aに記憶
されている31KHzの倍数62KHz、93KHz、124KHz、155KH
z、186KHz、217KHz及び248KHzがAFC3からの線14上の出
力周波数と順番に比較される。出力周波数が62KHzに等
しくなると、比較回路41は線47にゲート・パルスを発生
する。この時、レジスタ42は直前の周波数即ちこの場合
は57KHzを記憶している。周波数62KHzは又線48を介して
ゲート43に供給される。ロック開始周波数（FS）57KHz
及びロック周波数（FL）の両方は、線47上のゲート・パ
ルスにより論理回路45に供給される。論理回路45は、式
FE＝FL＋（FL−FS）を用いてロック終了周波数FEを計算
し、そして周波数FS、FL及びFEを制御装置10に供給し、
そしてこれはこれらの周波数を第６図のテーブル6Bに記
憶する。発振回路3Aの周波数が、ロック開始周波数
（FS）88KHz、119KHz、150KHz、181KHz、212KHz及び243
KHzを夫々超える時に上述と同じ動作が行なわれ、そし
て第６図のテーブル6Bが完成される。
そしてこの回路４は比較回路41、レジスタ42、ゲート43
及び44並びに論理回路45を有する。第５図に示す31KHz
の水平同期周波数を用いてこの回路４の動作を説明する
と、発振回路3Aは、前述の如く、テスト期間に線13上の
鋸歯状波の周波数を徐々に増大する。発振回路3Aは又周
波数を示す信号を線46を介してレジスタ42に供給する。
第５図に示す如く、周波数が57KHzを超えると、AFC3の
出力線14上の鋸歯状波の周波数は62KHzにロック即ち同
期される。このロックされた状態は、比較回路41により
検出される。更に具体的に言うと、第４図の表6Aに記憶
されている31KHzの倍数62KHz、93KHz、124KHz、155KH
z、186KHz、217KHz及び248KHzがAFC3からの線14上の出
力周波数と順番に比較される。出力周波数が62KHzに等
しくなると、比較回路41は線47にゲート・パルスを発生
する。この時、レジスタ42は直前の周波数即ちこの場合
は57KHzを記憶している。周波数62KHzは又線48を介して
ゲート43に供給される。ロック開始周波数（FS）57KHz
及びロック周波数（FL）の両方は、線47上のゲート・パ
ルスにより論理回路45に供給される。論理回路45は、式
FE＝FL＋（FL−FS）を用いてロック終了周波数FEを計算
し、そして周波数FS、FL及びFEを制御装置10に供給し、
そしてこれはこれらの周波数を第６図のテーブル6Bに記
憶する。発振回路3Aの周波数が、ロック開始周波数
（FS）88KHz、119KHz、150KHz、181KHz、212KHz及び243
KHzを夫々超える時に上述と同じ動作が行なわれ、そし
て第６図のテーブル6Bが完成される。
E.発明の効果 本発明に従うと、電源装置は、複数の水平同期周波数の
数倍迄の高い周波数で動作されることができ、そして又
複数の水平同期周波数に同期されることができる。
数倍迄の高い周波数で動作されることができ、そして又
複数の水平同期周波数に同期されることができる。
式FL＝FH×Ｎ（ここでFLは水平同期パルス列の周波数そ
してＮは正の整数）により得られる互いに近接した倍数
が選択されるので、接続される電源回路に要求される動
作レンジは最小にされ、それにより前述の主要設計パラ
メータは、全ての水平同期パルス列に対する動作条件を
最適化するように選択されることができる。更に、スイ
ッチング周波数が比較的高いので、電源装置の全体的な
効率は著しく改善されることができ、そしてその大きさ
は小さくされることができる。
してＮは正の整数）により得られる互いに近接した倍数
が選択されるので、接続される電源回路に要求される動
作レンジは最小にされ、それにより前述の主要設計パラ
メータは、全ての水平同期パルス列に対する動作条件を
最適化するように選択されることができる。更に、スイ
ッチング周波数が比較的高いので、電源装置の全体的な
効率は著しく改善されることができ、そしてその大きさ
は小さくされることができる。
第１図は本発明に従う電源装置の回路ブロック図、第２
図は第１図の回路の種々な接続点における波形を示す
図、第３図は第１図の回路により行なわれる動作のフロ
ーチャート、第４図はテーブル6Aの内容を示す図、第５
図はAFCの出力を示す図、第６図及び第７図はテーブル6
B及び6Cの内容を示す図、第８図はAFCにより発生される
基本鋸歯状波及び修正された種々な鋸歯状波を示す図、
第９図は周波数検出回路を示す図。 １……表示制御回路、２……波形整形回路、３……AF
C、４……周波数検出回路、７……デューティ制御回
路、８……パワー制御回路、９……スイッチング・レギ
ュレータ型電源回路、10……制御装置。
図は第１図の回路の種々な接続点における波形を示す
図、第３図は第１図の回路により行なわれる動作のフロ
ーチャート、第４図はテーブル6Aの内容を示す図、第５
図はAFCの出力を示す図、第６図及び第７図はテーブル6
B及び6Cの内容を示す図、第８図はAFCにより発生される
基本鋸歯状波及び修正された種々な鋸歯状波を示す図、
第９図は周波数検出回路を示す図。 １……表示制御回路、２……波形整形回路、３……AF
C、４……周波数検出回路、７……デューティ制御回
路、８……パワー制御回路、９……スイッチング・レギ
ュレータ型電源回路、10……制御装置。
Claims (1)
- 【請求項１】互いに周波数の異なる複数の水平同期パル
ス列のうちの１つを選択的に発生する第１の手段と、 前記複数の水平同期パルス列のそれぞれの周波数（F1,F
2,…）を受け取ってスイッチング周波数（FSW）を決定
する周波数決定手段と、 前記複数の水平同期パルス列のうちの１つを受け取っ
て、該水平同期パルス列の整数倍と略同一の前記決定さ
れたスイッチング周波数FSWにてスイッチング・パルス
列を発生する第２の手段と、 前記スイッチング・パルス列を受け取ってスイッチング
周波数FSWのレンジで動作するスイッチング・レギュレ
ータ型の電源手段と、 を備え、さらに、前記周波数決定手段は、演算処理を行
なう制御手段と、第１の手段が発生する複数の水平同期
パルス列の各周波数値（F1,F2,…）を一時格納するため
の第１のレジスタと、第１のレジスタをもとに前記制御
手段が計算した各周波数（F1,F2,…）の整数倍を格納す
る第２のレジスタと、前記第２のレジスタが格納した前
記各周波数（F1,F2,…）の各整数倍にロック可能である
と前記制御手段が判断したレンジを該整数倍された周波
数と関連付けて格納する第３のレジスタと、前記複数の
周波数（F1,F2,…）の各々から１つずつレンジを取り出
した各組の中で前記制御手段が求めた上限と下限の差分
を該整数倍の情報と関連付けて格納する第４のレジスタ
と、前記第４のレジスタの中で差分が正の最小値である
と前記制御手段が判断した周波数レンジをスイッチング
周波数FSWとして格納する第５のレジスタを含むことを
特徴とする電源装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2205273A JPH0769670B2 (ja) | 1990-08-03 | 1990-08-03 | 電源装置 |
| US07/722,462 US5132891A (en) | 1990-08-03 | 1991-06-27 | Power supply apparatus |
| DE69105400T DE69105400T2 (de) | 1990-08-03 | 1991-07-29 | Schaltnetzteil. |
| EP91306914A EP0469821B1 (en) | 1990-08-03 | 1991-07-29 | Switch mode power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2205273A JPH0769670B2 (ja) | 1990-08-03 | 1990-08-03 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0491579A JPH0491579A (ja) | 1992-03-25 |
| JPH0769670B2 true JPH0769670B2 (ja) | 1995-07-31 |
Family
ID=16504247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2205273A Expired - Lifetime JPH0769670B2 (ja) | 1990-08-03 | 1990-08-03 | 電源装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5132891A (ja) |
| EP (1) | EP0469821B1 (ja) |
| JP (1) | JPH0769670B2 (ja) |
| DE (1) | DE69105400T2 (ja) |
Families Citing this family (15)
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| US5841313A (en) * | 1995-08-30 | 1998-11-24 | Cherry Semiconductor Corporation | Switch with programmable delay |
| US6111451A (en) * | 1997-05-19 | 2000-08-29 | Micron Technology, Inc. | Efficient VCCP supply with regulation for voltage control |
| KR100219659B1 (ko) * | 1997-08-27 | 1999-09-01 | 윤종용 | 인쇄기용 전원공급제어장치 |
| DE19859538A1 (de) * | 1997-12-26 | 1999-07-08 | Ricoh Kk | Energiezufuhreinrichtung bzw. Netzteil und Verfahren für ein elektrofotografisches Gerät |
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| KR100471058B1 (ko) * | 2001-10-23 | 2005-03-08 | 삼성전자주식회사 | 디스플레이장치 |
| JP2005530412A (ja) * | 2002-06-18 | 2005-10-06 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 陰極線管の偏向回路などの負荷上で電気信号を制御する制御回路および方法 |
| US20040090802A1 (en) * | 2002-11-01 | 2004-05-13 | Sierra Wireless, Inc., A Canadian Corporation | Noise suppression in switching power supplies |
| JP2004357645A (ja) * | 2003-06-09 | 2004-12-24 | Daisen Sangyo:Kk | 包装済みコンニャク |
| DE10329829A1 (de) * | 2003-07-02 | 2005-01-20 | Deutsche Thomson-Brandt Gmbh | Schaltnetzteil mit Synchronisierung |
| US7728571B2 (en) * | 2007-11-06 | 2010-06-01 | Richtek Technology Corporation, R.O.C. | Load-dependent frequency jittering circuit and load-dependent frequency jittering method |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3706023A (en) * | 1969-10-03 | 1972-12-12 | Tokyo Shibaura Electric Co | High voltage regulation circuit for television receiver |
| JPS52100929A (en) * | 1976-02-20 | 1977-08-24 | Hitachi Ltd | High-voltage protection circuit of tv receiver |
| US4524411A (en) * | 1982-09-29 | 1985-06-18 | Rca Corporation | Regulated power supply circuit |
| US4516168A (en) * | 1982-11-30 | 1985-05-07 | Rca Corporation | Shutdown circuit for a switching regulator in a remote controlled television receiver |
| US4692852A (en) * | 1986-06-25 | 1987-09-08 | Rca Corporation | Switching power supply with raster width stabilization |
| JPH01189284A (ja) * | 1988-01-22 | 1989-07-28 | Fujitsu Ltd | 同期分離回路 |
| JPH0721699B2 (ja) * | 1988-04-21 | 1995-03-08 | 株式会社日立製作所 | Ｃｒｔモニタの電源回路 |
-
1990
- 1990-08-03 JP JP2205273A patent/JPH0769670B2/ja not_active Expired - Lifetime
-
1991
- 1991-06-27 US US07/722,462 patent/US5132891A/en not_active Expired - Fee Related
- 1991-07-29 EP EP91306914A patent/EP0469821B1/en not_active Expired - Lifetime
- 1991-07-29 DE DE69105400T patent/DE69105400T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69105400D1 (de) | 1995-01-12 |
| US5132891A (en) | 1992-07-21 |
| JPH0491579A (ja) | 1992-03-25 |
| EP0469821A2 (en) | 1992-02-05 |
| EP0469821B1 (en) | 1994-11-30 |
| EP0469821A3 (en) | 1992-05-06 |
| DE69105400T2 (de) | 1995-06-08 |
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