JPH0766631A - Ｐｌｌ検波回路 - Google Patents
Ｐｌｌ検波回路Info
- Publication number
- JPH0766631A JPH0766631A JP5212809A JP21280993A JPH0766631A JP H0766631 A JPH0766631 A JP H0766631A JP 5212809 A JP5212809 A JP 5212809A JP 21280993 A JP21280993 A JP 21280993A JP H0766631 A JPH0766631 A JP H0766631A
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- JP
- Japan
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- vco
- output
- detection circuit
- voltage
- control voltage
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 検波出力レベルが一定のＰＬＬ検波回路を得
る。 【構成】 本発明は、制御電圧に応じて発振周波数が変
化するＶＣＯ（７）と、入力信号と前記ＶＣＯの発振出
力信号との位相比較を行なう位相比較器（３）と、該位
相比較器の出力信号の高周波成分を除去した信号を前記
ＶＣＯに制御電圧として印加するＬＰＦ（４）とを有す
るＰＬＬ検波回路において、前記ＶＣＯの制御電圧対発
振周波数の応答感度を調整する調整手段（１４）を設け
たことを特徴とする。
る。 【構成】 本発明は、制御電圧に応じて発振周波数が変
化するＶＣＯ（７）と、入力信号と前記ＶＣＯの発振出
力信号との位相比較を行なう位相比較器（３）と、該位
相比較器の出力信号の高周波成分を除去した信号を前記
ＶＣＯに制御電圧として印加するＬＰＦ（４）とを有す
るＰＬＬ検波回路において、前記ＶＣＯの制御電圧対発
振周波数の応答感度を調整する調整手段（１４）を設け
たことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＭ変調された入力信
号を検波するＰＬＬ検波回路に関するもので、特に検波
出力レベルを一定にできるＰＬＬ検波回路に関する。
号を検波するＰＬＬ検波回路に関するもので、特に検波
出力レベルを一定にできるＰＬＬ検波回路に関する。
【０００２】
【従来の技術】ＰＬＬ回路を利用して、ＦＭ変調された
入力信号の検波を行なうものが知られている。図２は、
その様なＰＬＬ検波回路を示すブロック図で、入力端子
（１）に印加される入力信号の中心周波数と等しい周波
数で発振するＶＣＯ（電圧制御発振器）（２）が設けら
れている。該ＶＣＯ（２）の発振出力信号は、位相比較
器（３）で入力信号との位相比較が行なわれ、そのエラ
ー信号がＬＰＦ（４）に印加される。ＬＰＦ（４）は、
前記エラー信号中の高周波の不要成分を除去し、ＶＣＯ
（２）に発振周波数制御用の信号を印加する。これによ
り、ＶＣＯ（２）は、入力信号の周波数及び位相にロッ
クする。
入力信号の検波を行なうものが知られている。図２は、
その様なＰＬＬ検波回路を示すブロック図で、入力端子
（１）に印加される入力信号の中心周波数と等しい周波
数で発振するＶＣＯ（電圧制御発振器）（２）が設けら
れている。該ＶＣＯ（２）の発振出力信号は、位相比較
器（３）で入力信号との位相比較が行なわれ、そのエラ
ー信号がＬＰＦ（４）に印加される。ＬＰＦ（４）は、
前記エラー信号中の高周波の不要成分を除去し、ＶＣＯ
（２）に発振周波数制御用の信号を印加する。これによ
り、ＶＣＯ（２）は、入力信号の周波数及び位相にロッ
クする。
【０００３】この状態で、入力信号の周波数が変化する
と、その変化に応じた信号（ＦＭ復調信号）がバッファ
（５）から出力端子（６）に得られる。
と、その変化に応じた信号（ＦＭ復調信号）がバッファ
（５）から出力端子（６）に得られる。
【０００４】
【発明が解決しようとする課題】しかしながら、図２の
出力端子（６）には一定レベルの検波出力を得ることが
困難であった。出力レベルを一定にする為にはＡＧＣ回
路やＡＬＣ回路を利用することが考えられるが、回路素
子数が増加すると共に大容量のコンデンサを必要とし、
ＩＣ化を考慮すると問題であった。この為、簡単な方法
でレベル調整が行なえるものが希求されていた。
出力端子（６）には一定レベルの検波出力を得ることが
困難であった。出力レベルを一定にする為にはＡＧＣ回
路やＡＬＣ回路を利用することが考えられるが、回路素
子数が増加すると共に大容量のコンデンサを必要とし、
ＩＣ化を考慮すると問題であった。この為、簡単な方法
でレベル調整が行なえるものが希求されていた。
【０００５】
【課題を解決するための手段】本発明は上述の点に鑑み
成されたもので、制御電圧に応じて発振周波数が変化す
るＶＣＯと、入力信号と前記ＶＣＯの発振出力信号との
位相比較を行なう位相比較器と、該位相比較器の出力信
号の高周波成分を除去した信号を前記ＶＣＯに制御電圧
として印加するＬＰＦとを有するＰＬＬ検波回路におい
て、前記ＶＣＯの制御電圧対発振周波数の応答感度を調
整する調整手段を設け、該調整手段の調整により、前記
ＬＰＦより一定レベルの検波出力信号を得るようにした
ことを特徴とする。
成されたもので、制御電圧に応じて発振周波数が変化す
るＶＣＯと、入力信号と前記ＶＣＯの発振出力信号との
位相比較を行なう位相比較器と、該位相比較器の出力信
号の高周波成分を除去した信号を前記ＶＣＯに制御電圧
として印加するＬＰＦとを有するＰＬＬ検波回路におい
て、前記ＶＣＯの制御電圧対発振周波数の応答感度を調
整する調整手段を設け、該調整手段の調整により、前記
ＬＰＦより一定レベルの検波出力信号を得るようにした
ことを特徴とする。
【０００６】
【作用】本発明に依れば、ＰＬＬ検波回路におけるＶＣ
Ｏの制御電圧対発振周波数の応答感度を変えることによ
り、簡単にＬＰＦからの検波出力信号レベルを調整でき
る。
Ｏの制御電圧対発振周波数の応答感度を変えることによ
り、簡単にＬＰＦからの検波出力信号レベルを調整でき
る。
【０００７】
【実施例】図１は、本発明のＰＬＬ検波回路の一実施例
を示すもので、（７）は互いのベースとコレクタがバッ
ファ用のトランジスタを介して接続され、エミッタ間に
充放電コンデンサ（８）を有する第１及び第２トランジ
スタ（９）及び（１０）と、該第１トランジスタ（９）
のエミッタに接続された第１電流源（１１）と、前記第
２トランジスタ（１０）のエミッタに接続された第２電
流源（１２）とを有し、制御端子（１３）に印加される
検波出力（制御電圧）に応じて発振周波数が変化するＶ
ＣＯ、（１４）はトランジスタ（１５）及び（１６）と
基準電源（１７）とを備えＶＣＯ（７）の出力端子（１
８）の出力信号振幅を変化させる調整手段である。
を示すもので、（７）は互いのベースとコレクタがバッ
ファ用のトランジスタを介して接続され、エミッタ間に
充放電コンデンサ（８）を有する第１及び第２トランジ
スタ（９）及び（１０）と、該第１トランジスタ（９）
のエミッタに接続された第１電流源（１１）と、前記第
２トランジスタ（１０）のエミッタに接続された第２電
流源（１２）とを有し、制御端子（１３）に印加される
検波出力（制御電圧）に応じて発振周波数が変化するＶ
ＣＯ、（１４）はトランジスタ（１５）及び（１６）と
基準電源（１７）とを備えＶＣＯ（７）の出力端子（１
８）の出力信号振幅を変化させる調整手段である。
【０００８】尚、図１において、図２と同一の回路ブロ
ックについては、同一の符号を付し、説明を省略する。
図１のＶＣＯ（７）では、基準電源（１７）の電圧Ｖ1
によって出力端子（１８）の出力信号振幅Ｖ2が定ま
る。即ち、第１及び第２トランジスタ（９）及び（１
０）は、交互にオンし、第１及び第２電流源（１１）及
び（１２）の電流により充放電コンデンサ（８）を交互
に充電し発振しており、出力端子（１８）の最大値ＶH
は第１トランジスタ（９）がオン、第２トランジスタ
（１０）がオフしている時であり、
ックについては、同一の符号を付し、説明を省略する。
図１のＶＣＯ（７）では、基準電源（１７）の電圧Ｖ1
によって出力端子（１８）の出力信号振幅Ｖ2が定ま
る。即ち、第１及び第２トランジスタ（９）及び（１
０）は、交互にオンし、第１及び第２電流源（１１）及
び（１２）の電流により充放電コンデンサ（８）を交互
に充電し発振しており、出力端子（１８）の最大値ＶH
は第１トランジスタ（９）がオン、第２トランジスタ
（１０）がオフしている時であり、
【０００９】
【数１】
【００１０】（但し、ＶBEは、トランジスタのベースエ
ミッタ間電圧）最小値ＶLは、第２トランジスタ（１
０）がオンしている時で、
ミッタ間電圧）最小値ＶLは、第２トランジスタ（１
０）がオンしている時で、
【００１１】
【数２】
【００１２】となる。そこで、式（１）及び式（２）よ
り出力信号の振幅Ｖ2（＝ＶH−ＶL）を求めると、
り出力信号の振幅Ｖ2（＝ＶH−ＶL）を求めると、
【００１３】
【数３】
【００１４】となる。一方、ＶＣＯ（７）の充放電コン
デンサ（８）の容量値をＣ、第１及び第２電流源（１
１）及び（１２）に流れる電流をＩとすると、その発振
周波数ｆは、
デンサ（８）の容量値をＣ、第１及び第２電流源（１
１）及び（１２）に流れる電流をＩとすると、その発振
周波数ｆは、
【００１５】
【数４】
【００１６】となる。制御端子（１３）の制御電圧（検
波出力）ＶSと電流Ｉとの関係は、抵抗（１９）の値を
Ｒとすると、
波出力）ＶSと電流Ｉとの関係は、抵抗（１９）の値を
Ｒとすると、
【００１７】
【数５】
【００１８】と表わされるので、式（５）は
【００１９】
【数６】
【００２０】のように表わされる。この為、式（４）と
式（６）から発振周波数ｆは
式（６）から発振周波数ｆは
【００２１】
【数７】
【００２２】となり、検波出力ＶSは式（７）より
【００２３】
【数８】
【００２４】となる。式（８）の周波数ｆは、入力信号
周波数に追従するので今、周波数ｆ1とｆ2が到来したと
するとその時の検波出力ＶS1とＶS2は
周波数に追従するので今、周波数ｆ1とｆ2が到来したと
するとその時の検波出力ＶS1とＶS2は
【００２５】
【数９】
【００２６】
【数１０】
【００２７】となり、検波出力振幅ＶSAC（＝ＶS1−Ｖ
S2）は
S2）は
【００２８】
【数１１】
【００２９】となる。式（１１）から明らかなように検
波出力振幅ＶSACは、容量値Ｃ、抵抗値や電圧ＶBEで定
まるα及びβ、ＶＣＯ（７）の出力信号振幅Ｖ2によっ
て定まっており、ＩＣ化した際にはマスクズレなどによ
る容量値Ｃ、抵抗値の変動や温度による電圧ＶBEの変動
が発生し、検波出力振幅ＶSACが一定とならない。そこ
で、本発明では式（１１）の出力信号振幅Ｖ2を外部か
ら調整することにより、検波出力振幅ＶSACを一定にし
ている。即ち、式（３）に示す如く、振幅Ｖ2は、基準
電源（１７）の電圧Ｖ1を変えることで変化させられ
る。そこで、基準電源（１７）をＩＣの外部に配置し、
ボリューム等でその値を調整すれば良い。この事は、即
ち、ＶＣＯ（７）の制御電圧対発振周波数の応答感度を
変えることになる。
波出力振幅ＶSACは、容量値Ｃ、抵抗値や電圧ＶBEで定
まるα及びβ、ＶＣＯ（７）の出力信号振幅Ｖ2によっ
て定まっており、ＩＣ化した際にはマスクズレなどによ
る容量値Ｃ、抵抗値の変動や温度による電圧ＶBEの変動
が発生し、検波出力振幅ＶSACが一定とならない。そこ
で、本発明では式（１１）の出力信号振幅Ｖ2を外部か
ら調整することにより、検波出力振幅ＶSACを一定にし
ている。即ち、式（３）に示す如く、振幅Ｖ2は、基準
電源（１７）の電圧Ｖ1を変えることで変化させられ
る。そこで、基準電源（１７）をＩＣの外部に配置し、
ボリューム等でその値を調整すれば良い。この事は、即
ち、ＶＣＯ（７）の制御電圧対発振周波数の応答感度を
変えることになる。
【００３０】又、基準電源（１７）の値を変えるのには
種々の方法が考えられる。例えば、マイクロコンピュー
タからのデジタル信号による調整も可能である。
種々の方法が考えられる。例えば、マイクロコンピュー
タからのデジタル信号による調整も可能である。
【００３１】
【発明の効果】以上述べた如く、本発明に依れば検波出
力レベルを簡単に調整できるＰＬＬ検波回路を提供でき
る。
力レベルを簡単に調整できるＰＬＬ検波回路を提供でき
る。
【図１】本発明のＰＬＬ検波回路を示すブロック図であ
る。
る。
【図２】従来のＰＬＬ検波回路を示すブロック図であ
る。
る。
（３） 位相比較器 （４） ＬＰＦ （７） ＶＣＯ （１４） 調整手段
Claims (2)
- 【請求項１】 制御電圧に応じて発振周波数が変化する
ＶＣＯと、入力信号と前記ＶＣＯの発振出力信号との位
相比較を行なう位相比較器と、該位相比較器の出力信号
の高周波成分を除去した信号を前記ＶＣＯに制御電圧と
して印加するＬＰＦとを有するＰＬＬ検波回路におい
て、 前記ＶＣＯの制御電圧対発振周波数の応答感度を調整す
る調整手段を設け、該調整手段の調整により、前記ＬＰ
Ｆより一定レベルの検波出力信号を得るようにしたこと
を特徴とするＰＬＬ検波回路。 - 【請求項２】 前記ＶＣＯは、互いのベースとコレクタ
が接続され、エミッタ間に充放電コンデンサを有する第
１及び第２トランジスタと、該第１トランジスタのエミ
ッタに接続された第１電流源と、前記第２トランジスタ
のエミッタに接続された第２電流源とを有し、前記調整
手段は、前記第１及び第２トランジスタのコレクタ間に
接続される振幅制限用の電圧源であることを特徴とする
請求項１記載のＰＬＬ検波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5212809A JP3048797B2 (ja) | 1993-08-27 | 1993-08-27 | Ｐｌｌ検波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5212809A JP3048797B2 (ja) | 1993-08-27 | 1993-08-27 | Ｐｌｌ検波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766631A true JPH0766631A (ja) | 1995-03-10 |
| JP3048797B2 JP3048797B2 (ja) | 2000-06-05 |
Family
ID=16628729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5212809A Expired - Fee Related JP3048797B2 (ja) | 1993-08-27 | 1993-08-27 | Ｐｌｌ検波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048797B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6906551B2 (en) | 1996-11-26 | 2005-06-14 | Renesas Technology Corp. | Semiconductor integrated circuit device |
-
1993
- 1993-08-27 JP JP5212809A patent/JP3048797B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6906551B2 (en) | 1996-11-26 | 2005-06-14 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7112999B2 (en) | 1996-11-26 | 2006-09-26 | Renesas Technology Corporation | Semiconductor integrated circuit device |
| US7397282B2 (en) | 1996-11-26 | 2008-07-08 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7518404B2 (en) | 1996-11-26 | 2009-04-14 | Renesas Technology Corp. | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3048797B2 (ja) | 2000-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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