JPH0756880B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0756880B2 JPH0756880B2 JP16175588A JP16175588A JPH0756880B2 JP H0756880 B2 JPH0756880 B2 JP H0756880B2 JP 16175588 A JP16175588 A JP 16175588A JP 16175588 A JP16175588 A JP 16175588A JP H0756880 B2 JPH0756880 B2 JP H0756880B2
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- semiconductor device
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法、特に、素子分離溝に充
填する絶縁膜の製造方法に関するものである。
填する絶縁膜の製造方法に関するものである。
従来の技術 従来、素子分離溝に充填する絶縁膜の形成方法は、第２
図a,bの工程順断面図に示すような構成であった。
図a,bの工程順断面図に示すような構成であった。
第２図a,bにおいて、１は半導体基板、２は第１のシリ
コン酸化膜、３は素子分離溝、４は第２のシリコン酸化
膜を示す。すなわち、まず第２図ａのように、第１のシ
リコン酸化膜２をマスクとして選択的にエッチングし
て、半導体基板１内に深い素子分離溝３を形成する。次
に、第２図ｂのように、第１のシリコン酸化膜２をエッ
チング除去した後、ジクロールシラン（SiH2Cl2）と亜
酸化窒素（N2O）を原料ガスとして、減圧CVD法により、
素子分離溝３を含む半導体基板１表面に第２のシリコン
酸化膜４を堆積し、さらに、エッチバックにより半導体
基板１表面の素子分離溝３以外に存在する第２のシリコ
ン酸化膜４を除去して、素子分離溝３にのみ第２のシリ
コン酸化膜４を充填する。
コン酸化膜、３は素子分離溝、４は第２のシリコン酸化
膜を示す。すなわち、まず第２図ａのように、第１のシ
リコン酸化膜２をマスクとして選択的にエッチングし
て、半導体基板１内に深い素子分離溝３を形成する。次
に、第２図ｂのように、第１のシリコン酸化膜２をエッ
チング除去した後、ジクロールシラン（SiH2Cl2）と亜
酸化窒素（N2O）を原料ガスとして、減圧CVD法により、
素子分離溝３を含む半導体基板１表面に第２のシリコン
酸化膜４を堆積し、さらに、エッチバックにより半導体
基板１表面の素子分離溝３以外に存在する第２のシリコ
ン酸化膜４を除去して、素子分離溝３にのみ第２のシリ
コン酸化膜４を充填する。
発明が解決しようとする課題 このような従来例では、素子分離溝３に充填された第２
のシリコン酸化膜４の膜応力が著しく大きく、素子分離
溝３に大きな膜応力が働き結晶欠陥を誘起してリーク電
流を増大させるという問題があった。
のシリコン酸化膜４の膜応力が著しく大きく、素子分離
溝３に大きな膜応力が働き結晶欠陥を誘起してリーク電
流を増大させるという問題があった。
本発明はこのような問題点を解決するもので、素子分離
溝における結晶欠陥の発生を防止し、リーク電流を抑制
できる半導体装置の製造方法を提供することを目的とす
るものである。
溝における結晶欠陥の発生を防止し、リーク電流を抑制
できる半導体装置の製造方法を提供することを目的とす
るものである。
課題を解決するための手段 この課題を解決するために、本発明は、一導電型半導体
基板内に溝を形成した後、TEOS（テトラエチルオルトシ
リケート）と酸素とアンモニアを原料として、減圧下で
プラズマCVD法または光CVD法により、前記溝にシリコン
オキシナイトライド膜を充填して素子分離用の絶縁膜を
形成する工程を具備した半導体装置の製造方法を提供す
るものである。
基板内に溝を形成した後、TEOS（テトラエチルオルトシ
リケート）と酸素とアンモニアを原料として、減圧下で
プラズマCVD法または光CVD法により、前記溝にシリコン
オキシナイトライド膜を充填して素子分離用の絶縁膜を
形成する工程を具備した半導体装置の製造方法を提供す
るものである。
作用 本発明では、素子分離溝の充填材料として、プラズマCV
D法または光CVD法によるオキシナイトライド膜を用いて
いるため、素子分離溝に働く膜応力を著しく低減でき、
素子分離溝における結晶欠陥の発生を抑制できる。ま
た、原料ガスとしてシランやジクロールシランの代わり
にTEOSを用いているため、素子分離溝に充填されるオキ
シナイトライド膜中に空洞が発生せず信頼性も向上す
る。
D法または光CVD法によるオキシナイトライド膜を用いて
いるため、素子分離溝に働く膜応力を著しく低減でき、
素子分離溝における結晶欠陥の発生を抑制できる。ま
た、原料ガスとしてシランやジクロールシランの代わり
にTEOSを用いているため、素子分離溝に充填されるオキ
シナイトライド膜中に空洞が発生せず信頼性も向上す
る。
実施例 以下、本発明の一実施例について、第１図a,bの工程順
断面図に基づいて説明する。
断面図に基づいて説明する。
まず、第１図ａに示す工程で、第１のシリコン酸化膜２
をマスクとして異方性ドライエッチングにより選択的に
エッチングして、半導体基板１内に、深さ３〜６μｍ程
度の深い素子分離溝３を形成する。次に、第１図ｂに示
す工程で、第１のシリコン酸化膜２をエッチング除去し
た後、プラズマCVD法により、原料ガスとして、TEOS
（テトラエチルオルトシリケート）と酸素とアンモニア
を用いて、反応圧力10〜20Torr、成長温度350〜400℃に
て、屈折率が1.70〜1.80で、膜の圧縮応力が３〜８×10
8dyne/cm2のシリコンオキシナイトライド膜５を素子分
離溝３を含む半導体基板１表面に5000〜10000Å程度堆
積し、さらにエッチバックにより、半導体基板１表面の
素子分離溝３以外に存在するシリコンオキシナイトライ
ド膜５を除去して、素子分離溝３にのみシリコンオキシ
ナイトライド膜５を充填する。
をマスクとして異方性ドライエッチングにより選択的に
エッチングして、半導体基板１内に、深さ３〜６μｍ程
度の深い素子分離溝３を形成する。次に、第１図ｂに示
す工程で、第１のシリコン酸化膜２をエッチング除去し
た後、プラズマCVD法により、原料ガスとして、TEOS
（テトラエチルオルトシリケート）と酸素とアンモニア
を用いて、反応圧力10〜20Torr、成長温度350〜400℃に
て、屈折率が1.70〜1.80で、膜の圧縮応力が３〜８×10
8dyne/cm2のシリコンオキシナイトライド膜５を素子分
離溝３を含む半導体基板１表面に5000〜10000Å程度堆
積し、さらにエッチバックにより、半導体基板１表面の
素子分離溝３以外に存在するシリコンオキシナイトライ
ド膜５を除去して、素子分離溝３にのみシリコンオキシ
ナイトライド膜５を充填する。
発明の効果 以上のように本発明によれば、素子分離溝に働く膜応力
を著しく低減できるため、素子分離溝における結晶欠陥
の発生を防止でき、その結果、リーク電流を抑制できる
効果が得られ、所望の特性の半導体装置を提供すること
ができ、歩留り向上を図ることができる。
を著しく低減できるため、素子分離溝における結晶欠陥
の発生を防止でき、その結果、リーク電流を抑制できる
効果が得られ、所望の特性の半導体装置を提供すること
ができ、歩留り向上を図ることができる。
第１図a,bは本発明の一実施を示す工程順断面図、第２
図a,bは従来例を示す工程順断面図である。 １……半導体基板、２……第１のシリコン酸化膜、３…
…素子分離溝、４……第２のシリコン酸化膜、５……シ
リコンオキシナイトライド膜。
図a,bは従来例を示す工程順断面図である。 １……半導体基板、２……第１のシリコン酸化膜、３…
…素子分離溝、４……第２のシリコン酸化膜、５……シ
リコンオキシナイトライド膜。
Claims (1)
- 【請求項１】一導電型半導体基板内に溝を形成した後、
TEOS（テトラエチルオルトシリケート）と酸素とアンモ
ニアを原料として、減圧下でプラズマCVD法または光CVD
法により、前記溝にシリコンオキシナイトライド膜を充
填して素子分離用の絶縁膜を形成する工程を具備するこ
とを特徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16175588A JPH0756880B2 (ja) | 1988-06-29 | 1988-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16175588A JPH0756880B2 (ja) | 1988-06-29 | 1988-06-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210851A JPH0210851A (ja) | 1990-01-16 |
| JPH0756880B2 true JPH0756880B2 (ja) | 1995-06-14 |
Family
ID=15741274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16175588A Expired - Fee Related JPH0756880B2 (ja) | 1988-06-29 | 1988-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756880B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2814009B2 (ja) * | 1990-06-05 | 1998-10-22 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR100459691B1 (ko) * | 1998-01-05 | 2005-01-17 | 삼성전자주식회사 | 반도체 장치의 트랜치 소자 분리 방법 |
| US6153480A (en) * | 1998-05-08 | 2000-11-28 | Intel Coroporation | Advanced trench sidewall oxide for shallow trench technology |
-
1988
- 1988-06-29 JP JP16175588A patent/JPH0756880B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0210851A (ja) | 1990-01-16 |
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