JPH07507889A

JPH07507889A - ３重冗長遠隔フィールド装置を有するプロセス制御インタフェース・システム

Info

Publication number: JPH07507889A
Application number: JP5517460A
Authority: JP
Inventors: グラサー，ロバート　エス．; ホイ，ロバート　エス．; フェルナンデス　ジー，ポール; グレイ，ティモシー　ジェイ．; ゴードロー，ディーン　ダブリュ．; ホゼスカ，ロバート　ジェイ．; グリーンウィス，ドナルド　ジェイ．; カビット，グレゴリー　ジェイ．; シーハン，ジョセフ　ジュニア．; トーマス、ローウェル　ブイ．
Original assignee: ザ、ダウ、ケミカル、カンパニー
Priority date: 1992-03-31
Filing date: 1993-03-15
Publication date: 1995-08-31
Also published as: MX9301799A; SG55081A1; US6061809A; CA2131156A1; EP1193576A2; US5862315A; EP0869415A3; EP0869415B1; KR100322462B1; DE69332897T2; WO1993020488A2; DE69332897D1; DE69322626T2; EP1300735A2; KR100322461B1; US5428769A; ES2191884T3; HK1011427A1; EP0869415A2; DE69322626D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】３重冗長遠隔フィールド装置を有するプロセス制御インタフエース中システム〔発明の背景〕本発明は、プロセス制御コンピュータと遠隔配置されたそのフィールド計装設備との間のインタフェースに関する。より詳しくは１本発明は、冗長光フアイバ経路によって冗長プロセス制御コンピュータと通信する３重冗長遠隔フィールド装置の分散型ネットワークを含むプロセス制御インタフェース・システムに関する。

あらゆる自動化プロセス制御システムの設計において達成しようとする目標の中で、最も困難かつ捕捉したい目標は、可能であれば一度スタートすれば数年間も無停止で物理的プロセスを制御するという厳しい要求に耐え得る高精度、高速かつ高信頼性の制御システムを提供することである。このことが特に当てはまるのは、コンピュータ・システムの修理のために大規模な複合プロセスの運転を停止させるコストが、プロセスの運転を再開しようとする場合に要する時間、労力および浪費により莫大となり得る。化学プラントでのプロセス制御用途に関してである。

最大の経済効率および最適な製品品質を得るために。

より包括的なプロセス制御の自動化をめる要求が、質および複雑化の両方において増大し続けている。化学プロセスの運転ためのコンピュータ利用制御への依存度が増すにつれて、所望の制御作業のすべてを完遂するために多数のコンピュータを協動させなければならないことは明らかである。このために、当然ながら、最大の故障許容力がめられる制御システムはさらに複雑化される。

プロセス制御コンピュータ・システムの信頼性を高めるために、プロセスの能動的制御に使用される１台以上のコンピュータに対してバックアップコンピュータを配備する多数の試みがこれまでなされている。しかし、アクティブコンピュータからバックアップコンピュータへの制御の迅速な引渡しは、物理的プロセスの運転に影響を与える装置への連続的または透過的な移転を目標とする場合には、達成は困難である。さらに、制御の移転を行うべき条件は、複雑となり、正常運転中に必要とされるプロセッサ時間を消費する可能性がある。

この課題への別の解決法は、３台のアクティブ作動コンピュータによる３重冗長性を供給することである。３台のコンピュータプロセッサを備えることは確かに制御システムの全コストを増大させるが、意思決定のための「多数決」の利用が可能となる。この多数決の利益は。

それらのコンピュータのうちの１台の故障に耐える能力をそのコンピュータ・システムに付加するだけでなく。

行なわれる決定が正確であることを保証するためにも役立つ。即ち、何らかの決定に対する３台のコンピュータのうちの２台が一致すれば、その決定が最終的に正しい可能性は高くなる。

それにもかかわらず、３重冗長制御が望ましいとわかっていても、真に効果的な３重冗長制御システムを得るには、その３重冗長制御システムの各種領域内での内部故障の取扱いを含め、無数の設計上の課題にまず直面しなければならない。

１組の３台以上のコンピュータ間の相互関係を適切に管理するために多数の試みがなされているが、特に大規模化学プロセス制御への利用に関しては、なおかなりのこの技術を進歩させなければならない。

従って１本発明の主たる目的は、制御される物理的プロセスに影響を及はし得るプロセス制御システムの精度と、ならびに故障に対する全システムの許容度の両者を最大にするために、冗長プロセス制御コンピュータト通信する３重冗長フィールド・コンピュータ装置の分散型ネットワークを提供することにある。

本発明の第２の目的は、連続制御中のプロセスに影響を及はすことなく上記の各コンピュータ装置への更新ソフトウェアの同報通信ダウンロードを可能にする。

３重冗長フィールド・コンピュータの分散型ネットワークを提１共することにある。

本発明の第３の目的は、制御中の物理的プロセスに影響を与えたり、残りの１台以上のコンピュータに制御を行なわせる必要なく、上記コンピュータ装置に含まれる上記コンピュータの１台の回路基板の交換を行なうことのできる３重冗長フィールド・コンピュータ装置を提供することにある。

本発明の第４の目的は、フィールド入出力の独自の裁定プロセスを可能にする３重冗長フィールド・コンピュータ装置を提供することにある。

本発明の第５の目的は、誤りの可能性のある出力信号を自動的にアボートすることのできる３重冗長フィールド・コンピュータ装置を提供することにある。

本発明の第６の目的は、コンピュータ装置に含まれるいずれか２台のコンピュータを一時的にリセットすることができ、さらに必要な場合、残りのコンピュータをより永続的にリセットすることができる。３重冗長フィールド・コンピュータ装置を提供することにある。

本発明の第７の目的は、未処理のセンサ情報を解釈するための１個以上の「スマート」多機能入力回路、および、所要の出力値が得られる方法を独立して決定するための１個以上の「スマート」出力回路を存する１　３重冗長フィールド・コンピュータ装置を提供することにある。

本発明の第８の目的は、連続的に制御されているプロセスに対して非干渉的な、ディジタルおよびアナログ両出力回路の試験方法を提供することにある。

本発明の第９の目的は、負荷状態のもとて定期的に試験することができる高電流出力電源回路およびバックアップバッテリを有する３重冗長フィールド・コンピュータ装置を提供することにある。

〔発明の要約〕

上記の目的を達成するために１本発明は、２つ以上の同時能動通信チャネルを有する双方向通信ネットワークによって意思決定冗長プロセス制御コンピュータと接続されている。複数の独立型の遠隔配置された３重冗長フィールド・コンピュータ装置を提供する。これらの各フィールド・コンピュータ装置は、未処理のアナログおよびディジタルの入力信号を裁定された入力値信号へ所定の時に変換するための、少なくとも３個１組の冗長フィールド・コンピュータを含む。これらの冗長フィールド・コンピュータによって行われる入力裁定方法により。

有効な入力信号の間で多数決一致が得られなかった場合に、５ｅｌｅｃｔ　ＨＩＧＨおよび５ｅｌｅｃｔ　ＬＯＷ等の各入力信号について１選択可能な複数のデフオールド入力条件が可能となる。

これらの裁定された入力値信号を含むメツセージは。

各フィールド・コンピュータ装置から冗長プロセス制御コンピュータへマルチレベル・光ファイバ・ネットワークによって転送される。この光ファイバ・ネットワークにより、実際の通信試験が可能となり１　また、信号分配の基本レベルでの信号伝送方向が通信障害の場合には逆向きとなるように設計されている。適切なプロセス制御の決定が下されると、フィールド・コンピュータ装置は。

冗長プロセス制御コンピュータからこの光ファイバ・ネットワークによって出力値信号を受信する。

また、フィールド・コンピュータ装置は、物理的プロセスの運転に影響を及ぼす装置へ伝送される各出力信号用の１組の個別のアボート回路を含む。これらのアボート回路は、事実上、出力値信号は３台の各冗長フィールド・コンピュータによって個別に裁定せしめられる。このソフトウェア裁定プロセスは、Ｆａｉｌ　５ＡＦＥおよびＦａｉｌ　ＬＡＳＴ等の選択可能な複数のデフオールド出力条件を含む多段階多数決手続きの使用を伴う。

デフオールドの各入出力条件は５例えば、冗長プロセス制御コンピュータにおけるような、ソフトウェアの実施によって決定される。本発明に従うソフトウェアの実施により、デフオールド各入出力条件は、プロセス条件の変更に応答して迅速に変更することができる。

本発明のその他の特徴および利点は、好ましい実施例の詳細な説明および以下の添付図面を読むことによってより明白となるであろう。

〔図面の簡単な説明〕

図１は３本発明に従ったブ０セス制御インタフェース・システムの略図である。

図２は１図１に示した光フアイバ通信ネットワークの部分の略図であり、特にこのネットワークの多機能ブレークアウト回路を示す図である。

図３は１図１に示したプロセス制御インタフェース・システムのブロック図である。

図４は１図１のプロセス制御インタフェース・システムにおけるデータ通信の流れを示すブロック図である・図５は１図１に示した３重冗長フィールド・コンピュータ装置のプロセッサ・シャーシの透視図である。

図６Ａ〜６Ｕは１図５に示した３重冗長フィールド・コンピュータのうちの１台の略図である。

図７Ａ〜７Ｃは２本発明に従ったスマート・シリアル入力回路の略図である。

図７Ｄ〜７Ｍは３図７Ａ〜７Ｃのスマート・シリアル入力回路の動作に関する一連の流れ図である。

図８Ａ〜８Ｅは２本発明に従ったマルチモード・パルス入力回路の略図である。

図８Ｆ〜８Ｑは１図８Ａ〜８Ｅのマルチモード・／＜ルス入力回路の動作に関する一連の流れ図である。

図９Ａ〜９Ｄは１本発明に従った抵抗測定回路の略図である。

図１０Ａは、ディジタル出力信号用アボート回路を特に示す、３重冗長フィールド・コンピュータ装置の一部のブロック図である。図１０Ｂは、アナログ出力信号用アボート回路を特に示す、同様のブロック図である。

図１１Ａ〜１１Ｃは、非干渉試験の可能なディジタル出力回路の略図である。

図１２Ａ〜１２Ｆは１本発明に従ったスマート・アナログ出力回路の略図である。

図１３Ａ〜１３Ｄは１本発明に従ったネットワーク・コントローラ回路の略図である。

図１４Ａ〜１４Ｅは１図４に示したブレークアウト・シリアル通信回路の略図である。

図１５Ａは１図１に示したネットワークで利用されている光ファイバ・レシーバ回路の略図である。図１５Ｂは１図１に示したネットワークで利用されている先ファイバ・トランスミッタ回路の略図である。

図１６Ａ〜１６Ｇは、３重冗長フィールド・コンピュータ装置の電源回路の略図である。

図１７Ａ〜１７１は２本発明に従ったディジタル入出力値に対する裁定方法を示す一連の流れ図である０図１８Ａ〜１８Ｔは１本発明に従ったアナログ入出力値に対する裁定方法を示す一連の流れ図である。

図１９Ａ〜１９Ｍは１図１０Ａに示したディジタル出力回路の非干渉試験方法を示す一連の流れ図である。

図２０Ａ〜２０Ｖは、アナログ・アボート・スイッチの設定方法および、フィールド入出力コンピュータ・コントローラによる図１０Ｂに示したアナログ出力回路の非干渉試験の実施方法を示す一連の流れ図である。

図２１Ａ〜２１Ｓは１図１０Ｂに示したスマート・アナログ出力回路の各々の動作を制御するソフトウェアの一連の流れ図である。

図２２Ａ〜２２Ｒは１図２１Ｂに示した出力制御ルーチンを示す一連の流れ図である。

図２３Ａ〜２３１は、アナログ出力回路によって実行される非干渉試験方法を示す一連の流れ図である。

図２４Ａ〜２４Ｇ、２５Ａ〜２５Ｚ、２６Ａ〜２６Ｚおよび２７Ａ〜２７Ｍは１本発明に従った。ソフトウェアのダウンロード方法を示す一連の流れ図である。

〔好ましい実施例の詳細な説明〕

図１について説明する。分散型３重冗長入出カフイールド・コンピュータ装置１２によるネットワークを有するプロセス制御インタフェース・システム１ｏが示されている。これに関しては１図１には例示のために２台のフィールド・コンピュータ装置１２のみを含んでおり。

また、このインタフェース・システム１０は相当数のフィールド・コンピュータ装置１２を取り扱える能力を有することを評価しなければならない。例えば１本発明に従った１実施例では、インタフェース・システム１０は。

最大６４台のフィールド・コンピュータ装置１２を使用することができる。

フィールド・コンピュータ装置１２は、フィールド計装設備と集中プロセス制御コンピュータ・システムとの間の基本インタフェースとして機能する。以下に述べる実施例では、集中プロセス制御コンピューターシステムは、一般に、１組の冗長プロセス制御コンピュータから成り１　これらは総称的に参照番号１４で示す。２台の同時動作プロセス制御コンピュータの冗長性は、単一の意思決定プロセス制御コンピュータに優るある種の故障許容度上の利点を有するが１本発明の原理はいずれかの特定のプロセス制御コンピュータの設計または構成に限定されるものではないことを評価するべきである。従って。

例えば、適切な状況のもとでは図１に示した２台のプロセス制御コンピュータ１４の代わりに１台だけの、または、３台のプロセス制御コンピュータを利用することが望ましいこともあり得る。

本実施例では、冗長プロセス制御コンピュータ１４は。

フィールド・コンピュータ装置１２から送信される全部の信号に対して並行して動作することが好ましい。すなわち、プロセス制御コンピュータ１４の各々は、フィールド・コンピュータ装置１２からそれらの冗長コンピュータによって受信されたデータにもとづいて独立した決定を下すことができる。プロセス制御コンピュータ１４によってなされた決定は、最終的に適切なフィールド・コンピュータ装置１２によって特定の出力装置（例えば。

弁、ポンプのモータ、反応器の加熱器）へ送信される出浄書（内容に変更なし）力信号値を決定する。これらの出方信号値は、好ましくは、そらの信号が適正なフィールド・コンピュータ装置１２へ伝送される前に、２台のプロセス制御コンピュータ１４の間で少なくともある程度まで一致が計られるが。

２組の別個の出力信号値がフィールド・コンピュータ装置へ通信される可能性もあることを評価しなけれならない。これに関しては、フィールド・コンピュータ装置１２から受信された入力値は、プロセス制御コンピュータ１４において裁定されることができ、その結果出力値の一致または裁定が不要となる。従って、プロセス制御コンピュータの両方がその後、同一セットの裁定入力値により作動することになる。調停可能な値の裁定の好ましい形態の例としては、各プロセス制御コンピュータ１４にある。対応する出力値表が所定の時間の間に比較され。

それらの値の一方をフィールド・コンピュータ装置１２へ送信される各出力値信号として選択することができる。

この出力制御値の選択は、制御されているプロセスの適切な判断基準にもとづいて行われ１例えば、Ｒｉｇｈｔプロセス制御コンピュータ１４ｂによって決定された値が所定の百分率限（例えば、２゜５％）内にあれば、Ｌｅｆｔプロセス制御コンピュータ１４ａによって決定された値が使用される。あるいはまた、それらの値が所定の百分率限界外であると判明した場合、ＬｅｆｔおよびＲｉｇｈｔ両方のプロセス制御コンピュータ１４の異なる出力制御値がそれぞれ、適正なフィールド・コンピュータ装置１２に送られるようにすることもできる。または、ＬｅｆｔおよびＲｉｇｈｔのプロセス制御コンピュータからの異なる出力制御値の選択は、ソフトウェア実行優先権にもとづいて行うこともできる。従って１例えば、あるプロセス条件のもとでは、その値がＬｅｆｔおよびＲｉｇｈｔいずれのプロセス制御コンピュータによって決定されたかにかかわらず、高位または低位いずれか一方の値をフィールド・コンピュータ装置１２へノ送信用に選択することがより適切とみなされることもできる。

各プロセス制御コンピュータ１４は、好ましくは、ネットワーク・コントローラ１６．ネットワーク・コントローラ用デバッグ・パネル１８．および、各種先ファイバ・コンジット２４が接続される光ファイバ・マウントボード２２を支持するトレー２０を含んでいる。図１３Ａ〜１３Ｄに関連してより完全に説明するが、ネットワーク・コントローラ１６は、光ファイバ・コンジット２４によるプロセス制御コンピュータ１４との間の通信トラヒックを指示するために使用される。デバッグ・パネル１８は、ネットワーク・コントローラ１６の特定の動作への窓口を提供するためにディスプレイおよび一連の数値／機能キーを有する。

図１５Ａおよび１５Ｂに関連してより十分に説明するように、各光ファイバ・マウントボード２２は、１＠気信号を光信号に変換するために必要な送信回路および光信号を電気信号に変換するために必要な受信回路を含む。

光ファイバ・コンジット自体に関していえば１　これらの従来の光伝導体はガラスまたはプラスチック製とすることができる。しかし、ガラスファイバを使用すれば、著しく大きな伝送距離を得ることができることは評価されるべきである。

光ファイバ・コンジットは、その高速スルーブツトおよび十分なセキュリティによりフィールド・コンピュータ装置１２とプロセス制御コンピュータ１４との間でメツセージを搬送するために利用されることが好ましいが、適当な用途では他の適切な通信媒体も使用することができることが評価されるべきである。

図１に示す通り、各プロセス制御コンピュータ１４を各フィールド・コンピュータ装置１２と接続する光ファイバ・ネットワークは、各冗長フィールド・コンピュータ用の一連のブレークアウト回路２６を含む。図１４Ａ〜１４Ｅに関連してより完全に説明するように、これらの各ブレークアウト回路は、複数のフィールド・コンピュータ装置１２と冗長プロセス制御コンピュータ１４の１台との開の多重化シリアル通信を容易にするように設計されている。

従って１例えば、ブレークアウト回路２６ａは、Ｌｅｆｔプロセス制御コンピュータ１４ａと最大１０台のフィールド・コンピュータ装置１２との間の多重化シリアル通信を可能にするように構成されている。ブレークアウト回路２６ａはさらに、Ｌｅｆｔプロセス制御コンピュータ１４ａと複数組のフィールド・コンピュータ装置１２との間の多重化シリアル通信を可能にするように構成されているブレークアウト回路２６ｂと光ファイバ・コンジット２８を介して接続されている。これに関しては、ブレークアウト回路２６ａは、ブレークアウト回路２６ｂへの１組のフィールド・コンピュータ装置１２を表わしている。

ブレークアウト回路２６ｂが、主ポート３０および中継ボート３２の両者によってＬｅｆｔプロセス制御コンピュータ１４ａと接続されていることに注目しなければならない。詳しくは、光ファイバ・コンジット３４は。

ブレークアウト回路２６ｂの主ポート３０とＬｅｆｔプロセス制御コンピュータ１４ａとの間を接続しており。

光ファイバ・コンジット３６は、ブレークアウト回路２６ｂの中継ポート３２とＬｅｆｔプロセス制御コンピュータ１４ａとの間を接続している。それにより、光ファイバ・コンジット３４および３６は、Ｌｅｆｔプロセス制御コンピュータ１４ａおよびブレークアウト回路２６ｂをめぐるリングを形成する。以下で詳述するように。

これらのブレークアウト回路は１通信を多重化するだけでなく、主ポート３０で受信されたメツセージをさらに中継ポート３２へ搬送する能力を有するという点で、多機能であるように設計されている。また、メツセージを中継できるというこの能力により１図４に関して説明するように、ネットワーク距離の延長が可能となる。

さらに、ネットワーク・コントローラ１６も、メツセージがプロセス制御コンピュータ１４ａからブレークアウト回路２６ｂの中継ポート３２へ伝送されるように指示する能力を有する。この重要な特徴により１通信が光ファイバ・コンジット３４を通して続けることができない場合に１通信を重大な遮断を伴わずに継続することができる。即ち、プロセス制御コンピュータ１４ａとブレークアウト回路２６ｂとの間のリングの信号通信の方向は１通信障害の場合に逆向きにすることができる。

また、Ｒ４ｇｈｔプロセスプロセス制御コンピュータ１４ｂ−ルド・コンピュータ装置１２との間のほぼ同一の通信ネットワークが、ブレークアウト回路２６ｃおよび２６ｄならびにそれらの関係する光ファイバ・コンジットによって与えられていることが図１から評価されるべきである。従って、信号分配の基本（すなわち、第１の）レベルにおける信号の流れの方向を変更できる能力が、各自のネットワーク・コントローラ１６を介してＬｅｆｔおよびＲｉｇｈｔのプロセス制御コンピュータと接続されたネットワーク通信リングの各々に供給されることが評価されるべきである。

本発明に従えば、これらの各ネットワーク通信リングの完全性は、いずれかの信号がフィールド・コンピュータ装置１２に送信される前に試験される。実際１本発明により、ネットワーク全体の完全性は、信号通信プロセスの予備部分として定期的に試験されることができる。

従って９例えば、全プロセスおよび通信のサイクルが１秒の場合、最低限の基本ネットワーク通信リングの完全性は好ましくは１秒ごとに試験され、この完全性検査は無駄なまたは不完全な通信を回避するのに役立つ。

特に図１によれば、同期パルス（例えば、１バイトメツセージ）が、ネットワーク・コントローラ１６から。

光ファイバ・コンジット３４．ブレークアウト回路２６ｂおよび光ファイバ・コンジット３６によって形成されるリングへ伝送される。この同期パルスの目的は、信号がその反時計回り方向で正しく伝送されているかどうかをＬｅｆｔプロセス制御コンピュータが判断できるようにすることにある。この点に関しては、所定の時間（例えば、３００マイクロ秒のタイムアウト）内に光ファイバ・コンジット３６を介してブレークアウト回路２６ｂの中継ポート３２から同期パルスを受信するということは１通信経路内の切断またはネットワークのこの部分での信号の正しい伝送を妨害するような回路障害がまったく存在しないことを示す。同様の同期パルスはその後。

反対方向でネットワーク・コントローラ１６から伝送される。すなわち、光ファイバ・コンジット３６．ブレークアウト回路２６ｂおよび光ファイバ・コンジット３４によって形成されるリングへ伝送され、信号が時計回り方向で正しく伝送されているかどうかをＬｅｆｔプロセス制御コンピュータが判断できる。

図２によってさらに十分に評価できるように、複数のブレークアウト回路２６を、ネットワークに信号分配の基本レベルを供給するために直列に接続することのできることも明らかである。この点に関して１図示されたリングを囲って第１の同期パルスが循環に成功すれば、各ブレークアウト回路２６ｅ〜２６ｋがこのパルスを受信し中継できたことが裏付けられる。より詳しくは、各ブレークアウト回路２６は好ましくは、それ自身を識別する信号をネットワーク・コントローラ１６に伝送することによってその同期パルスに応答する。しかし例えば。

ブレークアウト回路２６ｋがその同期パルスをネットワーク・コントローラ１６に中継し戻さなければ、その後の反対方向への同期パルスの伝送により、信号の遮断が発生した場所を確定するのに役立つのみならず、プロセス制御コンピュータ１４およびそのネットワーク・コントローラ１６が信号分配の基本レベルにおいて各ブレークアウト回路２６との間で信号の送受信を行なうために必要な必要な経路を決定することが可能になる。完全性試験プロセスの結果として、ネットワーク・コントローラ１６は、各フィールド・コンピュータ装置１２との信号の送信または受信に要する経路情報をランダム・アクセス・メモリ（ＲＡＭ）に記憶する。即ち、フィールド・コンピュータ装置１２の一部に向けられた信号は、先ファイバ・コンジット３４によって伝送されるが、フィールド・コンピュータ装置１２の他の部分に向けられた信号は、同一の全タイミングサイクル（例えば、１秒）の期間に光ファイバ・コンジット３６によって伝送することができる。

また図２は、ブレークアウト回路２６が、ブレークアウト回路２６ｅ〜２６ｆおよび２６ｈ〜２６ｊ等の信号リピータとして機能するのに役立つことを示している。

従って、フィールド・コンピュータ装置１２がプロセス制御コンピュータから相当の距離（例えば、１．６ｋｍ）にある場合、このような遠隔のフィールド・コンピュータ装置が正確な信号受信ができるようにするのに必要な信号転送を行うために、１個以上のブレークアウト回路を使用することができる。

再び図１について説明すれば、各フィールド・コンピュータ装置１２は、プロセッサ・シャーシ３８．ＤＣシヤーシ４０および拡張ＤＣシャーシ４２を含むことが示されている。プロセッサ・シャーシ３８は、フィールド入出力コントローラとしても引用される３個の冗長フィールド・コンピュータ回路、ならびに、それらの関係するアナログ入力（ＡＩ）処理回路、アナログ出力（Ａ　Ｏ）処理回路およびディジタル出力（Ｄ　Ｏ）処理回路を含んでいる。本発明の１形態では、ディジタル入力（ＤＩ）回路はフィールド入出力コントローラ回路基板に含めることもできる。図１に示すように、プロセッサ・シャーシは、フィールド・コンピュータ装置１２の各冗長コンピュータ回路用のデバッグ・パネル４４を備えており。

技術者はこれらの回路の選択された内部動作を視覚的に知ることができる。ＤＣシャーシ４０は一般に３つの機能を提供する。ＤＣシャーシ４０の基本機能は、ＤＣフィールド計装設備用に接続点を提供することである。さらに、ＤＣシャーン４０は、ａ信ネットワークの光ファイバ・コンジット４６および４８を終端させるために利用される先ファイバ・マウント・ボードの取付は場所となる。また、ＤＣシャーン４０は、フィールド・コンピュータ装置１２の回路素子をフィールドで生じる可能性がある高エネルギ・サージ（例えば、落Ｎ）から保護するために使用される受動素子回路基板の取付は場所ともなる。この受動素子回路基板はアナログおよびディジタルの各入力信号用の受動素子回路を含む。それらの受動素子回路は、正の温度係数（ＰＣＴ）の抵抗器およびツェナーダイオードを従来の回路保護構成内に含む。拡張ＤＣシャーン４２は、ディジタル入力およびアナログ入力の必ずしも全部がＤＣシャーシ４０によって収容され得ない場合に、増設のＤ１回路およびＡ１回路ならびに受動素子回路の取付は場所となる。

図１はまた。プロセッサ・シャーン３８の各冗長コンピュータ回路が好ましくは分離型電源５０に接続されることを示している。この電源用回路５０については１図１６Ａ〜１６Ｇによって説明する。これらの各電源用回路５０は、好ましくはそれ自身のバックアップ用バッテリ５２を備えている。バックアップ用バッテリ５２により、電源として通常に供給されている交流電源が一時的に使用不能となった場合に、フィールド・コンピュータ装置１２の無停電作動が容易となる。

従って１電源５０のいずれか１個が故障するかまたはフィールド・コンピュータ装置１２への交流電力供給が遮断されても、そのフィールド・コンピュータ装置１２により制御されている基本的な物理的プロセスには影響を及ぼさないことが評価されるべきである。また、電力の損失恐れを回避するための選択肢として、従来の無停電電源装置を使用できることも評価すべきである。

図３について説明する。分散型インタフェース・システム１０のブロック図が示されている。これに関しては。

図３では１両方向で示されている矢印５４を用いて、信号通信の流れの双方向性が示されている。さらに図３は。

各ブレークアウト回路２６が好ましくはデバッグ・パネル５６を備えていることを示している。ここで説明する各デバッグ・パネル、すなわちデバッグ・パネル１８゜４４および５６は単に、これらのデバッグ・パネルが取付けられている各種回路の保守または修理においてフィールド技術者を支援するために備えられている。さらに図３は１　フィールド・コンピュータ装置１２に接続されているディジタル入力、ディジタル出力、アナログ入力およびアナログ出力用の一般的装置も示している。しかし、後述の説明から評価されるように、各フィールド・コンピュータ装置１２は、相当数の上記のようなフィールド計装設備の入出力を処理することができる。

図４について説明する。インタフェース・システム１０のデータ／コマンド／プログラム信号通信の流れのブロック図である。これに関しては、３個の円形５８〜６２が、フィールド・コンピュータ装置１２への例示的な信号入力を示すために使用されている。従って１例示アナログ入力信号５８は４〜２０ｍＡの電流信号入力を有することができ１例示ディジタル入力信号６０はスイッチの開閉を指示する信号を有することもできる。これらの信号がフィールド・コンピュータ装置１２によって受信されると、それらの信号は「生データ」と呼ばれ（ブロック６４）、また、その生データの全部がフィールド・コンピュータ装置１２の各冗長コンピュータ回路によって読み取られることが評価されるべきである。フィールド・コンピュータ装置１２の各冗長コンピュータ回路は、それ自体の１組の対応する入力センサを備えることができるが１冗長コンピユ一タ回路の各々が同一の入力信号を受信することが好ましい。特定のプロセス状態を検出するために２個以上のセンサを備えることが望ましい場合にも、なお各冗長コンピュータ回路がそれらの対応する各センサから入力信号を受信することが好ましい。

このような場合、冗長コンピュータ回路は、それらの対応する各信号を個別の入力信号として処理することになる。すなわち、流体の流れにおける同一位置での流体の流量を検出するために３個の流量計を使用した場合、３個の冗長コンピュータ回路はそれぞれ、それらの３つの入力信号の各々を処理し、それらの３つの入力信号をそれぞれ相互隣接通信によって相互に共用する。このようにして、それらの冗長コンピュータ回路の全電源を、正確な決定を最終的に下すための最善の機会が得られるように利用することができる。また、ブロック６４は、生データ信号がＤＯＴ値およびＡＯＴ値を含むことを示していることにも注目しなければならない。これらの値は。

フィールド計装設備に送信された出力値がプロセス制御コンピュータ１４ａおよび１４ｂから受信された指令値に従っているかどうかを、フィールド・コンピュータ装置１２の適当な回路およびソフトウェアが判断できるようにするために使用される。フィードバック信号またはトランク信号である。これらのフィードバンク信号またはトラック信号はまた。出力が所要の状態にあることの保証として想定される使用に備えて、プロセス制御コンピュータ１４ａおよび１４ｂへ送信される。

生データ信号が受信されると、各冗長コンピュータ回路は個別にそのデータが妥当であるかどうかを判断する（ブロック６６）。この最初の妥当性検査は、入力回路基板が正しく装着されていなかったり、動作不能であったりした場合に生じるような、不正確な入力データの送信を防止するのに役立つ。また、各冗長コンピュータ回路はそれぞれがフィールドから読み取ったデータの交換も行う。アナログ人力信号の場合、各冗長コンピュータ回路は、それぞれの入力データ信号と隣接コンピュータ回路からの入力データ信号との間の差異をチャネルごとに所定の許容限界にもとづいて比較照合し、その信号が比較的広い範囲の許容水準内にあるか比較的狭い範囲の許容水準内にあるかを判断する。

各入力の妥当性が確認された信号は１図１７Ａ〜１７Ｅおよび図１８Ａ〜１８Ｎの流れ図によってより十分に説明する通り、冗長コンピュータ回路によって個別に裁定される（ブロック６８）。妥当性検証されたデータ信号がソフトウェアにおいて裁定されると、冗長コンピュータ回路は、光ファイバ・コンジット４６〜４８によりプロセス制御コンピュータ１４ａおよび１４ｂへ転送すべき特定の入力値を選択する（ブロック７０）。この点に関しては、フィールド・コンピュータ装置１２には３個の冗長コンピュータ回路が含まれでいるが、この実施例では信号を搬送するために２組の先ファイバ・コンジット４６〜４８だけが使用されていることに注意しなければならない。従って、裁定されたデータ信号は、３個の冗長コンピュータ回路のうちの２個からブレークアウト回路２６（ブロック７２〜７４）およびネットワーク・コントローラ１６（ブロック７６）を介して、プロセス制御コンピュータ１４ａおよび１４ｂへ同時に送信されることが評価されるべきである。

プロセス制御コンピュータ１４ａおよび１４ｂが各自のプロセス制御を決定を下すと、（個別のまたは一致した）出力信号が、ＬｅｆｔおよびＲｉｇｈｔ両方のネットワーク・リングを経て適切なフィールド・コンピュータ装置１２へ同時に送信される。本発明に従えば、出力値信号をＬｅｆｔおよびＲｉｇｈｔ両方のネットワーク環を経て適切なフィールド・コンピュータ装置１２へ同時に送信する必要はない。詳細に言えば、ここで、ＬｅｆｔおよびＲｉｇｈｔのプロセス制御コンピュータ１４ａおよび１４ｂのネットワーク・コントローラ１６は。

それ、らのクロックのタイミングがそれぞれのプロセス制御コンピュータのクロック信号に対して好ましくはソフトウェアで１秒に１回ずつ調整されているとしても、各自のクロックのもとづいて動作することに注目しなければならない。同様にして、プロセス制御コンピュータの一方（例えば、コンピュータ１４ｂ）は、好ましくは自己のクロック信号を他方のプロセス制御コンピュータ（例えば、コンピュータ１４ａ）のクロック信号に合わせる。同様に、フィールド・コンピュータ装置１２の各冗長コンピュータ回路のクロックは、好ましくは各プロセス制御サイクルについてそれらのクロックのいずれか（例えば、Ｌｅｆｔコンピュータ回路）に合わせられる。

従って、プロセス制御コンピュータ１４ａおよび１４ｂ。

ネットワーク・コントローラ１６およびフィールド・コンピュータ装置のそれぞれのクロックは、そのクロック信号を所要の許容差（例えば、４ミリ秒）内に維持するために定期的な調整を行うことができることに注目しなければならない。

いずれにせよ、出力値信号がフィールド・コンピュータ装置１２で受信されると、それらは冗長コンピュータ回路の各々に通信され、ブロック７８の「未裁定データ」となる。その後１本発明に従えば、各冗長コンピュータ回路は、ソフトウェア上でこれ頓の出力値信号を個別に裁定する（ブロック８０）。最後に、各冗長コンピュータ回路は１図１０ＡおよびＩＯＢに関して以下で詳述する１組のアボート回路を介して、裁定された出力値信号をフィールド・ディジタル出力値装置８４およびフィールド・アナログ出力値装置８６へ送信する（ブロック８２）。しかし、ここで、アボート回路が、ソフトウェア裁定を通じて冗長コンピュータ回路により決定を行わせる点に注目しなければならない。

プロセッサ・シャーシ４０の透視図を示す図５について説明する。プロセッサ・シャーシ４０は一般に金属製ハウジング８８およびマザーボード９０を有する。

マザーボード９０は、ハウジング８８の背面によって垂直に支持されているので、バックブレーン・ボードと称することもある。このバックブレーン・ボード９０は、バックブレーン・ボードに装着される各種回路基板を接続するために必要なコネクタおよび導体を含んでいる。この点に関しては１図５は、フィールド・コンピュータ装置１２に含まれる３個の冗長コンピュータ回路９２〜９６の各々について１個別の回路基板を備えていることを示している。このようにして、これらの３個の個別のコンピュータ回路基板９２〜９６のいずれも、他のコンピュータ回路基板の動作に影響を与えずに迅速に取り外し交換することが可能であることが評価されるべきである。

実際、これらのコンピュータ回路基板９２〜９６のいずれも、修理または交換の場合、プロセッサ・シャーシ４０から引き抜くだけでよい。しかし、このコンピュータ回路基板の電力は、その回路基板がプロセッサ・シャーシ４０から取り外され、再設置される間、一時的に遮断されていることが好ましい。いずれにしても、修理されているフィールド・コンピュータ装置からの出力信号によって物理的プロセスが制御され続けていても、他のコマンドまたはソフトウェアの変更はいっさい不要である。

図５はまた１個別のアナログ入力回路基板、ディジタル出力回路基板およびアナログ出力回路基板もバックブレーン・ボード９０に装着されることを示している。これらの各入出力回路基板は、場合に応じて複数の異なる信号入出力を取り扱える能力がある。また、高速アナログ入力回路基板も、交流波形電源システムにおける電気的パラメータを測定するためにフィールド・コンピュータ装置１２内のシャーシ位置のいずれか１つに含めることが可能であることに注目しなければならない・この高速パワーアナライザの説明は、Ｇｌａｚｅｒらにより共有譲渡された１９９０年３月３０日出願の“ＨｉｇｈＳｐｅ６ｄ　Ｐｏｗｅｒ　Ａｎａｌｙｚｅｒ＋と題する特許出願番号箱５０２，０５０号、現在、米国特許番号筒５，１５１，８６８号に見ることができる。この米国特許は、参照により本書と一体を成す。

図６Ａ〜６Ｕについて説明する。冗長コンピュータ回路のうちの１個の略図について説明する。単純化するために、この冗長コンピュータ回路またはフィールド入出力コントローラは、以下では総称的にコントローラ１００と称する。また、この実施例では、コントローラ１００はコンピュータ回路９２〜９６の各々について複製されることも評価しなければならない。しかし、妥当な用途においては他の適切な冗長コンピュータ回路を使用することができ、また、必ずしもその冗長コンピュータ回路の全部を代替させるのではなく、それらの回路の１個以上を更新された回路と代替させることもできることが評価されるべきである。

図６Ａは、コントローラ１００がマイクロプロセッサ回路チップＵ４０を含んでいることを示している。本発明の１形態では、このマイクロプロセッサＵ４０はＩｎｔｅ１社製のマイクロプロセッサ・チップ８０Ｇ３１ＢＨ−１を有するが、用途または技術上の前進が保証されれば、上記チップまたは本明細書中に示した他の回路チップのいずれについても、他の適切なチップを使用してよいことが評価されるべきである。また、コントローラ１００のこのマイクロコンピュータ核は、１２８Ｋｘ８のＥ　Ｐ　ＲＯＭメモリ　（５８２５５Ｐ−５５１）Ｕ４１゜１２８Ｋｘ８のバッテリ・バックアツプＲＡＭメモリ（５８２５５Ｐ−５５１）Ｕ４２およびメモリ・アドレス・ラッチ（７４ＨＣ５７３）を含む。コントローラ１００のマイクロコンピュータ核はさらに１図６Ｂに示したメモリ・コントローラ（ＥＰ１８１０）Ｕ４４を含む。

この実施例では７コントローラ１００のプログラムは。

上記のＥＰＲＯＭ回路またはバッテリ・バックアツプＲＡＭ回路のいずれか一方に記憶させることができる。バッテリ・バックアップＲＡＭの使用は、少なくともある面で特に有利である。すなわち、バッテリ・バックアツプＲＡＭメモリＵ４２は、更新されたプログラムが、そこに記憶された情報の変更に関してメモリ・デバイスを電気的に構成する必要なく、いずれかの使用可能な通信タイムスロットで光ファイバ・ネットワークを通じてプロセス制御コンピュータ１４ａおよび１４ｂからコントローラ１００ヘダウンロードできるようにするのに役だっている。

重要なことであるが、更新プログラムを１個以上のフィールド・コンピュータ装置１２ヘダウンロードするプロセスが、制御されている物理的プロセスの進行中の運転を妨害しないことに注目しなければならない。さらに詳細に言えば、一度に１個のコントローラ１００のプログラムしか更新さないので、その結果、残りの他の２個のコントローラは、各自の現用プログラムのもとてフィールド人出力を処理し続けることができる。本発明の１形態テは、ＲＡＭ　Ｕ４２は、実際のプログラム記憶要求条件が６４Ｋを超えないが、１２８にバイトの記憶容量を有する。これにより、データおよびプログラム・メモリの両者を同一チップ上に格納することができる。記憶容量を倍にすることによって、プログラム・メモリの現在の内容を分配することなく、コントローラがプロセス制御を行っていない間に、更新されたプログラムをロードし、検証することが可能になる。この妥当性検査が完了した後、その更新プログラムは１次のプログラム・サイクルで使用されるためにＲＡＭ　Ｕ４２の下位６４にのメモリ・ロケーションへ移される。

更新されたプログラムがフィールド・コンピュータ装置１２のコントローラ１００の１つのＲＡＭ　Ｕ４２に正しくダウンロードされると１続いて、順に他のコントローラ１００のＲＡＭ　Ｕ４２にロードされる。以下で説明するように、各コントローラ１００は、コントローラ１００の１つに送られた更新プログラムへの、フィールド・コンピュータ装置ｉ！１２の別のコントローラのＲＡＭメモリＵ４２への複写を可能にする１相互隣接シリアル通信リンクを含んでいる。このような相互隣接通信リンクにより、また、コントローラの１つに対して、かかる動作が要求された場合には、別のコントローラのプログラム・メモリを完全に復元させることができる。従って１分散型インタフェース・システム１０の各フィールド・コンピュータ装ｒＩＬ１２は、フィールド・コンピュータ装置でいかなる手動工程も行う必要なく、また、物理的プロセス自体においていかなる遮断も伴わずに、更新されたアブリケーンコン・プログラムを備えることができる。実際、フィールド・コンピュータ装置１２の一部または全部が全体的にアドレス指定されたネットワーク・メツセージによって更新されたプログラムを同時に受信する光ファイバ・ネットワークにより同報通信ダウンロード動作を使用することも可能である。すなわち、プロセス制御コンピュータ１４ａおよび１４ｂは１選択したフィールド・コンピュータ装置へメツセージを送るために、対応する各ブレークアウト回路２６のアドレスを同報メツセージ内に設定することによって１分散型インタフェース・システム１０の適当な数だけのフィールド・コンピュータ装置１２に更新プログラムを送信することができる。

ＲＡＭメモリＵ４２およびＲＯＭ　＜およびブートストラップ）メモリＵ４１は、多重化アドレス／データ・バスＰＯ（ピンＰＯ−１〜ＰＯ−７）および共通アドレス・バスＰ２（ピンＰ２−０〜Ｐ２−７）を共用する。これに関しては、メモリ・アドレス・ラッチＵ４３は、コントローラ１００の各種構成要素により使用されるために多重化アドレス／データ・バスからアドレス・バスＡＤ（ピンＡＤ−０〜ＡＤ−７）を生成する。すなわち。

メモリ・アドレス・ラッチＵ４３は、ＥＰＲＯＭメモリＵ４１などの構成要素による以後の使用のためにピンＰＯ−１〜ＰＯ−７でアドレスまたは部分アドレスを捕捉する。例えば、ピンＡＤ−０，ＡＤ−３およびＡＤ−７は、プログラム可能な論理デバイスであるメモリ・コントローラＵ４４に向けられる。これらのアドレス・ピンおよび他の必要な入力ビン（例えば、／ＷＲ）のディジタル状態に応じて、メモリ・コントローラは、そのチップの内部ソフトウェア構成に従って出力信号を生成する。

このような出力の一例として、メモリ・コントローラは。

ＲＡＭメモリＵ４２の／ＣＥポートに送られる／ＲＡＭ信号を生成する。この特定のメモリ・コントローラＵ４４からの信号によって、ＲＡＭメモリ・チップＵ４２はメモリ・コントローラによって生成されるｒ／ＲＡＭ−ＷＲＪ信号等の他の関係する信号との組合わせによりデータを読み書きすることができる。

図６Ａにはまた１手動リセット・スイッチＳＷ４も示されており、これは、技術者がコントローラ１００のマイクロプロセッサＵ４０をリセットできるようにするためにフィールド・コンピュータ装置１２のフロントパネルに従来通りに配置させることができる。しかし１本発明に従えば、フィールド・コンピュータ装置１２のいずれか２つのコントローラによりオペレータ介入を要さずに残りのコントローラをリセットできる隣接制御リセット回路１０２が備えられている。このリセット回路１０２は、ＮＩＲ８ＴおよびＮ２ＲＳＴの２つの人力信号を有する。これらの信号はそれぞれ、そのコントローラに対する他の隣接コントローラのうちのいずれかからのリセット要求を表している。ＮＩＲ５Ｔ信号は光カプラ（ＭＯＣ８０２１）Ｕ３６に向けて送られ、Ｎ２Ｒ８Ｔその隣接コントローラの少なくとも一方がそのリセット要求信号のディジタル・ステータスを変えるまでは、当該コントローラの動作が禁止される。本発明にもとづく動作方法に従えば、非応答コントローラは、そのコントローラを永久的にリセットさせるという決定が下される前に、一時的にリセットされる。非応答コントローラを一時的にリセットするための最初の決定は、好ましくは。

２つの連続したプロセス制御サイクル（例えば、２秒）の間に何効な入出力通信メツセージが受信されなかった後に下される。従って、この方法は少なくとも１つのプロセス制御サイクルの隣接コントローラ間の通信に対する故障許容を見込んでいることが評価されるべきである。

非応答コントローラが一時的にリセットされた後所定の時間内に（例えば、２０秒）隣接コントローラとの通信を開始しない場合、隣接コントローラは個別にその非応答コントローラの永久リセットを要求する。非応答コントローラが交換または修理されると、永久リセット状態は、それまで非応答状態にあったコントローラを再始動するために、隣接コントローラの適切なデータ・テーブル位置にあるソフトウェア値の変更によって終了させることができる。また、各コントローラ１００は、好ましくは、必要に応じて健全性解析のために記録が使用できるように、各々が隣接コントローラのリセット状態の要求を行った回数のカウントを維持する。

各コントローラは、好ましくは、１プロセス制御サイクル（例えば、１秒）に３回各自の隣接コントローラと通信することに注目しなければならない。詳細に言えば。

コントローラの各々は隣接コントローラと以下の信号を通信する。すなわち、フィールドから受信された入力信号、プロセス制御コンピュータの一方から受信された出力信号、および、以下で詳述する各種診断信号である。

本発明の１形態では、これらの通信はそれぞれ、所定の時間ウィンドウ（例えば、８ミリ秒ごと）中で生起することができる。

また、マイクロマネージャ回路Ｕ２８は２通常＋５ｖのＶＣＣｍ力線の電圧を監視する。この監視機能により。

このＶＣＣｍ力線が瞬時にも所定の電圧（例えば、＋３Ｖ）を下回った場合、一時的リセット状態が適用され得る。さらにマイクロマネージャ回路Ｕ２８は、ＶＣＣ電力線がＯｖにまで低下した場合に、ＲＡＭメモリＵ４２の供給電源をリチウム・バックアップ用バッテリＢ１に切り換えるためにも用いられる。マイクロマネージャ回！８　Ｕ　２８１ｉ　Ｐ　ＲＯＴ　−ＣＥ　ＲＡ　Ｍ信号を制御すル。コノ信号は通常、ＣＥＲＡＭ信号の後に続くが、バッテリ・バックアップ状態の間は高位にラッチされる。重要なことだが、この手順により、上記のメモリ回路は、いずれの新しいデータも各自のメモリ・ロケーションに書き込むことを禁止される。この手順は、停電によるＲ　Ａ　Ｍメモリに含まれるデータの破壊の可能性を防止するために用いられる。

光カブラＵ３５およびＵ３６は、コントローラ１００をその２つの隣接コントローラから電気的に絶縁していることも指摘しなければならない。この実施例では、コントローラのいずれか］っの電気的障害がその隣接コントローラの動作に影響を及ぼさないようにする目的で。

冗長コンピュータ１００の間の通信経路全部を絶縁するために光カブラが受信端で使用されている。

図６ＡのマイクロプロセッサＵ４０からの相互隣接信号送信は１図６Ｈのシリアル通信ドライバ（７４Ｈ１３８）Ｕ３８によって容易となる。図６Ｈに示すように。

マイクロプロセッサＵ４０のシリアル出力ボートからのＴＸＤＡＴＡ信号は、シリアル通信ドライバＵ３８の／Ｇ２Ｂ入カポートに結合される。従って、シリアル通信ドライバＵ３８は、マイクロプロセッサＵ４０からのＴＸＤＡＴＡ信号を、複数の異なる通信経路の１つ以上に送るために使用されていることが評価されるべきである。

これらの通信経路はＮＦＩＴＸＤ信号およびＮＦ２ＴＸＤ信号を含み、これらの信号はそれぞれ、異なる隣接コントローラ１００へのシリアル通信信号を表わしている。

また、４つの追加のシリアル通信出力信号ストリームも備わっている。すなわち、ＴＸＤＡＴＡＡＯ，ＴＸＤＡＴＡＡＩ、ＴＸＤＡＴＡＡ６およびＴＸＤＡＴＡｌ　１である。ＴＸＤＡＴＡＡＯ信号は、アナログ出力値の搬送および以下に説明する非干渉試験を指示するためにフィールド・コンピュータ装置１２のアナログ出力回路に向けて送られる。これに関しては、プロセス制御コンピュータ１４ａおよび１４ｂからフィールド・コンピュータ装ｆｉ！１２へ送信されたアナログ出力値信号は、その後。

コントローラ１００のマイクロプロセッサＵ４０によって処理され（例えば、ソフトウェア裁定）、シリアル通信ドライバＵ３８を介してフィールド・コンピュータ装置の適切なアナログ出力回路基板に送られることが評価されるべきである。さらに、裁定されたアナログ出力値信号は９本発明に従えばその必要がまったくないために。

いずれの隣接コントローラにも送信されないことに注目しなければならない。従って、ここで、他のコントローラのいずれも各自のアナログ出力回路に送信された特定のアナログ出力値号に気づいていないことが評価されるべきである。他の３つのシリアル通信信号（ＴＸＤＡＴＡｌ、、ＴＸＤＡＴＡ６およびＴＸＤＡＴＡＩ　１）は、数値および構成データを要求するために特定のアナログ入力回路へ送信される。

図６Ｈのシリアル通信トライバＵ３８の最後の残りの２つの出力信号は、ＭＡＩＮ　ＸＭＩＴ信号およびＰＲＴ　ＸＭＩＴ信号である。Ｍ　Ａ　Ｉ　Ｎ　Ｘ　Ｍ　Ｉ　Ｔ信号は。

先ファイバ・ネットワークを介してのプロセス制御コンピュータ１４ａおよび１４ｂの一方との通信のために。

図１５Ｂに示すようなトランスミッタ回路へ送られる。

これに関しては、ＭＡＩＮ　ＸＭＩＴ信号はフィールド・コンピュータ装置１２に接続されたブレークアウト回路２６の適切なボートに送られる。ＰＲＴ　ＸＭＩＴ信号は単に、所要の場合に付加的な通信能力を提供するにすぎない。ＬｅｆｔおよびＲｉｇｈｔのコントローラ間のフィールド・コンピュータ装置１２の中間スロットに装着されるコントローラ１００に関しては、この特定の実施例では、ＭＡＩＮ　ＸＭＩＴ信号およびＰＲＴ　ＸＭＩＴ信号用には接続はまったく用意されてない。しかし、特に３台の冗長プロセス制御コンピュータ１４が設けられている場合、光ファイバ・ネットワークは、フィールド・コンピュータ装置１２に含まれる各コントローラ１００に１組の光ファイバ・コンジットを備えるように修正することが可能であることが評価されるべきである。

図６０は、マイクロプロセッサＵ４０の多重化データ／アドレス・バスＰＯに結合されている信号分配回路１０４を示す。マイクロプロセッサＵ４０からこの信号分配回路１０４へ送られた信号は、１組の８進形り型ラッチ回路（７４ＨＣ５７３）Ｕ３７およびＵ３２によって緩衝される。ラッチ回路Ｕ３２はコントローラ１００のデバッグ・パネル４４へ信号を送信するために使用され。

他方、ラッチ回路Ｕ３７は他の複数の回路チップによって用いられる信号分配バスＲＰ（ピンＲＰ−０〜ＲＰ−７）を生成する。図６０でＲＰババス接続された回路チップの各々は、８ビツト・アドレス指定可能ラッチ回路（７５ＨＣ２５９）を有する。

ラッチ回路Ｕ３０およびラッチ回路Ｕ３９の一部は。

バックブレーン・ボード９０を介してコントローラ１００と接続されている特定のディジタル出力回路へ個々のディジタル出力「セット」信号を送信するために（ピン５ＤＯ−１〜５ＤＯ−１０）使用されている。従って。

プロセス制御コンピュータ１４ａおよび１４ｂからフィールド・コンピュータ装置１２へ送信されるディジタル出力値信号は、以後、コントローラ１００のマイクロプロセッサＵ４０によって処理され（例えば、ソフトウェア裁定）、ラッチ回路Ｕ３０およびＵ３９を経てフィールド・コンピュータ装置の適切なディジタル出力回路基板に向けて送信されることが評価されるべきである。

ラッチ回路Ｕ２２．Ｕ２６．Ｕ３４およびＵ３９は。

アナログ出力「アボート」信号ＡＡＯおよびディジタル出力「アボート」信号ＡＤＯを、それぞれ、隣接コントローラのアナログ出力回路ディジタル出力回路へ送信するために使用される。例えば、ラッチ回路Ｕ２２はディジタル出力「アボート」信号ＡＤＯ２−３〜ＡＤＯ２−１０を生成し、ラッチ回路Ｕ２６はディジタル出力［アボート」信号ＡＤＯＩ−２〜ＡＤＯＩ−９を生成する。

この表記は、ラッチ回路Ｕ２２からのディジタル出力「アボート」信号の全部が、この特定のコントローラ回路に対して「隣接コントローラ２」と指定されるコントローラ１００のディジタル出力回路へ向けて送信されることを表す。同様に、ラッチ回路Ｕ２６からのディジタル「アボート」出力信号の全部は、「隣接コントローラ１」と指定されるコントローラのディジタル出力回路へ向けて送信される。また、ＡＤＯＩ−９およびＡＤＯ２−９等に対応する最後の桁を持つ特定の信号は、同一のディジタル出力チャネルに関係している。従って、一連の対応するディジタル出力「アボート」信号は、フィールド・コンピュータ装置１２内の隣接コントローラのディジタル出力回路へ送信されることが評価されるべきである。

アナログ出力「アボート」信号に関しては、これらの信号が本質的にアナログではないことが評価されるべきである。むしろ、ディジタル出力「アボート」信号の場合と同様、アナログ出力「アボート」信号は、高位ディジタル状態（論理の１）または低位ディジタル状態（論理の０）のいずれかである。さらに、ディジタル出力「アボート」信号およびアナログ出力「アボート」信号の両者について対応する表記を使用している。従って。

一連の個別のアナログ出力「アボート」信号は、フィールド・コンピュータ装置１２内の隣接コントローラの各々のアナログ出力回路に送信されることが評価されるべきである。以下でのアナログ出力回路およびディジタル出力回路の説明（例えば１図１０Ａ〜１０Ｂ）によってより明白になるように、これらの出力「アボート」信号は、コントローラ１００の各々によりソフトウェア裁定の決定を行わせるために使用される。これらの裁定の決定は、上述のディジタル出力「セット」信号およびアナログ出力信号によって表わされる。

図６０の信号分配回路１０４は、コントローラ１００の各種機能のために使用されるラッチ回路Ｕ３３も含んでいる。例として、ＦＡＮＯＮ、Ｃ００ＬＯＮおよびＨＥＡＴＯＮ等の、フィールド・コンピュータ装置内部を許容温度範囲内に維持するためのいくつかの温度制御信号が示されている。これらの信号名が示すように、フィールド・コンピュータ装置１２は、そのフィールド・コンピュータ装置がこのような対策が望ましい環境に配置された場合に、１個以上のファン、ヒータおよび／または空冷装置を装備することができる。ＢＡＴ信号は、電源回路５０に関連して説明する負荷試験を開始するために、バッテリ５２の充電器をオフにするために使用される。ＢＡＴＯＦＦ信号は、バッテリ５２の電力を排流する際にフィールド・コンピュータ装置への＋５ｖ電力線を遮断するために使用される。同様に、／Ｃ０Ｎ５ＥＲＶＥ信号は、バッテリの電力を保存するためにフィールド・コンピュータ装置への＋２６Ｖ電力線をオフにするために使用される。ＸＧＦＬＴ信号は、フィールド拳コンピュータ装置の地電位と真の地電位との間の差異を試験する回路を制御するために使用される。

ＤＥＡＤＳＥＴ信号は、デツトマンタイマ・アボート開始回路として使用される再トリガ可能な単安定マルチバイブレータ回路（７４ＬＳ１２２）Ｕ２１に向けて送信される。これに関しては、キャパシタＣ４９および抵抗Ｒ１０２が基本パルス時間を決定し、また、ＤＥＡＤＳＥＴ信号が、／ＡＢＲＥＳ出力信号およびＤＥＡＤ出力信号が各自の遮断状態に切り替わるのを防止するために使用される。図６０に示す通り、／ＡＢＲＥＳ出力信号は、ラッチ回路Ｕ２２．Ｕ２６．Ｕ３０．Ｕ３４およびＵ３９の／ＣＬＲポートに向けて送信される。従って。

／ＡＢＲＥＳ出力信号は、ＤＥＡＤＳＥＴストローブがマイクロプロセッサＵ４０からマルチバイブレーク回路Ｕ２１のリトリガ・タイマへ受信されない場合に、上記の指示されたラッチ回路を全部同時にリセットさせる働きをする。ＤＥＡＤＳＥＴ信号は、マイクロプロセッサＵ４０が正しく機能している時には各プロセス制御サイクルに１回送信される。ＤＥＡＤ信号は、アナログ出力回路がフィールドへ電力を送らないようにするために。

アナログ出力回路に向けて送信される。

また１図６Ｂは、ＰＬＤ回路Ｕ４４が、上述の数個の回路チップのイネーブル・ポートに送られるデマルチプレクスされた出力信号（ＯＵＴＯ〜０ＵＴ７）を生成することを示している。例えば、０ＵＴ５信号はラッチ回路Ｕ２２へ送信され、このラッチ回路をイネーブルにさせ、線ＲＰ−０でＨＩＧＨ／ＬＯＷデータ信号を捕捉し。

その信号を線ＲＰ−３〜ＲＰ−３によってアドレス指定された出力ポートへ向けて送る。さらに、０ＵＴ６および０ＵＴ７信号は１図６Ｋに関して説明するディジタル−アナログ・コンバータ回路Ｕ１に向けて送信される。

ＰＬＤ回路Ｕ４４はまた。デマルチプレクスされた出力信号（ＩＮＯ〜ｌＮ６）も生成し、これらの信号は図６Ｆおよび６Ｇに示した各種「読み取り」回路に向けて送信される。従って１例えば、ＰＬＤ回路Ｕ４４からのＩＮ３信号は１図６Ｆに示したリモート・アドレス「読み取り」回路１０６のトライステート・／り・ソファ回路（７４ＨＣ２４４）Ｕ１６のイネーブル・ポート（／ＩＧおよび／２Ｇ）に向けて送信される。これに関しては。

スイッチＳＷ１およびＳＷ２　（２３００３４Ｇ）はコントローラ１００のフィールド・アドレスを決定し、このアドレスは、プロセス制御コンピュータ１４ａおよび１４ｂの一方からのメゾセージを受信するか、または、それへのメツセージを形成することが望ましい場合、／＜スＰＯからマイクロプロセッサＵ４０によって読み取ることができる。また１図６Ｆはリモート・アドレス「読み取り」回路１０６に類似の「読み取り」機能回路１０７も示している。この「読み取り」機能回路１０７は、コントローラ１００に対して、そのコントローラおよび／または他のハードウェア特定設定値の電源供給設定をマイクロプロセッサ４０に知らせるために設定されたスイッチＳＷ３を含んでいる。さらに「読み取り」機能回路１０７は、デバッグ・パネル４４で押されたキーに応答する一連のＫＥＹＯ−ＫＥＹ３信号を含む。これらのキーは１機能キー、記憶素子を読み取るためのキー、および、値をメモリ・ロケーションに入れるためのキーを含んでいる。

図６Ｄは、さらに別の「読み取り」回路１０８を示している。この「読み取り」回路は１組のジャンパ線Ｊ７〜ＪＩＯを含んでおり、これらのジャンパｉＪ７〜Ｊ１０は、マイクロプロセッサＵ４０に対して、コントローラ１００にいずれのハードウェア・バージョン／リヴイジョンが使用されているかがわかるようにするために使用することができる。さらに、スイッチＳＷ６は、将来の拡張用の空間を提供するために使用されている。ジャンパ線Ｊ７〜ＪＩＯおよびスイッチＳＷ６によって供給された信号は、トライステート・バッファ回路（７４ＨＣ２４４）Ｕ６１によって捕捉され、マイクロプロセッサＵ４０のＰＯババス送信される。

図６Ｅは、８進形フリップフロップ回路Ｕ６２およびＬＥＤバンク（ＬＥＤＢＡＲＩＯ）ＬＥＤＩから成る表示回路１０９を示している。この表示回路は、技術者が保守の際にコントローラの各種健全性の徴候を容易に知ることができるように、コントローラ回路基板上に使用されている。

図６Ｇについて説明する。３＠０１組の「読み取り」回路１１０〜１１４が示されている。これらの「読み取り」回路は１図７Ａ〜７Ｃおよび図８Ａ〜８Ｆに示されているような複数のアナログ信号入力回路から読み取られるデータを解釈する方法をマイクロプロセツサＵ４０に知らせるために使用されている。例えば、ＴＹＰＥＡＣおよびＴＹＰＥＤＣ信号は、Ｌｅｆｔ拡張シャーン４２からの入力信号が交流（ＡＣ）信号または直流（ＤＣ）信号を表しているかをマイクロプロセッサＵ４０を知らせる。さらに、バッファ回路Ｕ２３〜Ｕ２７へ送信されるＦＡＭＩ−５ＡおよびＦＡＭＩ−５Ｂなどの信号は。

それぞれ、マイクロプロセッサＵ４０によって使用されなければならない広域線形化ルーチンのディジタル指示を与える。例えば、これらの信号は、マイクロブロセ・ノサＵ４０によって受信されたある信号がスマート入力回路基板から送信されたちのであるか、または、標準入力回路基板から送信されたものであるかを指示する。ＡＩＴＹＰＥｌ−ＡおよびＡＩＴＹＰＥ３−Ｂ信号は、マイクロプロセッサＵ４０によって使用される予定の特定の線形化ルーチンを指示する（例えば、Ｊ形態電対とＳ形態電対）。

バッファ回路Ｕ３１は、Ａｌ５ＥＮＳＥ１〜５等の信号を受信し、これらの信号は入力回路基板および出力回路基板がフィールド・コンピュータ装置１２に取付けられているかどうかをマイクロプロセッサＵ４０に知らせる。スイッチＳＷ４は、ＵＳＥ−ＤＯＡＣｌなどの信号を構成するために使用されており、これらの信号は、コントローラ１０がＬｅｆｔ、ＭｉｄｄｌｅまたはＲｉｇｈｔのいずれのコントローラとして使用されているかをマイクロプロセッサＵ４０に知らせる。

図６Ｉは、複数のディジタル入力信号を図６Ｊに示す主マルチプレクサ回路（５０６）Ｕｌｌに向けて送信するように構成された。１６チヤネル・マルチプレクサ回路（５０６Ａ）ｔＪ９を示している。さらに詳しくは、ディジタル入力信号はＭＤＩ−１〜ＭＤＩ−１０で示されている。これらの信号は図６Ｔおよび６Ｕに示すプルダウン回路から得られる。アドレス線ＨＤＥＶＯ〜ＨＤＥ■３は、これらのディジタル入力信号の一つを主マルチプレクサ回路Ｕｌｌへの出力として選択するために使用されている。マルチプレクサ回路Ｕ９の出力ボートは。

主マルチプレクサ回路Ｕｌｌへの送信のためのＤＩＬＯＣＡＬ信号を生成するために、電圧ホロワとして構成されている演算増幅器（３１４０Ａ）に接続されている。

図６Ｊの主マルチプレクサ回路Ｕｌｌは、逐次近似回路１１６を介してマイクロプロセッサＵ４０へ連続パターンで送信するために複数の異なる入力信号のうちの１つを個別に選択するために使用されている。これらの入力信号は、アナログ・レベルまたはアナログ・シリアル入力信号（例えば、ＭＡＩ６−１０Ｌ）、アナログ出力ステータス・トラック信号（例えば、ＡＯＴ）、隣接コントローラからのシリアル通信信号（例えば、ＮＰ２ＲＸＤ）、および、光ファイバ・ネットワークからのシリアル通信信号（例えば、ＭＡＩＮ　ＲＣＶ）を含む。また、主マルチプレクサ回路Ｕｌｌは、Ｌｅｆｔ拡張シャーシ４２のディジタル入力回路からの複数の多重化アナログ電圧レベル信号を表すＤＩ　ＤＩＳＴＡＮＴ信号。

および、同シャーシのアナログ入力回路からの複数の多重化アナログ電圧レベル信号を表すＤｏ　ＤＩＳＴＡＮＴ信号を受信する。ＤＡＣＣＡＬ信号は、ＤＡＣ回路Ｕ１の外部校正を行うために使用することができる信号である。ＢＯＡＲＤ　ＦＵＮＣ信号は９図６にのマルチプレクサ回路ＵＩＯからの複数の多重化信号を表す。ＤＯＬＯＣＡＬ信号は、トラック値および非干渉試験からの戻り値といった。１個以上のディジタル出力回路基板からの複数の多重化情報信号を表現する。

逐次近似回路１１６は、抵抗Ｒ４１を介して主マルチプレクサＵｌｌからの多重化出力を受信する。逐次近似回路ユ１６により、マイクロプロセッサＵ４０はマルチプレクサＵｌｌがらの信号出力の電圧レベルを判断することができる。これに関しては、主マルチプレクサＵ１１からの出力は、コンパレータ（ＬＭ３３９）Ｕ３への一方の入力を供給する。コンパレータＵ３への他方の入力は、逐次近似回路１１６の連続部分として図６Ｋに示されたディジタル−アナログ・コンバータＤＡＣ回路（ＤＡＣ７０８ＫＨ）Ｕｌによって供給される・詳しくは、逐次近似回路により、マイクロプロセッサＵ４０は。

単一の信号入力線ＲＸＤＡＴＡによって複数のディジタルオよびアナログ両方の入力信号を受信できるようになる。これは、ＤＡＣ回路Ｕ１からの変化するＶＯＵＴ信号レベルに応答してコンパレータＵ３の出力のオン／オフ切換えによって行われる。マイクロプロセンサＵ４０ハ、コンハレータＵ３が出力状態を変えるその時まで。

ＲＰババス介してＤＡＣ回路Ｕ１に一連の異なるディジタル電圧レベルを送信する。これに関しては、マイクロプロセッサＵ４０は好ましくは、許容範囲の中間のディジタル電圧レベルから始めて、その値の高低を判断し。

その点から段階的に上下させることにより、バイナリ・サーチを実行する。マイクロプロセッサＵ４０はその後。

ＤＡＣ回路Ｕ１へ送信された最後のディジタル電圧レベルの自己の知識によって主マルチプレクサＵｌｌからの電圧レベル出力を判断する。従って、この逐次近似手順とマルチプレクサの使用との組合わせにより、上述によらなければフィールド・コンピュータ装置１２によって収集されるディジタルおよびアナログ入力信号の全部を読み取るために必要となる入力ビンの数が、著しく減ることが評価されるべきである。

また１図６には、ＤＡＣ回路Ｕ１が、ＲＰババスらのアドレス線ＤＡＣＯ〜ＤＡＣ２を生成する。８進形り形フリップフロップ回路（７４ＨＣ３７４）Ｕ１７を介してアドレス指定されることを示している。さらに、このフリップフロップ回路は、アドレス線ＬＤＥＶＯ〜ＬＤＥＶ３も生成し、これらのアドレス線はレベル・シフト・バッファ回路（ＮＣ１４５０４Ｂ）Ｕ１８およびＵ１９へ向けられている。これらのＬＤＥＶアドレス線は。

マルチプレクサ回路Ｕ９．ＵＩＯおよびＵｌｌに望ましい構成の要求に従って、０１５Ｖ信号から０／１５Ｖ信号へシフトされる。同様に、アドレス線Ｐ１−４〜Ｐ１−７は・マルチプレクサ回路Ｕｌｌへのアドレス線ＨＰ１−４〜ＨＰＩ− ７を生成するためにバッファ回路（ＭＣ１４５０４Ｂ）Ｕ１３によってシフトされる。これに関しては、上記のマルチプレクサ回路の地電位ＧＮＤは。

ＯＶてはなく１０ｖに設定されていることに注目しなければならない。この理由は１選択された特定のマルチプレクサのビン（５０６）が＋ＶとＧＮＤとの電位差を２２ｖに制限しているからである。しかし、ＧＮＤ電位を１０Ｖに設定することにより、＋ｖ電位を２５．５Ｖに。

また、−ｖ電位を一５ｖに設定することができ、それにより、マルチプレクサ回路は＋／−１５Ｖ１１源により動作することが可能となる。このような構成では、マルチプレクサ・チップが正しく動作できるようにするためにＬＤＥＶアドレス信号のレベルをシフトすることが必要である。

図６Ｋに示す通り、マルチプレクサ回路Ｕ１０は、ＢＯＡＲＤ　ＦＵＮＣ信号による主マルチプレクサＵｌｌへの選択および送信のために複数の多様な信号を受信する。これらの入力信号には、基準電圧の現在の状！！！（例えば、＋１０ＶＲＥＦ）、および、各種温度レベル（例えば、ＢＤＴＥＭＰ）が含まれる。

図６Ｌは、コントローラ回路基板またはその付近の温度の指示を行なうために使用されている単純な温度センサ回路１１８を示している。この温度は、（ＡＤ５０２）ＱｌＢおよび抵抗Ｒ５２によって形成されたトランスデユーサ回路によって検知され、キャパシタＣ１３によってろ波される。

図６Ｍは、２個の温度制御出力回路１２０および１２２を示している。出力回路１２０は図６０のラッチ回路Ｕ３３からのｒＨＥＡＴＯＮＪ信号に応答し、出力回路１２２は同ラッチ回路からのＣ００ＬＯＮ信号に応答する。光カブラＵ１４およびＵ１５は、それぞれ、光信号ＰＨＥＡＴおよびＰＣＯＯＬの送信による外部加熱装置および冷却装置からコントローラ１００を電気的に絶縁するために使用されている。これらの光カブラは、１に源（ＴＩ３１７Ｃ）Ｑ１７およびＱ１８．ならびに、ＨＥＡＴＯＮ信号またはＣ００ＬＯＮ信号のいずれか一方の同時生起によって駆動される。

図６Ｎは、指定の湿度および温度信号用のフィルタ回路１２４を示している。例えば、外部温度信号人力ＥＸＴＥＭＰ−１は、その出力ではＭＥＸＴＥＭＰと示されており、これはその後１図６にのマルチプレクサ回路Ｕ１０に送信される。

この外部温度信号は、冗長低温側基準接合点温度信号として使用することができる。湿度信号ＨＵＭＩＴＹ　１は、フィールド・コンピュータ装置ハウジング８８内のセンサから得ることができる。これらの温度信号の１つ以上が、ＰＨＦＡＴ信号またはＰＣ００Ｌ信号が生成されるべきかどうかを判断するためにマイクロプロセッサＵ４０によって使用される。本発明の１形態では、フィールド・コンピュータ装置１２の内部環境は１０〜５０℃の温度範囲に維持されることが好ましい。

図６０は、隣接コントローラと通信するための図６Ｈに示したシリアル通信ドライバ回路Ｕ３８と連係して動作する。極く単純な・ｒンビーダンス回路１２６を示す。

詳しくは１回路１２６は、それぞれ隣接コントローラの１個へのシリアル通信信号を表すＮＦＩＴＸＤおよびＮＦ　２ＴＸＤ信号を受信する。このインピーダンスにより。

コントローラ１００の外部の信号線で短絡が発生した場合に、ドライバ回路Ｕ３８が損傷から保護される。また。

図６５が、隣接コントローラからの通信を受け付けるだめのシリアル通信受信回路１２８を示していることにも注目されたい。これらの隣接コントローラの信号は、光絶縁のために光カプラ回路Ｕ１２へ渡される。これらの信号はその後、信号ＮＰ２ＲＸＤおよびＮＰＩＲＸＤとして主マルチプレクサ回路Ｕｌｌへ送信される。

前述の通り、この相互隣接通信経路は、入出力値信号の他、更新または改訂されたブ０グラム・データを搬送するために使用することができる。従って、フィールド・コンピュータ装置１２の３個のコントローラ１００の間でのシリアル通信用送信回路および受信回路の組合わせにより、フィールド・コンピュータ装置は、コントローラによる上記のようなデータの相互交換によって入力データおよび出力データの両方を裁定する能力が得られることが評価されるべきである。その結果、Ｌｅｆｔコントローラ回路基板９２が光ファイバ・コンジット４８を介してフィールド計装の出力値信号を受信すると、それらの信号はＬｅｆｔコントローラ回路基板によってＭｉｄｄｌｅコントローラ回路基板９４およびＲｉｇｈｔコントローラ回路基板９６へも送信される。同様に、Ｒｉｇｈｔコントローラ回路基板９６が光ファイバ・コンジット４６を介してフィールド計装の出力値信号を受信すると、それらの信号はＲｉｇｈｔコントローラ回路基板ニヨってＭｉｄｄｌｅコントローラ回路基板９４およびＬｅｆｔコントローラ回路基板９２へも送信される。

このようにして、３個のコントローラ回路基板９２〜９６の各々は、ソフトウェア上での独立した裁定に使用することができる３組の出力値信号を供給される。

本発明の１形態では、Ｍｉｄｄｌｅコントローラ回路基板９４は、Ｌｅｆｔコントローラ回路基板９２またはＲｉｇｈｔコントローラ回路基板９６のいずれかから出力値信号を受信する。出力値信号の裁定手順のさらに詳細な決定が１図１７Ｆ〜１７１および図１８０〜１８Ｔに関連して行われる。

図６Ｐは、接地欠陥状態が発生したことを信号ＧＮＤＦＬＴおよびマルチプレクサＵ９によってマイクロプロセッサＵ４０に知らせるために使用される。接地欠陥回路１３０を示している。これに関しては、ＸＧＦＬＴ信号は図６Ｃのラッチ回路Ｕ３３から得られ、ＧＮＤＦＡＵＬＴ信号はバンクブレーン・ボード９０を介してフィールドから得られる。接地欠陥状態は、シャーシの接地とＦＬＴＧＮＤ端子との間の電位差が極めて小さくなった時に発生する。マイクロプロセッサＵ４０は、プロセス制御コンピュータ１４が使用できるエラー・ビットを設定することによってこの状態に応答する。

図６Ｑおよび６Ｒは、コントローラ１００に含まれる２個の典型的な電力調整回路を示しているにすぎない。

図６Ｒに示した出力信号ＭＭ１５は一１５Ｖ電力線を監視できるようにするために使用される。同様の電カニＡ！！回路はフィールド・コンピュータ装置１２の他の回路基板にも備わっている。上述の説明から評価されるべきであるが、コントローラ１００は、コントローラの各部を形成する回路チップを駆動させるために複数の異なる電圧を必要とし、これらの電力調整回路は所要の電圧を生成するために使用される。

図６Ｔおよび６Ｕはそれぞれ、ディジタル入力プルダウン回路１３２および１３４を示している。これらの回路の各々は、Ｑ１２といった電源回路（ＴＬ３１７）を含んでおり、この回路は、指示された各ディジタル入力信号線（例えば、ＤＩ−１〜ＤＩ−５）に関係する電流ループによって２．５ｍＡを駆動させるように設定されている。上記のディジタル入力線は１例えば、１組のスイッチ接点の開閉を検知するために使用することができる。これらのスイッチの１個が開いている場合、電源は不首尾により２．５ｍＡをほぼ無限大の負荷に押し上げようとし、その結果、検知線（例えば、ＭＤＩ−１）からの測定電圧は２０Ｖを超えることになる。これらのスイッチの１個が閉じていれば、関係するディジタル入力線は低インピーダンス経路を通じて接地に引き込まれ。

それと接続された検知線（例えば、ＭＤＩ−１）は、はぼ２．５〜７６５■でマルチプレクサＵ９へ信号レベルを送信する。この電圧は、フィールド・コンピュータ装置１２へのその信号入力に接続されているコントローラ回路基板の数に応じて異なる。これに関しては、検知された電圧が１．５Ｖを下回った場合、マイクロプロセッサＵ４０は、検知回路の抵抗がディジタル入力回路が正しく動作していれば得られるはずの値を下回ることがら。

フィールド短絡状態が発生したと仮定することに注目すべきである。

次に図７Ａ〜７Ｃについて説明する。アナログ信号情報処理用のスマート・シリアル入力回路２００の略図が示されている。この入力回路２００は、５つの個別の入力チャネルで受信された信号を非同期で処理することができる。これらの各チャネルは、アナログ人力信号情報を表現するディジタル信号のストリームを受信するようになっている。本発明の１形態では、フィールド・コンピュータ装置１２は、３個の冗長コンビ二−タ回路９２〜９６の各々についてこのような「アナログ」入力回路を３個使用することができる。これに関しては、入力回路２００は１図５のプロセッサ・：／ヤーン４０に示したカード・スロットの１つ（例えば、Ａｌ１−５およびＡｌ６−１０）に設置される。図５に示していないが、Ａｌ１１−２０アナログ入力回路についてもスロットが設けられている。従って、フィールド・コンピュータ装置１２は最大２０個の個別のアナログ入力信号を扱えることが評価されるべきである。

入力回路２００は、適切なディジタル・ストリームを生成する適切なトランスミッタ・デバイスと連係して動作するように設計されている。好ましくは、アナログ信号を読み取り、それらからディジタル・ストリームまたはメツセージを生成するために、（シリーズ１００，２００または３００の）Ｓｍａｒｔ　ＰｒｅｓｓｕｒｅＴｒａｎｓｍｉｔｔｅｒ、Ｓｍａｒｔ　Ｔｅｍｐｅｒａｔｕｒｅ　ＴｒａｎｓｍｉｔｔｅｒまたはＳｍａ　ｒ　ｔＭＡＧＮＥＷ　Ｆｌｏｗ　Ｔｒａｎｓｍｉｔｔｅｒといった。Ｈｏｎｅｙｗｅ　１１社のトランスミッタが使用されている。これらのＨｏｎｅｙｗｅｌ１社のトランスミッタは、毎秒約３回、３つの部分から成るディジタル・メツセージを生成する。詳しくは、このディジタル・メツセージは、トランスミッタの状態、検知された基本アナログ値および構成／ステータス・データを含む。また。

ディジタルメツセージは１頭部温度といったような二次変数値を含むこともできる。

入力回路２００は、トランスミッタから受信した生のデータを単にコントローラ１００へ送信する以上のことを行う能力があるという点で、「スマート」回路であると言える。この点に関しては、入力回路２００は、トランスミッタからのシリアル・データ・ストリームを解読し、これらのストリームをコントローラ１００に適合するフォーマットに変換する（それは最終的に、全値１６ビツト符号付き整数％としてプロセス制御コンピュータ１４に送信される）、入力回路２００はまた。コントローラがデータを解釈したり、あるいはまた１通知されたエラー・メツセージを送信するために利用することができる各種エラー・ビットも提供する。これらのエラー・ビットは３例えば、“Ｎｏ　Ｘｍ１ｔｔｅｒ（）ランスミッタなし）ｍ　ビット、”Ｐａｒｉｔｙ　Ｅｒｒｏｒ（パリティ・エラー）゛　ビットおよび“Ｃｏｍｍ　Ｅｒｒｏｒ（ａ信エラー）“ビットを含む。“Ｎｏ　Ｘｍ１−ｔｔｅｒ”　ビットは、トランスミッタが、所定の時間（例えば、３８２ミリ秒）内に入力回路２００にシリアル・データ・ストリームを送信できなかった場合に設定される。Ｐａｒｉｔｙ　Ｅｒｒｏｒ’　ビットは以下の場合に設定される。ａ）先行メツセージの完了後４８゜９ミリ秒未満に人力信号が検出された場合、ｂ）そのシリアル通信によって組み立てられている現在のバイトがパリティ試験に失敗した場合、または、Ｃ）スタート／ストップ・ビットのバイナリ値が誤っている場合。また。

入力回路２００は、コントローラ１００に対して、それが入力回路から受信するメツセージの「検査合計」検証をコントローラに実行させるメツセージを公式化する・また、コントローラ１００のデバッグ・パネル４４も。

フィールド・コンピュータ装置１２において上記のエラー・ビットを含むステータス・バイトを調べるために利用することができる。例えば、技術者は１問題のある特定のステータス・バイトのメモリ・アドレスを入力するためにデバッグ・パネルを使用することができ、そのバイトの内容はデバッグ・パネルの表示装置による目視検査のために表示される。

図７Ａは、入力回路２００用のレシーバ回路２０２を示す。１個のレシーバ回路２０２しか示されていないが。

入力回路２００は各トランスミッタについて個別のレシーバ回路を当然含むことを評画しなければならない。コネクタ・ピンＣ３は、トランスミッタからレシーバ回路２０２ヘデイジタル信号ストリームを搬送するために回路の入口点として使用されている。レシーバ回路２０２はさらに、以後の処理のために適切なディジタル信号レベル入力ＨＯＮＩ　（例えば、Ｈｉ　ｇｈ　：　＋５Ｖ、Ｌｏｗ：ＯＶ）を生成するためにコンパレータ（ＬＭ３３９）ＡＵ５を使用する。コンパレータＡＵ５は好ましくは１回路への電圧入力が１．２５Ｖを超えた時に論理の０が検出され、０．８３Ｖを下回った時に論理の１が検出されるように、０．４２Ｖのヒステリシス・バンドにより０゜９ｖでトリガするように反転モードに設定されている。

ＨＯＮ１信号は１図７Ｂに示す１６ＭＨｚマイクロマイクロプロセッサ３１）ＡＵ２のＰ１ポートに向けて送信される。マイクロプロセッサＡＵ２によって使用されるプログラムを記憶するために８Ｋｘ８　ＥＦＲＯＭ（２７ＨＣ６４）チップＡＵ１が使用されている。このＥＦＲＯＭチップＡＵＩは、マイクロプロセッサＡＵ２のＰ２ボートとは直接接続されており、ＰＯポートとはメモリ・アドレス・ラッチ（ＨＣ５７３）ＡＵ３を介して間接的に接続されている。マイクロプロセッサＡＵ２からの多重化データ出力は、ＴＸＤＡＴＡ信号によってコントローラ１００へ送信される。ＴＸＤＡＴＡ信号は。

コントローラ１００の主マルチプレクサＵｌｌに接続されたＭＡＩプレフィックス信号の１つと対応する。また。

マイクロプロセッサＡＵ２は、コネクタ・ピンＣＩ２から出ているＲＸＤＡＴＡ信号線によってコントローラ１００から信号を受信する。

図７０は、入力回路２００用の構成回路２０４を示す。

構成回路２０４は、４つの出力線（ＴＹＰＥＩ〜ＴＹＰＥ４）を有するスイッチＡＳＷＩを含む。これらの各線には、抵抗器バンク・チップＡＲＰＩを介してプルアップ抵抗が接続されている。さらに、１６進インバータ回路（ＨＣＯ４）ＡＵ４からのインバータが、絶縁された１組の構成ラインをマイクロプロセッサＡＵ２へ供給するためにスイッチＡＳＷＩからの出力線の各々に接続されている。

これら各線に関するスイッチ位置は、（Ｐ３バスを介して）マイクロプロセッサＡＵ２に対して、適切な４ビツト・コードを用いて、レシーバ回路の各々に接続されたトランスミッタ・デバイスの形式を知らせるために使用される。また、スイッチの出力線はコントローラ１００にも向けられている。これらの出力線は１図６Ｇに示すＡＩＴＹＰＥプレフィックス信号に対応する。

図７Ｄ〜７Ｍについて説明する。スマート・シリアル入力回路２００の動作に関係する一連の流れ図が示されている。これに関しては１図７Ｄは、Ａｌ５ＥＲＭＡＩＮと名付けられた全体流れ図２０６を示している。この流れ図２０６は、１つ以上の割り込みのイネーブルによって終了する初期化ブロック２０８を含む。

その後。

プログラムの流れの制御はブロック２１０に移され、ここで、ＦＩＯと指示されているデータの要求がコントローラ１００から送られているか否かが判断される。データが要求されていれば、ＵＰＬＯＡＤルーチンが呼び出される（ブロック２１２）。ＵＰＬＯＡＤルーチンは図７Ｆに示されている。アップロード要求が存在しなければ、マイクロプロセッサＡＵ２は１図７Ｅの流れ図によって読み取られたデータの全部が分析されたかどうかを判断する（ブロック２１４）。一連のデータ割り込みに応答して受信されたデータが分析されていなければ１図７Ｇ（７）ＡＮＡＬＹＺＥルーチンが呼び出される（ブロック２１６）。

図７Ｆ１．ｔ、ＵＰＬＯＡＤルーチン２１２が、コントローラ１００への７デバツグ・バイトの送信を含むことを示している（ブロック２１８）。これらのバイトは好ましくはマイクロプロセッサＡＵ２の内部ＲＡＭメモリに記憶されており、それらはコントローラのデバッグ・パネル４４によってアクセスすることができる。

図７Ｇは、ＡＮＡＬＹＺＥルーチンが、受信されたアナログ入力信号の各々について図７Ｈに示す５ＥＲＶ■ＣＥルーチン２２０を呼び出すことを示している。

ＡＮＡＬＹＺＥルーチンは、トランスミッタがらのディジタル信号ストリームについて各種の妥当性検査を実行する。

例えば、流れ図２２０は、チャネルがクリアである（ＣＨＮＣＬＲ）かどうかを判断するブロック２２２．チャネルがシリアル・データ・ストリームから情報バイトを組み立てる処理中であるかどうかを判断するブロック２２４を含む。バイトが組み立てられている途中であれば。

ブロック２２５で、処理中の情報が正しい割り込みによるものであるかどうかが判断される。その後、正しいスタート・ビット、パリティ・ビットおよびストップ・ビットカ受信されたかどうかを判断するためにビット°カウントが使用される。上記の設問のいずれかについて応答が否定であれば、ＢＡＤＰＡＲＩＴＹビットが設定される（ブロック２２６）。データがそれらの検査に合格した場合、ビット・バッファ（ＢＩＴＢＵＦＦ）の内容がメモリ・バッファＭＢＵＦＦにコピーされ（ブロック２２８）、以後のアップロード・バッファＵＰＢＵＦＦへの転送（ブロック２２９）に備える。その後、アップロード・バッファの内容は、アップロード要求に応答してコントローラ１００へ送信される。

図７１〜７Ｍは、入力回路２００からコントローラ１００によって受信された信号の解釈に関係するプログラムの流れ図を示す。これに関しては、Ａｌ３１の流れ図は、Ｓｍａｒｔ　ＡＩ　Ｉｎｔｅｒｆａｃｅルーチンを呼び出すセットアツプ・ブロック２３０を含む。Ｓｍａｒｔ　ＡＩ　Ｉｎｔｅｒｆａｃｅルーチンは、５ミリ秒のタイムアウトを与えており、この時間内にアップロード応答が受信され１通信エラーについて検査されなければならない。通信エラーが検出された場合、ステータス検査ルーチン５ＴＣＨＫが呼び出される。５ＴＣＨＫルーチンは、検出されたエラー（例えば１間違ったパリティ・ビットまたは検査合計ビット）に応じて、１個以上の特定のエラー・ビットを設定する。通信エラーがまったく検出されなければ１図７Ｊ〜７ＬのＯＫＡ　Ｉ　Ｓルーチンへの飛越しが行われる（ブロック２３２）。

図７Ｊのブロック２３４に示された通り、ＯＫＡＩＳルーチンは、入力回路２００から送信されたメツセージに一次変数値が含まれているかどうかを判断する。

−改変数値が有効であると判断されれば、フラグが設定され。

これにより１次の不合格に際してＦａｉｌ−Ｌａｓｔ＠がプロセス制御コンピュータ１４に送信される（図７にのブロック２３６）。その後１図７ＭのＩＥＴＯＰＳルーチンが呼び出され（ブロック２３８）、−次値を固定小数点値に変換し、その値を許容入力の最大スケール値の百分率として記憶する。間違った一次値が受信された場合は１判断ブロック２４０で、そのプロセス制御サイクルについてＦａ　ｉ　ｌ−Ｌａ　ｓ　を条件が設定されていたかどうかが判断される。設定されていれば、Ｉ＆後の既知の有効な一次値がプロセス制御コンピュータ１４に送信され、フラグは次のプロセス制御サイクルでＮｏｔ　Ｆａｉｌ−Ｌａｓｔに設定される。しかし、Ｆａｉｌ−Ｌａｓｔ条件が要求されていなければ、その −次値は最大許容値の１００％に相当する数によりロードされる（ブロック２４２）。

ブロック２４４〜２４６および判断ブロック２４８は。

二次値（例えば、　ｆＡ度）が存在する場合、その値が全スケールの百分率に変換されることを示している。判断ブロック２５０は、０ＫＡＩＳ手順のこの部分が検知された５つのアナログ入力全部について実施されることを示している。判断ブロック２５２は、コントローラ１００がその後、ブロック２５８によって記憶されていた。チャネル１１〜１５の一次変数を正しいＩ　ＲＡＭロケーションにロードすることを示している。ブロック２５４゜判断ブロック２５６およびブロック２５８は、この組み合わせにより、チャネル１１〜１５の一次変数を一時的に記憶し、チャネル１６〜２ｏのデータを収集するためにこのルーチンを再実行する。これにより、このルーチンの１度の呼出しで１０個のデータ・チャネルを処理することができる。ＯＫＡ　Ｉ　Ｓルーチンの終結は、アナログ入力信号がその時点でフィールド・コンピュータ装置のコントローラによる以後のソフトウェア裁定に使用可能であることを示す。

ｌＮ８Ａ〜８Ｅについて説明する。本発明に従ったマルチモード・パルス入力回路３００の略図が示されている。

この入力回路３００は１本明細書において「パルス列ボードＪ　（ＰＴＢ）回路とも称する。ＰＴＢ回路３００は。

高精度（例えば、測定値の０．０７５％）で周波数をａ１定する（Ｉ　Ｈｚ−６５ｋＨｚ）、および／または。

パルスをカウントする（１〜３２７６７バルス／秒）ために使用することができる５チヤネル・アナログ入力回路ドーターボードである。ＰＴＢ回路３００は３つの異なる動作モードを有するので、コントローラ１００は。

周波数の算定およびパルス・カウントの両方に同一のデータを用いるが、２つの異なるデータ（すなわち、パルスまたは周波数の）処理方法、および、そのアナログ・データの３つの異なる（すなわち、パルスのみ１周波数のみまたは両方）出力方法を有する。周波数モードでは。

コントローラ１００のＡＩ子テーブル格納された周波数値は、以下で詳述するように１疑似浮動小数点形式になっている。この形式は、疑似浮動小数点変換が、プロセス制御コンピュータ１４に送信される最終値に０．０２５％を超える誤差を生じないようにするために好ましい。

パルス・カウント・モードでは、真の整数がＡＩ子テーブル格納されている。最終報告値以後に受信されたパルスの数は、ＡＩ子テーブル格納された整数としてプロセス制御コンピュータ１４に報告される。ＰＴＢ回路３００によって受信された値がそれぞれの範囲を超えている場合、コントローラ１００は好適に全範囲の値を報告する。

フィールド・コンピュータ装置１２は毎秒、その入力データの全部をプロセス制御コンピュータ１４ａおよび１４ｂへ好適に報告するので、ＩＨｚ未満の測定周波数値は、フィールド・コンピュータ装置が１秒に１度でしかその測定値を更新できないことから、特別な問題を呈することが評価されるべきである。従って、ＰＴＢ回路３００は、１パルスが検出された時間間隔においてＩＨｚの周波数を報告するようになっている。報告された１秒内にパルスが検出されなければ、ゼロの値がプロセス制御コンピュータ１４に送信される。パルス列がある期間のゼロ入力の後に始まり、かつ、ＰＴＢ回路３００が周波数モードになっている場合、最初の１秒は周波数値を報告するために使用されない。この最初の１秒は。

その秒に受信されたパルスの総数を報告するために使用される。次の１秒においてのみ、データは真の周波数値となる。この手順は、既知の時間間隔にわたる総パルス数の和をめるために利用される。１秒を超えてパルスがまったく受信されなければ、ＰＴＢ回路３００は時間間隔を測定することはできない。

図８Ａは、ＰＴＢ回路３００用のレシーバ回路３０２を示す。これに関しては、レシーバ回路３０２が、ＰＴＢ回路３００に接続された各入力パルス信号チャネルについて備えられなければならないことが評価されるべきである。レシーバ回路３０２は、この受動素子ボードに設けられた保護により、ホール効果デバイスといったパルス放出トランスデユーサにこの回路を結合するために使用されているコネクタＢＣ３を含む。また、レシーバ回路３０２は１図８Ｄに示す抵抗ＶＲ３といったＰＴＣ抵抗を介して接地への経路を作る。Ａｌ−ＩＣと示された信号線も含む。レシーバ回路はさらに、抵抗ＲＬＰおよびキャパシタＣＬＰから成る低域フィルタを含む。この低域フィルタは、これがなければフィールド配線に生じ得る何らかの高周波ノイズを効果的に除去する。また。

抵抗ＲＬＰおよびキャパシタＣＬＰは、レシーバ回路３０２のいくつかの他の受動構成要素を含む機能モジュール・チップＢＵＩ　Ｂとも接続されていることに注目されたい。キャパシタＣＬＰは、フンパレータ（ＬＭ３３９）ＢＵ１２の飽和を防止するためにパルス信号の負に向かう部分をＧＮＤにクラ゛／ブするダイオード（ＩＮ５８１９）ＣＲ４と並列に接続されている。

コンパレータＢＵ１２は、ろ波されたパルス信号入力および、１０Ｖ電源から得られる基準電位を受信する。

この基４ｉ位は、スレッショルド抵抗ＲＴＨ，ＩＯＫ抵抗Ｒ１４およびヒステリシス抵抗ＲＨから成る分圧器網によって設定される。パルス信号がこの基準電位を上回ると、コンパレータＢ　Ｕ　］、　２の出力はＧＮＤまで引き下げられる。コンパレータＢＵＩ　２のその低出力は、事実上、抵抗Ｒ１４を抵抗ＲＨと並列にさせる。この効果により、スレッンヨルド抵抗は低下し、コンパレータの出力はより長時間低位に留まる。これによって、入力パルス信号の低レベル・ノイズによって生じる可能性がある不要な発振は実質的に排除される。

受動構成要素ＲＴＨ，ＲＨ，ＲＬＰおよびＣＬＰの６値は、好ましくは、大規模信号用途のための以下の近似式に従って決定される。

ＲＴＨ−（１００，０００／Ｖｔｈ）−１０，０００式中、Ｖｔｈ＝　（０，３０）Ｘ　Ａｍａｘここで、Ａｍａｘは信号の最大振幅である。

ＲＨ−（（１／Ｖｈ）−１１５）Ｘ５０，０００式中、Ｖｈ−２Ｘ（ピーク−ピーク・ノイズ・レベル）ＲＬＰｘＣＬＰ−Ｔ式中、Ｔ＝　（１／Ｆｍａｘ）ｘ　（入力のデユーティ・サイクル）／３．１４とＴ−（１／Ｆｍａｘ）Ｘ　（１−デユーティ”サイクル）／３．１４は、いずれか小さいほうにもとづく。また、Ｆｍａｘは信号の最大周波数である。これに関しては、Ｖｔｈは、入力が高位入力とみなされるに十分な大きさの電圧を有するとコンパレータＢＵ１２が判断するようなスレッシシルト電圧であることに注目しなければならない。ヒステリシス抵抗ＲＨの値は、レシーバ／検出器回路３０２に適正なヒステリシス量を与えさせるように選択されなければならない。この文脈において、ヒステリシスは、スレッンヨルド値と、その信号が低位とみなされるほど十分に降下したとコンパレータＢＵ１２が判断した値との差である。

レシーバ回路３０２におけるヒステリシスの供給は、中程度の周波数で低振幅のノイズがコンパレータＢＵ１２の出力に影響を与えないようにする上で有効である。Ｔの値は、Ｆｍａｘにおける最も高速な成分の周期である。この計算は、はとんどの信号が等しい時間周期（例えば、５０％のデユーティ・サイクル）でオン／オフ状態にならないことから、有用である。従って。

２０％のデユーティ・サイクルのパルスを通過させるためには、低域フィルタは、真のＦｍａ　ｘよりも１／（２ｘＯ，２）すなわち２．５倍大きい周波数を処理できる能力がなければならない。逆に言えば、デユーティ・サイクルが５０％より大きければ、低域フィルタは、５０％のデユーティ・サイクルによって予想されるＦｍａｘよりも高い周波数の信号のゼロ部分を処理できる能力がなければならない。従って５例えば、７５％のデユーティ・サイクルを有するパルス信号は、１／（２ｘ（１−０，７５））すなわち２倍のＦｍａ　ｘに備えて設計されたフィルタがなければならない。これに関しては、ＣＬＰの値は、ＲＬＰの値が１Ωないし１０にΩの範囲にあることができるように選択されることが好ましい。人力信号の周波数が比較的低い場合（例えば、５０　Ｈｚ）。

機能モジュールＢＵ１Ｂによって以下の値が与えられるべきである。すなわち、ＲＴＨ−１０に、ＲＨ−１００に、ＲＬＰ−２，７におよびＣＬＰ−１００１）ｆ。

大規模信号用途では、ＲＨにより近似値に生じる誤差は小さく、従って、ｖｔｈの計算を標準分圧器にすることができる。しかし、小規模パルス信号の場合、その誤差は著しく大きくなり得る。従って、Ｖｔｈの１％より大きいヒステリシス・レベルについては以下の式を使用するべきである。

１００００ＸＲＩ（ＲＴＨ−一−−−−−−−−−−−−−−−−−−一一一一−−−−−−−−− −−−（１０００００＋　（ＩＯＸＲＨ）　（１００００ＸＶｈｃ）　ＲＨ１００００ここで、Ｖｈｃは、コンパレータＢＵ１２からの高値出力（例えば、５■ ）である。この公式を使用するには。

ＲＨの値が既知でなければならない。これに関しては。

ＲＨの値は以下の公式に従って近似計算することができる。

（５Ｖｈ）Ｘ５００００パルス信号がコンパレータＢＵ１２を通過すると、その信号は、キャパシタＣ８（０，００１マイクロ）により比較的緩慢な立ち上がり時間を有する反転された０１５Ｖ信号となる。信号の遷移を高速化し、信号をより精確なディジタル形式に整形するために、ヒステリシスを有するインバータ・ゲート（７４ＬＳ１４）ＢＵ６が使用されている。このインバータ・ゲートＢＵ６により。

信号の立ち上がり時間が改筈され、出力パルス信号ＰＴＢ１をその回路が受信したパルス列の本来の方向に反転される。

図８Ｂに示す通り、各レシーバ回路３０２からのバルス信号出力（ＰＴＢＩ〜ＰＴＢ５）は、プログラム可能論理デバイス（Ａｌｔｅｒａ　１８１０）ＢＵ７に結合されている。プログラム可能論理デバイスＢＵ７は。

（各入力パルスチャネルについて１個ずつの）５個の内部カウンタを提供するように設定されており、その関係する内部アドレス指定は、このデバイスがメモリマツブト入出力デバイスとしてアドレス指定されることが可能なように設定されている。これに関しては、プログラム可能論理デバイスＢＵ７の内部構成は、アドレス線によって駆動される論理により設定されている各自の出力制御線を備えた５個の個別の８ビツト・カウンタのようにみえる。このプログラム可能論理デバイスの出力に必要な多重化機能は、このデバイスにとって内部的であるトライステート・バッファを用いて実現される。これらの内部カウンタは、１／２のサンプリング・レート（すなわち、ナイキスト限界）よりも大きい周波数を有するノくルスを測定可能にする。

図８Ｂはまた。ＰＴＢ回路３００が、マイクロプロセッサ（８０Ｃ３１）ＢＵ２．　メモリ・アドレス・ラッチ（ＨＣ５７３）ＢＵ３および８Ｋｘ８　ＥＰＲＯＭ　ＢＵｌを含むことを示している。ジャンパ線Ｊ１は、２５６ＫまでのＥＦＲＯＭについてはピン１と２との間に。

２５６に以上のＥ　Ｐ　ＲＯＭについてはピン２と３との間に設定される。マイクロプロセッサのクロック信号を生成するために使用されている１６ＭＨｚ水晶発振器ＢＹ１は、このＰＴＢ回路の測定誤差を最小にするために。

＋１０．００５％の精度であることが好ましい。マイクロプロセッサＢＵ２がプログラム可能論理デバイスＢＵ７のカウンタにアクセスすると、マイクロプロセッサはカウンタの値を読み出し、現在のカウントから以前のカウントを減算することにより経過したパルスの数をめる。この手順は、最大２５５のパルスが同一期間の間に生起できるようにしている。また、ＰＴＢ回路３００は、フィールドにおける故障修理の助けとして１回路が正しく機能している時にオン状態になっている発光ダイオードＬＥＤ１を含むことに注目すべきである。緑色灯の点滅は、コントローラ１００がＰＴＢ回路３００をリセットしようとしていることを示す。デバッグφパネル４４は、ＰＴＢ回路３００のエラー・バイトの内容を見るために使用することができる。例えば、このエラー・バイトの個々のビットは、コントローラ１００とＰＴＢ回路３００との間の通信障害が生じていたかどうか、または、特定の入力パルス・チャネルで読み取りエラーが発生していたかどうかを示す。

コントローラ１００との通信に関して、マイクロプロセッサＢＵ２に接続されたＲＸＤＡＴＡ信号線は、コントローラへのデータ送信要求といったコントローラ１００からの信号を受信するために使用されている。逆に。

ＴＸＤＡＴＡ信号線は、処理済のパルス・データをコントローラ１００へ転送するために使用されている。　図８０は電流ドライバ回路４０４を示しており、この回路は、ＰＴＢ回路３００から各自の電力を受信するために必要なパルス・トランスデユーサのために使用されている。この電流ドライバ回路は、２５ｍＡの電流を約１７Ｖでフィールド・デバイスに供給するように設計されている。同様の電流ドライバ回路は、上述の入力回路２００といった他の入力回路基板でも使用することができる。図８０に示すように、各パルス・トランスデユーサは、電流ドライバ（ＬＭ３１７）ＢＵｌ５といった個別の電流ドライバを介して各自の電力を受信することができる。

図８Ｅは、ＰＴＢ回路３００の動作モードを設定するために使用されるスイッチ回路３０６を示す。これ１；関しては、スイッチＢ　ＳＷＩは、ＰＴＢ回路３００の５つのチャネル全部の機能を設定する。例えば、０が選択されていれば１周波数モードに使用することができ、また。

３が選択されていればパルス・カウント・モードに使用することができる。さらに、４を選択すると周波数モードおよびパルス・カウント・モードの両方を使用可能にさせることができる。この点、コントローラ１００１ｔ。

ＰＴＢ回路３００に含まれるチャネルの各々について周波数データおよびパルス・カウント・データの両者の１組をプロセス制御コンピュータ１４へ送信する。

スイッチＢＳＷＩの出力線は１図８Ｂに示したマイクロプロセッサＢＵ２のＰ１ボートに接続されている。従って、このスイッチにより、ＰＴＢ回路３００をフィールドにおいて構成することができると同時に、データを最終的に処理すべき方法をコントローラ１００が知るための方法も提供される。

図８Ｆ〜８Ｑについて説明する。ＰＴＢ回路３００の動作に関係する一連の流れ図が示されている。図８Ｆ〜８ＪはＰＴＢ回路３００自体に常駐するソフトウェアに関するものであり１図８に〜８Ｑはコントローラ１００に常駐するソフトウェアに関するものである。さらに詳しくは２図８Ｆ〜８Ｊによって示されたソフトウェアは。

１〜５個のパルス信号入力をサンプリングし、受信パルス数を合計し、その経過時間を測定し、そのデータをコントローラ１００へ返信することを担当している。対照的に１図８に〜８Ｑによって示されたソフトウェアは。

ＰＴＢ回路３００から送達されたデータを受け取り、それを周波数値および合計パルス・カウントに変換し、それらの値をプロセス制御コンピュータ１４へ要求に応じて送信することを担当している。

図８ＦはＰＴＢ回路３００の全体流れ図３０８を示す。

この流れ図３０８は１図８Ｇに示されているシステム初期化ルーチン（ブロック３１０）を含んでいる。初期化が完了すると、ＰＴＢ回路３００のマイクロプロセッサＢＵ２のプログラムは、コントローラ１００からデータ通信が要求されているかどうかを確かめるための検査を行なう。応答が否定であれば、プログラムは処理すべきデータが存在するかどうかを確認する。パルス・データが受信されていれば、プログラムの制御は１図８Ｈに示すデータ処理ルーチンへ送られる（ブロック３１２）。

全部のデータが処理されると、プログラムの制御は通信要求を検査するために返される。コントローラ１００がデータの要求を行っていれば、データ送信ルーチンが呼び出される（ブロック３〕４）。データ送信ルーチンは図８１に示されている。

図８Ｆはまた１図８Ｊに示されている割り込み／サンプリング・ルーチンも含む（ブロック３１６）。この割り込みルーチンは、サンプリング・レートの精度を保証するためにクロック制御されているので、他のいず゛れのプログラム制御ブロックとも接続されていない。詳しくは２割り込みルーチンは、マイクロプロセッサＢＵ２のクロック信号Ｔ１によって制御されている（図８Ｇのブロック３１８を参照）。その割り込みは、好ましくは。

精確な時間間隔てサンプリングが行われるようにするために、ＰＴＢ回路３００の他のプログラムされた機能の全部に対して優先権を有する。本発明の１形態では、サンプリング・レートは１／１９９９秒の間隔を有する。

この特定のサンプリング・レートが有利であると考えられる理由は、このレートがマイクロプロセッサＢＵ２の命令７秒の最大数（１，３３３，３３３）に等分できること、および、最大誤差を０．０５％に維持できることである。以下に詳述するように、このサンプリング・レートは、好ましくは各種命令を実行するために要する時間の長さについて補償される。

図８Ｊに示す割り込みルーチン３１６の機能は、プログラム可能論理デバイスＢＵ７のカウンタをサンプリングし、そのデータを以後の分析に備えてバッファに格納することである。これは、４連続回数５つの内部カウンタの各々を読み取り（すなわち、チャネル１のカウンタを４回読み取り１次にチャネル２のカウンタを４回読み取り１７８．というように）、そのデータをマイクロプロセッサＢＵ２の一時バソファに格納することによって行われる。この手順は１図８Ｊのブロック３２０〜３２２によって示されている。割り込みルーチン３１６はその後、読み取られたデータの妥当性を立証するために（例えば１判断ブロック３２４〜３２８）、各チャネルについて等しかった最初の２つの連続した読み取りを見つけるためにそれらの読み取りを分類する。その後ルーチンは１割り込みの間の空き時間に走行するデータ処理ルーチン３１２によって使用されるようにデータのバッファを充填し始める（例えば、ブロック３３０〜３３２）図８Ｈに示すデータ処理ルーチン３１２の責務は、バッファのデータを見て、パルスが着信したかどうかを判断し、その判断にもとづいて動作することである。これを実行するために、マイクロプロセッサＢＵ２にはＰＴＢ回路３００の各チャネルについて５個のレジスタが維持されている（ブロック３３８〜３３９）。これらのレジスタはそれぞれ、Ｔｏｔａｌ　Ｐｕ１ｓｅｓ（パルス合計）、Ｔｏｔａｌ　Ｉｎｔｅｒｒｕｐｔｓ（割り込み合計）、Ｎｕｍｂｅｒ　ｏｆ　Ｉｎｔｅｒｒｕｐｔｓ（ＩＩＩり込み数）、Ｉｎｔｅｒｒｕｐｔｓ　５ｉｎｃｅＬａｓｔ　Ｐｕ１ｓｅ　（最終パルス後割り込み）、および、Ｐｒｅｖｉｏｕｓ　Ｃｏｕｎｔｅｒ　Ｒｅａｄｉｎｇ（前回カウンタ読み取り）と称する。丁ｏｔａｌ　Ｐｕ１ｓｅｓレジスタは、（１秒間隔において）コントローラ１００への最終送信以来カウントされたノくルス数を内容とする。これは、ＰＴＢ回路３００がパルス・カウント・モードになっている時にプロセス制御コンピュータ１４へ送信された実際の値である。Ｔｏｔａｌ　Ｉｎｔｅｒｒｕｐｔｓレジスタは、Ｔｏｔａｌ　Ｐｕ１ｓｅＳレジスタの最初のパルスと最後のパルスとの間に生した割り込み数を含む。すなわち、Ｔｏｔａｌ　Ｉｎｔｅｒｒｕｐｔｓレジスタは、コントローラ１００への前回の送信前に受信された最後のパルス（立上がり区間）により開始し、コントローラへのその送信前に受信された最後のパルスにより終了するインタバル・タイマとなる。

Ｉｎｔｅｒｒｕｐｔｓ　５ｉｎｃｅ　Ｌａ５ｔ　Ｐｕ１ｓｅレジスタの数は＋　２　ｋ　Ｈｚより低速なパルス列（すなわち、サンプリング・レートよりも低いパルス列）について使用される。このレジスタは、Ｅｋ終パルスが検出されてから生起した割り込みの数を格納し、ＴｏｔａＩ　Ｉｎｔｅｒｒｕｐｔｓレジスタが、マイクロプロセッサＢＵ２がＴｏｔａｌ　Ｐｕ１ｓｅｓレジスタを読み取っている間に生じた割り込みの数を正当に反映できるようにする。Ｐｒｅｖｉｏｕｓ　Ｃｏｕｎｔｅｒ　Ｒｅａｄｉｎｇレジスタは、プログラム可能論理デバイスＢＵ７から得た最終カウンタ読み取りを格納し、これは。

サンプリング間に受信されたパルス数をめるために使用される。

データ処理ルーチン３１２の説明に入る前に１割り込みルーチン３１６が、クロックＴ１によって制御されるタイマを制御するためのブロック３３６を含むことに注目しなければならない。マイクロプロセッサＢＵ２の命令セットは実行のために１サイクルまたはサイクルのノ〈ス°サイクルを要する命令を含むので、精確な時間間隔後に割り込みが発生しなければならないソフトウェアを書く際に問題が生じる。それは、この特定のマイクロブ０セツサが現在の命令を終了するまでは割り込みにサ−ビスしないからである。この問題の好ましい解決策は。

マイクロプロセッサＢＵ２のＴｌ’カウントアツプ″カウンタ・レジスタに、ｒＦ　Ｆ　Ｆ　ＦＪがら割り込みが発生するまでに経過したバス・サイクル数を引いた値をロードすることである。Ｔｌカウンタはその後ｏｏｏｏにヒツトするまでカウントアツプし、その時になると割り込みが発生する。従って１例えば２１バス・サイクル命令の場合２割り込みルーチンは、（その割り込み呼び出しの処理に要する時間を見込んで）Ｔｌの値が６の時に開始するが、２バスサイクル命令の開始の割り込みは、Ｔｌカウンタが７の値を有する時に割り込みルーチンに入る。Ｔ１の値を適当な定数に加算し、その値をＴ１カウンタ・レジスタにロードすることによって１割り込み間の平均時間を一定にさせることが可能である。

この定数は１割り込み間に要するバス・サイクル数およびタイマーの値とタイマーへのロードとの間のバス・サイクル数によってめられる。従って５例えば１割り込みが１／１９９９秒ごと（すなわち、６６７バス・サイクルごと）に望まれ、読み取り動作とロード動作との間に５バス・サイクルを要する場合、Ｔｌレジスタにロードされる値は次のようになる。ＦＤ６９−ＦＦＦＦ　６６６　ｄｅｃ、＋５　ｄｅｃ、図８Ｈに示すように、データ処理ルーチン３１２は。

初めにＩｎｔｅｒｒｕｐｔｓ　５ｉｎｃｅ　Ｌａ５ｔＰｕｌｓｅレジスタの全部を実施する（ブロック３３８）ことによって機能する。次に１割り込みルーチン３１６によって生成されたバッファがらの現在のカウント「ＣＣ」が、Ｐｒｅｖｉｏｕｓ　Ｃｏｕｎｔｅｒ　Ｒｅａｄｉｎｇレジスタの値と比較照合され、パルスを受信したかどうかが判断される（判断ブロック３４ｏ）。パルスを受信していなければ、ルーチンは次のチャネルからのデータを処理するために移行する（ブロック３４２）。

パルスを受信していれば、パルスの数が対応するＴｏｔａｌ　Ｐｕ１ｓｅｓレジスタに加えられる（ブロック３４４〜３４８）。また、Ｉｎｔｅｒｒｕｐｔｓ　５ｉｎｃｅ　Ｌａ５ｔ　Ｐｕ１ｓｅレジスタの値がＴｏｔａｌＩｎｔｅｒｒｕｐｔｓレジスタに加えられ（ブロック３５０）、Ｉｎｔｅｒｒｕｐｔｓ　５ｉｎｃｅ　Ｌａ５ｔ　Ｐｕ１ｓｅレジスタの値がゼロにされ（ブロック３５２）、そ− ′の処理は次のチャネルに移行する（ブロック３５４）。

図８１は、コントローラ１００からのデータ要求に応答して呼び出されるデータ送信ルーチン３１４を示す。

これに関しては、ＰＴＢ回路３００はまず、デバッグ・データの７バイトの内容をコントローラ１００に送信する（ブロック３５６）。その後、エラー・バイトおよび。

サンプリング・レートといった定数が送信される（ブロック３５８）。次いで、最終秒で読み取られたＴｏｔａｌ　Ｐｕ１ｓｅｓレジスタの値、および、ＴｏｔａｌＰｕｌｓｅｓレジスタを読み取っている間に発生したＴ。

ｔａｌ　Ｉｎｔｅｒｒｕｐｔｓレジスタの値が入力チャネルの各々について送信される（ブロック３６ｏ）。最後に、ＸＳＵＭ／＜イトを除く、送信された全部のバイトの排他的論理和が送信される（ブロック３６２）。

図８には、ＰＴＢ回路３００から受信されたデータを処理するためのコントローラ１００で用いられるソフトウェアの全体流れ図３６４を示す。この流れ図３６４は。

図８Ｌに示したデータ取得ルーチンから始まる（ブロック３６６）。コントローラ１００がＰＴＢ回路３００からデータを得られなければ、コントローラはＰＴＢ回路を３秒間リセットモードにさせ（ブロック３６８）、エラー・カウントを１ずつ増やしくブロック３７０）、先行する秒のデータを、そのグループのアナログ入力が間違ったデータであることを示すフラグとともにプロセス制御コンピュータ１４へ送信する（ブロック３７２）。

データが誤りなく受信されていれば（判断ブロック３７４）、プログラムは、その生のデータを３合計パルス（ブロック３７６）および疑似浮動小数点形式（ブロック３７８）の両者に変換する。合計パルス・カウント・モードの場合、プログラムは受信したパルスの数を受け取り、その値をアナログ入力テーブルＡＩ　ＸＲＡＭに入れる（ブロック３７６）。この変換ルーチンは図８Ｍに示されている。周波数モードの場合（ブロック３７８）、Ｔｏｔａｌ　Ｐｕ１ｓｅｓおよびＴｏｔａｌ　Ｉｎｔｅｒｒｕｐｔｓデータを疑似浮動小数点値に変換するために数学的操作が実行される。これは、２４ビツト中間結果を形成することに始まり、その結果を周波数を符号化するために使用される１６ビツト疑似浮動小数点形式に変換することによって完了する。２つの部分から成るプロセスである。この疑似浮動小数点数は、４の指数のべき乗と小数部の仮数とを有する１６ビツト値である。

その指数部は、（小数部を維持しながら）元の周波数を割ることができる４の最小のべき数から１を減じた数を表わす。このため、１の小数部が許されないので、１未満の数を表わすことができない。しかし、この手順により最大６５５３５まで表わすことができる。例えば、７６９２　Ｈｚの周波数の場合、この周波数の値を割ることができ１かつ、小数部を保持する４の最小のべき数は。

４７−１６３８４である。４のべき乗の指数部は“１を減じた“形式で格納されるので、その浮動小数点数の上位３ビツトに格納される指数の値は６である。仮数部の値は、指数部に格納された４のべき乗の値の小数部としての周波数である。それは８１９１　（ＩＦＦＦｈ、　ここでｈは１６進数を表す）の小数部である１３ビツト整数である。すなわち、仮数部の値を８１９１で割り、その答えに、１を加えたべき指数の４の累乗を掛けると１元の周波数になる。従って、上述の例では、小数部の仮数は次のようになる。

−０．４６９４８２４この小数部の仮数は、３８４５　（１０進）または０ＦＯ５ｈとして、使用可能な１３ビツトに格納される。従って、７６９２　Ｈｚの周波数について生成される最終の疑似浮動小数点値は、以下の通りである。

１１００１１１１０００００１０１−ＣＦＯ５この疑似浮動小数点変換プロセスの概要を図８Ｎに示す。これに関しては１図８０は、パルス・データの数を２４ビツト仮数に変換するためのブロック３８０の詳細流れ図を示す。同様に１図８Ｐは、２４ビツト仮数を１６ビツト疑似浮動小数点形式に変換するためのブロック３８２の詳細流れ図を示す。最後に、図８Ｑは２周波数の値がＩＨｚ未満の場合に調整を行うためのブロック３８４の流れ図を示す。

図８０に関して、以下の点に注目しなければならない。

いずれのパルスも存在しなければ（ブロック３８６）。

周波数の２４ビツト仮数値はゼロとして格納される（ブロック３８８）。パルスの数（すなわち、ＴｏａｔｌＰｕｌｓｅｓの値）が２５５未満であれば、指数値ＥＸＰはゼロに設定され、定数には８００ｈに設定される（ブロック３９０）。

変数ＲＰＳ　（Ｒｅａｄｓ　ＰｅｒＳｅｃｏｎｄ）は″読み取り７秒”を表し、 °これは毎秒に発生する割り込みの数である（すなわち、１９９９ｄｅｃ）、定数５ｏｏｈおよび０８ｈは、１６ビツト疑似浮動小数点変換を行う際にいずれの解も失われないように２４ビツトの返答を適正な位置にスライドさせるために必要とする。これらの定数は、第１２番目のビット位置から値１を、それが１６ビツト疑似浮動小数点値で属する位置にスライドさせる。また、これらの定数の使用は、除算ルーチンの限界値を超えるまでにより多数のビットが計算されるので、精度を高めるという付加的な利点を有する。

図８Ｐの流れ図３８２に示す通り、疑似浮動小数点値への変換は、２４ビツト結果の第１４以上の上位ビットをポーリングすることによって行われる。それらのいずれかがゼロでなければ、その結果は２つの位置ずつ右へシフトされ（すなわち、４で割られる）、指数は１だけ増やされる（ブロック３９２）。このシフト・プロセスは、ビット１４．１５および１６がゼロになるまで続けられる。結果が１３ビツトまで変形されると（ブロック３９４）、シフトオフされた最終ビットはその１３のビットに丸め戻される。そのビットが１であれば、その１３ビツト（ｒ）仮数に１が加算される（ブロック３９６）。

これにより、その疑似浮動小数点数の誤差は０．０２５％まで低下する。最後に、指数部が、その１６ビツト周波数値の上位３ピツ）　（１６，１５，１４）に論理和をとられる（ブロック３９８）。最終結果が６５５３５を超えると、その出力は正の全値、すなわち６５５３５に強制される。最終結果が１未満であれば１図８Ｑの流れ図３８４によって示される通り、１の表現にされる。その後、プロセス制御コンピュータ１４は、真の周波数値を得るために多数の秒についてパルスを平均化することができる。

図９Ａ〜９Ｄについて説明する。本発明に従った多機能ブリッジ回路４００が示されている。このブリッジ回路４００は、５つの温度または重量の値をシ１定するために使用することができる。詳しくは、ブリッジ回路４００は１図９ＤのスイッチＣＳＷＩを用いて温度測定の構成に組み込まれた場合、標準の白金抵抗温度計（ＲＴＤ）または高負荷型抵抗温度計に適応するように設計されている。さらに、ブリッジ回路４００は２重ｆｆ１ｃＩ定用の機器構成に組み込まれた場合は１重量測定用ロードセルの配線を受け入れる（例えば、Ａ　Ｄの励起、および、Ｂを正にした状態でのＢＣのｍＶ大入力。図９Ｄに示す通り、ブリッジ回路４００は、スイッチ設定により、温度を摂氏形式または華氏形式で記録するようにコントローラ１００に通知することもてきる。

図９Ｃは、温度７重ニドランスデューサへ電力を供給するだめの電圧回路４０２を示す。図９Ｂは、これらの各トランスデユーサ用のブリッジ回路に対して行われる多線入力信号のる波を示している。図１２Ａに示すように、これらの入力信号はマルチプレクサ（５０６Ａ）ＣＵｌおよびＣＵ２に向けて送られる。マルチプレクサＣＵ２からの出力信号は、電圧ホロワ構成として示されている演算増幅器（３１４ＯＡ）ＣＵ５に接続されている。

演算増幅器ＣＵ５からの出力信号ＭＡＩ　Ｌは、コントローラ１００の主マルチプレクサＵｌｌに送信される。

マルチプレクサＣＵ２からの出力信号はまた。差動増幅器回路（ＡＤ５２１）ＣＵ３へ一方の入力を供給している。差動増幅器回路ＣＵ３への他方の人力は、マルチプレクサＣＵＩから受信する。差動増幅器回路ＣＵ３からの出力は、演算増幅器（３１４０Ａ）ＣＵ４によって増幅され、信号ＭＡＩ　Ｈとしてコントローラ１００の主マルチプレクサＵｌｌへ向けて送信される。図８Ａは。

また較正および利得を目的として使用される１組の抵抗を有する。精密抵抗アセンブリ（Ｓ２ＣＨ）ＣＵ６を示している。

図１０Ａについて説明する。特にディジタル出力信号のアボート回路を示すために、３重冗長フィールド・コンピュータの一部の簡略ブロック図が示されている。これに関しては、ディジタル出力回路５００〜５０４のそれぞれに１組のアボート回路が配置されている。図１０Ａから評価されるように、各コントローラ９２〜９６にはそれ自身のディジタル出力回路を備えている。従って。

フィールド・コンピュータ装置１２は、ディジタル出力信号がフィールドへ送信されなければならない時は常に。

３個の冗長ディジタル出力回路５００〜５０４の１組を有することが評価されるべきである。これらの冗長ディジタル出力回路は、好ましくは、複数の出力信号チャネル（例えば、１〜１０個の個別のディジタル信号チャネル）を有するが１図１０Ａには説明のためにこれらのチャネルの１つのみを示した。

コントローラ９２〜９６はそれぞれ、フィールドへ出力されるべき各ディジタル出力信号用の各自のディジタル出力回路５００〜５０４へＳＥＴ　ＤＯＤＣ信号を送信する。これらの各ＳＥＴ　ＤＯＤＣ信号は、コントローラ９２〜９６の各々において個別に実行される裁定プロセスの結果を表現する。上述の通り、プロセス制御コンピュータ１４ａおよび１４ｂからフィールド・コンピュータ装ｒＩ！、１２によって受信されたディジタル出力値信号は、冗長コントローラ９２〜９６の各々によって共用される。いずれかの特定のディジタル出力信号値（すなわち、高位値または低位値）の送信がうまく完了し、コントローラ９２〜９６の全部がその値を正しく処理したとすれば、ＳＥＴ　ＤＯＤＣＬ、ＳＥＴ　ＤＯＤＣＭおよびＳＥＴ　ＤＯＤＣＲ信号は同一になる。接尾部り、ＭおよびＲはこの場合、その信号がＬｅｆｔ（Ｌ）、　Ｍｉ　ｄｄ　ｌ　ｅ　（Ｍ）またはＲｉｇｈｔ（Ｒ）のコントローラから発したものである示すために使用されているにすぎない＠しかし、これらのＳＥＴ　ＤＯＤＣ信号が同一ではない場合がある。さらに、あるディジタル出力回路からのディジタル出力信号がフィールドへ送信されないようにすることが望ましい場合もあり得る。

図１０Ａに示された通り、ディジタル出力回路５００〜５０４の各回線からの出力導体は、ディジタル制御デバイス５０８（例えば、電磁弁）に接続されている共通ノード５０６で一体に連結されている。これは、ディジタル出力回路５００〜５０４のいずれか１個からの出力信号が高位であれば、デバイス５０８は、他の２個のディジタル出力回路が低位出力信号を生成したとしても。

高位入力信号を受信し得るということを意味する◎しがし、このような状況は１本発明に従えば、冗長アボート回路５１０〜５１４の併用により発生しないようになっている。

図１０Ａに示された通り、アボート回路５１０〜５１４はそれぞれ、１組の３個の電気制御スイッチ５１６〜５２０（例えば、ＭＯ５ＦＥＴデバイス）を含む。

スイッチ５１６はＳＥＴ　ＤＯＤＣ信号によって制御される＠しかし、スイッチ５１６が閉になることができても、スイッチ５１８および５２０のうちの少なくとも１個が閉じていない限り、高位出力信号（例えば、２６Ｖ）はデバイス５０８に送信できない。スイッチ５１８および５２０は、他の２個の隣接コントローラによって生成されるｒＡＢＯＲＴＪ信号により制御される。例えば、アボート回路５１０の場合、スイッチ５１８はコントローラ９６からのｒＡＢＯＲＴ　ＲＬＪ倍信号よって制御され、スイッチ５２０はコントローラ９４らのＡＢＯＲＴＭＬ信号によって制御される。図６０に示す通り。

これらのＡＢＯＲτ信号は各コントローラのマイクロプロセッサＵ４０によって個別に決定される。　従って。

コントローラ９２が高位のＳＥＴ　ＤＯＤＣＬ信号をフィールドに送信するために、コントローラ９２は。

（高位ＡＢＯＲＴ　Ｍ　Ｌ信号によって）コントローラ９４の、または、（高位ＡＢＯＲＴ　ＲＬ信号によって）コントローラ９６のいずれか一方の同意または一致を必要とすることが評価されるべきである。このようにして、コントローラ９２〜９６によって決定されたソフトウェア裁定は、ディジタル出力回路５００〜５０４においてアボート回路５１０〜５１４によって実施される。

コントローラ９４および９６が、コントローラ９２からの特定のディジタル出力信号がフィールドへ送信されないようにするべきであると決定した場合、コントローラ９４および９６はそれぞれ、その特定のディジタル出力信号について低位のＡＢＯＲＴ信号を生成し、これによリアボートスイッチ５１８〜５２０を開にさせる。

各ディジタル出力回路５００〜５０４は、ディジタル出力回路５００のＴＥＳＴＩＩ１５２２等のＴＥＳＴ線を含む。ダイオード５２４等のダイオードは、デバイス５０８に見られるように共通電圧からディジタル出力回路（および、それによりＴＥＳＴ線）を絶縁するためにも含まれている。ＴＲＡＣＫフィードバック線５２６も。

デバイス５０８への入力として表現される実際のディジタル状態を各コントローラ９２〜９６が確認できるようにするために設けられている。図１１Ａ〜１１Ｃによってさらに詳細に説明するように、ディジタル出力回路５００〜５０４は、非干渉試験を容易に行なえるように設計されている。ディジタル出力回路５００〜５０４の非干渉試験方法は１図１９Ａ〜１９Ｍによって説明する。

図１０Ｂについて説明する。本発明に従った冗長アナログ出力回路６００〜６０４のブロック図が示されている。これに関しては、アナログ出力回路６００の詳細ブロック図が示されているが、また隣接コントローラの同一のアナログ出力回路６０２〜６０４を示すために単一のブロックが使用されている。アナログ出力回路６００のブロック図に詳細に示しであるので、この回路の略図の説明は図１２Ａ〜１２Ｇに示す通り多少省略されている。いずれにせよ１図１０Ｂは、アナログ出力回路６００は、アナログ出力回路に含まれた各アナログ出力信号（例えば、５つの独立チャネル）についてアボート回路６０６を含むことを示している。アボート回路６０６は。

アボート・スイッチＤＮｌおよびＤＮ２が全体としてスイッチ５２０および５】８の配置に対応している限りにおいて、上述の通りアボート回路５１０に類似している。

しかし、ディジタル信号ではなくアナログ信号が送信されるということから、スイッチ５１６の代わりに増幅器が使用されている。さらに、ＭＯＳＦＥＴの代わりに先アイソレータがアボート・スイッチとして使用されている。従って、各冗長アナログ出力回路６００〜６０４は。

ディジタル出力回路５００〜５０４にアボート回路が設けられているという同じ理由から、アボート回路が設けられているということが評価されるべきである。

アナログ出力回路６００は１図１０Ｂにおいてコントローラ１００として総称されている。その回路のコントローラから命令を受信する。これに関しては、アナログ出力回路６００は、コントローラ１００から各チャネルについて所要の出力値を受信し、アナログ出力回路は。

その出力値がどのようにして得られるかを決定するようにコントローラによって保持される。こうした理由から。

かつ、アナログ出力回路がそれ自身で非干渉試験を実施できる能力により、アナログ出力回路は、その間に他の必要な機能を実行するためにコントローラ１００を解放する「スマート」回路であるとみなされる。これらの目標を達成するために、アナログ出力回路６００は、マイクロプロセッサおよび、ブロック６１０によって示されているように、コントローラ１００から相対的に独立して動作するために必要な支援回路を備えている。

本発明に従った知的独立の能力は、共通のフィールド・デバイスを共通の出力値に対して３個の並列に動作するアナログ出力回路によってどのように駆動すべきかを決定するという観点からも重要である。これは１本実施例のように、変化する条件に対する高速応答が望まれる場合、特に難しい問題である。これに関しては、各アナログ出力回路６００〜６０４は、各チャネルで所要の出力値を得るためにそれぞれのコントローラ９２〜９６によって命令される。従って、各アナログ出力回路６００〜６０４により、各プロセス制御サイクル（例えば、１秒）ごとに１度ずつ各自のコントローラからアナログ出力回路へ個別に与えられる目標出力値に応答してフィールド・デバイスを駆動させることが要求される。そのため、アナログ出力回路は故障許容力を得る目的からプロセス制御サイクル中に相互の相対的独立を保って動作することが望ましいので、不安定な出力を生じる可能性がある。しかし１本発明に従えば、知的であり、かつ、独立的な出力制御方法が、マイクロコンピュータ制御回路６１０を通じて各アナログ出力回路に与えられる。これらの方法によれば、出力レベルの共用が最適に行えるだけでなく、各アナログ出力回路が変化する条件に高速で応答することも可能である。

このアナログ出力回路用マイクロプロセッサは、能動的に動作する各出力チャネルの多重化出力信号電圧値をディジタル　アナログ・コンバータ回路６１２ヘデイジタル形式で送信する。ディジタル　アナログ・コンバータ回路６１２からのアナログ出力値はその後、増幅器回路６１４によって逐次的に処理され、マルチプレクサ回路６１６へ送られる。マルチプレクサ回路６１６はその後、増幅されたアナログ出力信号を、ｒＡｏ　ＩＪ信号用のアボート回路６０６等の適当なアボート回路へ向けて送信する。

ディジタル出力回路５００〜５０４用のアボート回路５１０〜５１４の場合と同様に、アナログ出力回路用の各アボート回路は、フィードバック信号を生成するように構成されている。アボート回路６０６に関しては、このフィードバック信号の装備は抵抗６１８および１対の信号線６２０〜６２２を有するものとして示されている。

信号線６２０は、抵抗６１８の上流側で高位フィードバック信号ｒＭＥＨＩＪを供給し、信号線６２２は５抵抗６１８の下流側で低位フィードバック信号ＭＥＬ　１を供給する。さらに、アナログ制御出力デバイス６３０で受信されている実際のアナログ出力信号をアナログ出力回路６００〜６０４がそれぞれ＆ｆ、ＨＨできるようにするために、トラック抵抗６２４および１対の信号線６２６〜６２８がフィールド・コンピュータ装置１２によって供給される。信号線６２６は、トラック抵抗６２４の上流側で高位トラック信号ＡＯＴ　Ｈ１を供給し、信号線６２８は、トラック抵抗６２４の下流側で低位トラック信号ＡＯＴ　Ｌ　１を供給する。さらに、アボート回路６０６はまた。増幅器６０８の直後にフィードバック信号ＯＡＴ　１を供給する信号線６３２を含むように示されている。このようにして、この点までのアナログ出力回路６００の操作性は、後述の非干渉試験方法に従った開条件においてアボート・スイッチＤＮＩおよびＤＮ２の両者によって試験することができる。

図１０Ｂに示す通り、アナログ出力回路６００は、差動増幅器６３８に送給する１対のマルチプレクサ回路６３４〜６３６を含む。このマ／ｌ／チプレクサ回路６３４〜６３６は、フィールドへ送信される出力に正比例する。

フィードバック抵抗とトラック抵抗との間の電圧降下を指示する信号を生成するために、対応する高位／低位信号を差動増幅器６３８への入力として逐次的に対にするように、アナログ出力回路のマイクロプロセッサからのアドレス命令にもとづいて動作する。従って１例えば。

ＭＥＨ−１信号は、ＭＥＬ−１信号がマルチプレクサ６３６の出力に生じると同時に、マルチプレクサ６３４の出力に生しることになる。増幅段階の後１最終マルチブレクサ６４０は、それらの差動電圧信号、０ＡＴ−１〜０ＡＴ−５信号、または、地電位参照マルチプレクサ出力をアナログ−ディジタル・コンバータ回路６４２へ順次送信するために使用されている。アナログ−ディジタル・コンバータ回路６４２はさらに１分析のためのマイクロプロセッサ・ブロック６１０に接続されている。

アナログ出力回路６００は、好ましくは、その試験がフィールドに対して非干渉的であるような方法でその出力を試験することができる５チヤネル（０〜２２　ｍａ）回路デバイスである。また、アナログ出力回路６００は７高速デバイスとしても設計されており、その結果、３個の冗長アナログ出力回路６００〜６０４のうちの１個が故障した場合、他のアナログ出力回路が比較的短時間（例えば、８０ミリ秒）内にその余分な負荷を引き受ける。アナログ出力回路６００の動作は、この回路がコントローラ１００から受信した出力値（例えば、設定値）に応答することから、比例積分（ＰＩ）制御ループを付与するものとして最もよく説明することができる。この出力値は、好ましくは、最大出力能力（例えば、２２ｍａ）の分数または百分率である。上述の通り、実際のフィールド出力は、フィールド・コンピュータ装置１２の受動素子回路基板に配置されているトラック抵抗６２４の間で各冗長アナログ出力回路６００〜６０４によって測定される。トラック信号に生じるあらゆるノイズをろ波除去するために、最終トラック値とその測定値との間の差の１／４が最終トラック値に加算される。その差が８％よりも大きければ、大きな誤差に対するシステムの応答を高速にするために、旧トラック値は完全に置換される。

アナログ出力回路６００のソフトウェア制御ループは。

トラック抵抗６２４間の電圧と所要の出力値との間での比較を含む。その後、所要の出力値と測定トラック値との間の誤差の分数（最大１／４）が所要のディジタル−アナログ出力値（すなわち、積分値）に加算され、その値がアナログ出力回路６００のマイクロプロセッサのメモリに記憶される。この増強された値はその後、ディジタル−アナログ・コンバータ回路６１２に送信され、マルチプレクサ６１６を経て指定のアボート回路（例えば。

アボート回路６０６）に送信される。アナログ出力回路６００は、ＭＥフィードバック抵抗６１８間の電圧降下を測定することによってフィールド・デバイス６３０に供給される総出力に対する自己の寄与を決定する。これは、アナログ出力回路６００が、後述の非干渉試験方法においてフィールド・デバイス６３０に対して出力の１００％を寄与するように保証するために行われる。アナログ出力回路６００はまた。差動増幅器６０８が正しく動作しているかどうかを判定するために、（図１０Ｂに示すそのＤＡＣ−ＯＵＴ信号によって）ＯＡＴ信号をディジタル−アナログ・コンバータ回路６１６の出力と比較する。例えば、フィールド・デバイス６３０に対して過大な電力が送信されており、かつ、そのチャネルの出力がゼロでなければなければならないのに、ゼロではないことをＯＡＴ測定値が示している場合、アナログ出力回路６００は、そのチャネルを使用禁止にし、コントローラ１００に対してＯＡＴ＜＞ＤＡＣ信号によりフラグを立てる。

また９アナログ出力回路６００は、フィールドに対して過大な電力を送信するような故障の場合に、アボート・スイッチ（例えば、アボート・スイッチＤＮＩおよびＤＮ２）の自動適用も行う。アボート・スイッチを開にするための一次経路は、当該チャネルがゼロ出力を有するように命令された時にそのチャネルのアボート・スイッチを開にするゼロ出力保証機構である。アボート・スイッチを開にするための二次経路は、アナログ出力回路６００〜６０４のうちの１個以上の要求によって導入される。例えば、アナログ出力回路についである特定の出力チャネルが、そのアナログ出力回路自身の分析にもとづいて、２％高すぎる場合、そのアナログ出力回路は。

自己のコントローラに対してアボート・スイッチＤＮＩまたはＤＮ２のいずれか一方を開にすることにより、その違反している出力チャネルをアボートさせるように要求する。しかし、それらのアボート・スイッチは隣接コントローラに対しても応答するので、アボート要求情報の交換はコントローラ・レベルで要求される。本発明の１形態に従えば、コントローラ９２〜９６の各々の間でのアボート要求の交換は、その次の出力通信サイクル（例えば１次のプロセス制御サイクル）において行われる。コントローラ９２〜９６のうちいずれか２個のコントローラが、アナログ出力回路６００〜６０４のうちの１個のある特定のチャネルを使用禁止にすると一致した場合、それらのコントローラは、違反しているアナログ出力回路のアボート・スイッチＤＮＩおよびＤＮ２の両方を開にするために必要な信号を要求する。アナログ出力回路が特定の出力チャネルのアボートを要求したが。

隣接コントローラのどちらもそのチャネルのアボートを要求していなければ、アボートの不一致が発生する。こうした不一致は、あるチャネルの順次的な不一致の数をカウントし、そのカウントが所定の値（例えば、３２（１０進）、２０（１６進））を超えた時にプロセス制御コンピュータ１４ａおよび１４ｂに対して好ましくはエラーのフラグを立てることによって処理される。あるチャネルについてアボートの不一致がまったく存在しなければ、そのチャネルのカウンタはゼロになる。アボート・スイッチを開にするための二次経路は、各コントローラ１００に裁定による決定を行わせることが評価されるべきである。従って、３個のアナログ出力回路６００〜６０４のうちのいずれも、隣接コントローラによって他のアナログ出力回路へ送信された裁定出力値を知る必要はない。

さらに、アナログ出力回路が不動作状態にあると決定された場合、隣接コントローラは、その回路をフィールドから絶縁するために、その不動作アナログ出力回路のチャネルの全部のアボート・スイッチを開にする。これに関しては、アナログ出力回路は、スマート・アナログ出力回路基板が通信を行っていない場合、その回路のメモリ試験に不合格した場合、ディジタル−アナログ、コンバータ回路６１２の試験に不合格した場合、または。

アナログ−ディジタル・コンバータ回路６４２の試験に不合格した場合に不動作状態であるとみなされる。その不動作アナログ出力回路に責任を有するコントローラ１００は、それ自身のアナログ出力回路の損失のために。

隣接アナログ出力回路のアボート・スイッチを開にすることはない。それよりも、そのコントローラは、それらの他のアボート・スイッチの開状聾が保証されているがどうかを判断するために、コントローラーコントローラ間の通信を検査する。これにより、故障の順序は、３−２−〇ではなく、３−２−１という順序が可能になる。

従って、ただ１個の作動アナログ出力回路が残っていれば、出力をゼロにするように命令されない限り、そのアナログ出力回路の作動チャネルのアボートはいっさい行われない。

コントローラーコントローラ間の通信故障の場合１通信できないコントローラ１００に対応するアナログ出力回路のアボート・スイッチは開にされない。この手続きにより、後述のＦａｉｌ　５ＡＦＥ／ＬＡＳＴ機構が正しく動作することができる。通信が行える残りの２個のコントローラはその後、２重冗長フィールド・コンピュータ装置として動作し、この場合、アボート回路を開とするには１個だけのアボート要求がめられる。両方の隣接コントローラが通信できない場合、アボート要求はサービスされることはなく、ソフトウェア裁定におけるＦａｉｌ　５ＡＦＥ／ＬＡＳＴ選択がアナログ出力の全部についてフィールド・コンピュータ装置からの出力を制御する。

１対のアボート・スイッチが過度な高出力により開にされた場合、これらのアボート・スイッチは、そのアナログ出力回路の交換が検知されるか、または、そのアナログ出力回路のコントローラ１００が再始動した後にのみ、閉じられることが好ましい。この手続きの例外は。

特定の出力チャネルに対して３重アボート要求が存在する場合に生じる。こうした場合、そのチャネルのアボート・スイッチの全部がフィールドへの出力の全損失を防ぐために再び閉じられる。

上述の説明から、１個以上の出力チャネルに関係した故障は、適切なアボート・スイッチＤＮＩおよびＤＮ２を開にするために２つのプロセス制御サイクルをとることができるということが評価されるべきである。従って。

例えば、１秒の全プロセス制御サイクルの場合、アナログ出力回路からコントローラヘアボート要求を通信するために１秒間が使用され、さらに、コントローラーコントローラ間の通信を可能にするためにさらに１秒が使用される。しかし、フィールドへのゼロ出力時のアボートは、コントローラ９２〜９６がプロセス制御コンピュータ１４ａおよび１４ｂからゼロ出力値を受信した同じサイクルに発生する。

図１１Ａ〜１１Ｃについて説明する。ディジタル出力回路５００〜５０４の略図が示されている。図１１Ａは。

図１０Ａに図示したアボート回路５１０の略図を示す。

同様に、このようなアボート回路がフィールド・コンピュータ装置１２の各ディジタル出力チャネルに設けられていることに注目すべきである。すなわち、１０個のディジタル出力チャネルを有するフィールド・コンピュータ装置では、１０個のアボート回路の１組が３個のコントローラ９２〜９６について設けられており、従って。

合計３０個のアボート回路を持っている。

図１１Ａは、スイッチ５１６〜５２０がそれぞれＭＯＳＦＥＴ　（ＩＲＦＤ１２０）　トランジスタを有することを示している。これらの各トランジスタは、トランジスタ５１６の光アイソレータ（ＰＳ２６０３）ＤＵｌ等の光アイソレータからそれぞれのゲート信号を受１ｇする。

光アイソレータＤＵＩのｒＳＥＴ　ＤＯＤＣ−ＩＪ入力信号は、概ね２図１０ＡのｒＳＥＴ　ＤＯＤＣ−ＬＪ倍信号対応する。同様に、ｒＡＢＯＲＴｌ−ＩＪ入力信号は図１０ＡのｒＡＢＯＲＴ　Ｒ−ＬＪ倍信号対応し。

ｒＡＢＯＲＴ２−ＩＪ入力信号は図１０ＡのｒＡＢＯＲＴ　Ｍ−ＬＪ倍信号対応する。図１０Ａにおけるトランジスタ５１８〜５２０の並列接続は、これら２個のトランジスタのドレーン端子およびソース端子が結合されていることによって１図１１Ａにおいて証明されている。

トランジスタ５１６のソース端子もトランジスタ５１８〜５２０のドレーン端子に接続されており、トランジスタ５１６のドレーン端子はヒユーズｒＤＦＩＪを介して（図工１Ｃに示す）＋２６Ｖ電源ＤＰＳＩに接続されている。すなわち、トランジスタ５１６は、トランジスタ５１８および５２０の両者と直列に接続されている。プルダウン抵抗（１００Ｋ）ＲＰ７およびダイオード（ＩＮ４５９Ａ）５２４は、ダイオード５２４の下流側でｒＤＯＤｃ−ＩＪで示された出力線を付与するためにトランジスタ５１８〜５２０のソース端子に接続されている。従って、トランジスタ５１６が高ｆｎｒｓＥＴ　Ｄ。

ＤＣ−ＩＪ倍信号よってオンにされ、トランジスタ５１８〜５２０の少なくとも一方が各自のゲート信号によってオンにされると、これらのトランジスタの導通状態は。

＋２６ｖ電源からｒＤＯＤｃ−ＩＪ出力線へ電流が流れるようになる。トランジスタ５１６の導通は電力をフィールド・デバイス５０８に送るために必要なので、このトランジスタはパワー・スイッチと呼ぶことができる。

対照的に、トランジスタ５１８〜５２０は、そのパワー・スイッチが閉じた（すなわち、トランジスタ５１６が導通状態またはオンになっている）時に電力がフィールド・デバイスに送られないようにするために組み合わせて動作することから、アボート・スイッチと呼ぶことができる。

上述の通り、ディジタル出力回路５００〜５０４は非干渉試験を実行できるように設計されている・これに関しては、アボート回路５１０が、トランジスタ５１６のドレーンおよびソース端子間に並列に接続された抵抗（ＩＯＫ）ＲＰｌ、および１　トランジスタ５２０のドレーンおよびソース端子間に並列に接続された抵抗（１０Ｋ）ＲＰ３を含むことに注目すべきある。さらに１図１１Ｆは、ＴＥＳＴ−１線５２２が、トランジスタ５１８〜５２０のソース端子、プルダウン抵抗ＲＰ７およびダイオード５２４のアノードの間に備わったノードまたは接合点に接続されていることを示している。従って、抵抗ＲＰＩ、ＲＰ３およびＲＰ７は、トランジスタ５１６〜５２０を選択的に励起させ、ＴＥＳＴ−１線によって電圧の変化を検出させる分圧器網となることが評価されるべきである。例えば、トランジスタ５１６がオンになイードバック信号の流れを供給することが評価されるべると、このトランジスタによって抵抗ＲＰＩが事実上短絡するので、ＴＥＳＴ−１線の電圧は上昇する。同様に。

トランジスタ５１８〜５２０のいずれか一方がオンになると、その導通しているトランジスタによって抵抗ＲＰ３が事実上短絡するので、ＴＥＳＴ−１線の電圧は上昇する。しかし、トランジスタ５１６およびトランジスタ５１８〜５２０の一方が導通状態に切り替わらない限り。

実質的に電流は流れない。

図１１Ｂは、ディジタル出力回路５００のフィードバック回路５２６を示す。フィードバック回路５２６は。

アドレス線ＨＤＥＶ−０〜ＨＤＥＶ−３およびイネーブル線ＨＰ３−５を通じてコントローラ１００によってアドレス指定される。１組のマルチプレクサ回路ＤＵ３３およびＤＵ３５を含む。各ディジタル出力チャネルのＴＥＳＴ線はマルチプレクサＤＵ３Ｂへの入力信号として接続されているが、これらの各チャネルのＤ　ＯＤ　Ｃ７８号はマルチプレクサＤＵ３５への入力信号として接続されている。マルチプレクサＤＵ３３およびＤＵ３５からの出力線５２８および５３０はそれぞれ、一体に結合されており、これらの出力線の多重化フィードバック信号はその後、直列に接続されている１組の演算増幅器（３１４０Ａ）ＤＵ３２およびＤＵ３１を介して処理される。

従って、各ディジタル出力回路５００〜５０４は、それぞれのコントローラ９２〜９６へ直列に多重化されたフするアナログ・レベルに変換せしめる。

きである。

図１２Ａ〜１２Ｆについて説明する。アナログ入力回路６００〜６０４の略図が示されている。図１２Ａは。

図１０Ｂでブロック６１０として示したマイクロコンピュータ回路の略図を示している。このマイクロコンピュータ回路６１０は、１６ＭＨｚマイクロマイクロプロセッサ３１）ＥＵ３．　メモリ・アドレス・ラッチ回路（ＨＣ５７３）ＥＵ２，８Ｋｘ８　ＣＭＯ３ＥＰＲＯＭ　（５７Ｃ６４）ＥＵＩおよびプログラム可能論理デバイス（ＥＰ９１０）ＥＵ４を含む。マイクロプロセッサＥＵ３は、コントローラ１００からのシリアルＲＸＤＡＴＡ線で各アナログ出力チャネルの出力値を受信し、シリアルＴＸＤＡＴＡ線でステータス・データをコントローラへ送信する。ＥＰＲＯＭ　ＥＵＩは、アナログ出力回路６００のオペレーティング・プログラムを記憶するために使用されている。ＰＬＤ　ＥＵ４は、アナログ出力回路６００の特定部分の機能を制御する各種信号を生成するために使用されている。例えば、ＰＬＤ　ＥＵ４からのＤＡＣＷＲ信号およびＤＡＣＡ信号は１図１２Ｂのディジタル−アナログ・コンバータ回路６１２に送信され、このＤ／Ａコンバータ回路にマイクロプロセッサＥＵ３のデータ・バス（ＤＡＴＡ　＜　７０　＞）のディジタル符号化アナログ値を収集せしめ、その符号値を対応マイクロコンピュータ回路６１０はまた。アナログ出力回路６００（ＳＡＯ（Ｓｍａｒｔ　Ａｎａｌｏｇ　０ｕｔｐｕｔ）回路基板と称する場合もある）の健全状態の視覚表示を行うための緑色および赤色のＬＥＤを含む。

この回路基板が正しく機能していれば、赤色ＬＥＤは消灯し、緑色ＬＥＤが点灯している。しかし、コントローラのマイクロプロセッサは、アナログ出力回路６００とコントローラ１００との間の通信が故障した場合のように、一定の条件のもとでは緑色ＬＥＤが点滅する。同様に、赤色ＬＥＤは、マイクロプロセッサ回路６１０が正しく機能していない場合やそのコントローラ１００と通信しようと試みている場合に１点滅させてもよい。赤色ＬＥＤは、非干渉試験に不合格した場合、ＳＡＯ回路基板のチャネルがアボートされた場合またはトラック上の問題が検出された場合のような、いくつかの想定される条件のもとでは点灯する。逆に、緑色ＬＥＤは、ＳＡＯ回路基板のハードウェア構成要素が故障したり、コントローラ１００の故障が発生した場合、消灯する。従って。

これらのステータスＬＥＤは、好ましくは、各種異なる問題が２個のＬＥＤだけでフィールド検査において視覚的に識別できるように、複数の用途に利用されることは評価されるべきである。

図１２Ｂは１図１０Ｂに関連して説明した。デイジタルーアナログ・コンバータ回路６１２．増幅器回路６１４およびマルチプレクサ回路６１６を示す。これに関しては、Ｄ／Ａコンバータ回路６１２　（ＡＤ７２４８）は。

１２ビット分解能を有するが、絶対精度の設計は不要であることが評価されるべきである。むしろ１本発明の制御方法に従えば、Ｄ／Ａコンバータ６１２の精度は、わずかな変更を行える能力に較べほとんど重要でない。

増幅器回路６１４は演算増幅器ＥＵ３４　（３１４０Ａ）を有する。この一段増幅器は、ＩＯＶの最大出力を最大２２、ＩＶまで昇圧する２、２１倍率器となる。これに関しては、この増幅器の出力と反転入力との間の帰還区間に１．２１に Ω抵抗を使用することが好ましい。これにより１非反転入力を通じて排流し得る電流の量を制限することによって１０Ｖを超える差分入力を防止し、その結果、このデバイスは、復帰するまでに数秒かがる可能性がある正帰還モードに入ることが防止される。この構成によりまた。増幅器回路が、１．２１にΩ抵抗と連係して、その入力を２．２１倍増幅できるようになる。

図１２Ｃは１図１０Ｂに関連して説明したアボート回路６０６を示している。これに関しては、演算増幅器（３１４０Ａ）ＥＵ１５または６０８は、マルチプレクサ６１６からの５ＥＴ−ＡＯＩ信号に応答する。しかし。

アボート回路６０６は、マイクロコンピュータ回路６１０またはコントローラ１００のいずれか一方が正しく機能していない場合、電力がフィールドに送信されないようにする装備を有する。詳しくは、演算増幅器ＥＵ１５は、マイクロプロセッサＥＵ３のＰ１バスの適切なピンにおける低位信号によるトランジスタＥＱ３の導通によって使用禁止にされ得る。すなわち、アナログ出力回路６００は、自己のアナログ出力をゼロに引き下げることができる。さらに１図１２Ｄのデツトマン・タイマ回路６４９からの低位ＤＥＡＤＭＡＮ信号の存在も、演算増幅器ＥＵＩ　５からのアナログ出力をゼロに引き下げさせる。デツトマン・タイマ回路６４９のタイマ（ＬＳＩ２２）ＥＵ９は、ＤＥＡＤＭＡＮ信号を高位に維持するために、コントローラ１００がらの周期的なりＥＡＤＳＥＴ信号パルスに応答する。従って、ＤＥＡＤＳＥＴパルスが所定時間（例えば、６４ミリ秒）以内に受信されなイ場合、アナログ出力回路６００は、自動的にそのアナログ出力線の全部をゼロに引き下げる。

ディジタル・アボート回路５１０の場合と同様、アナログ°アボート回路６０６は、アナログ出力回路６００をその隣接アナログ出力回路６０２〜６０４から電気的に絶縁するために光アイソレータ（ＥｕＢ６およびＥｕＢ６）を含む。しかし、これらの光アイソレータ（ＩＬＤ３１）はまた、そのアナログ出力回路が接続されているフィールド制御デバイスを駆動させる電流を通過させることもできる。従って、演算増幅器ＥＵ１５からの出力線６４６は、光アイソレータＥＵ３２およびＥｕＢ６の各々のトランジスタのコレクタ端子に接続されている。

さらに、アボート回路６０６は、ＭＥ抵抗６１８をトラック抵抗６２４から分離するダイオード６４８を含むことに注目すべきある。

図１２Ｅは１図１０Ｂのマルチプレクサ回路６３４が実際上、マルチプレクサＥＵ２４およびＥＵ２６を有することを示している。同様に９図１０Ｂのマルチプレクサ回路６３６がマルチプレクサＥＵ２３およびＥＵ２５を有することも示している。従って、差動増幅器゛回路６３８も、演算増幅器（ＯＰＡ２１０７）ＥＵＩＩ、（ＯＰＡ２１０７）ＥＵ２１および（ＯＰＡ６０２）ＥＵＩ２の計５個の１組を有する。演算増幅器ＥＵ１１は、接地に対する下記信号の測定を可能にするＭＥ低抵抗よびトラック抵抗からの多重化されたｒＯＵＴ−ＬＪ倍信号よびｒＯＵＴ−ＨＪ倍信号供給する。演算増幅器ＥＵ２１は、演算増幅器ＥＵ２１およびＥＵ１２により形成される差動増幅器６３８の第１段としてマルチプレクサの出力を緩衝する。差動増幅器６３８によって生成されたｒＡ／Ｄ　Ｉ　ＮＪ倍信号、マルチプレクサの出力間の増幅された（例えば、４．５４５倍増幅された）電圧差を表わす。

差動増幅器回路６３８は　３，２Ｖ　ｍａｘ）ラック差分をＩＯＶに変換するために４．５４５の利得を与える。この増幅により、アナログ・コンバータ６４２の全範囲が利用可能になる。さらに、上記の演算増幅器は。

それぞれ、−５Ｖの負レールおよび＋２６Ｖの正レールを有することに注目すべきである。これに関しては、演算増幅器は５Ｖの負レールおよび３Ｖの正レールの範囲で動作する。また、演算増幅器のスルーレートは、ＩＶ／ミリ秒より大きく、また、電圧オフセットは出来るかぎり低くあるべきである。このようにして、差動増幅器回路６３８は、相対的に高速で動作し、供給レールに近い良好さで実行し、広範囲にわたり同相成分電圧を拒絶する能力を有する。

図１２Ｆは、アナログ出力回路６００が、ｒＯＵＴ−Ｌ」信号、ｒＯＵＴ−ＨＪ倍信号よびｒＡ／Ｄ　Ｉ　ＮＪ倍信号受信し、これらの信号をｒＯＡＴ−１〜０ＡＴ−５」信号により多重化することによって完結することを示す。マルチプレクサ６４０のアナログ出力は、演算増幅器（ＯＰＡ６０２）ＥＵ５によって処理された後、Ａ／Ｄコンバータ（ＡＤＳ５７４）６４２によってディジタル信号ストリームに変換される。Ａ／Ｄコンバータ６４２はアナログ出力回路６００のマイクロプロセッサＵ３のＤＡＴＡ＜７　０＞バスに接続されている。

図１３Ａ〜１３Ｄについて説明する。ここではネットワーク・コントローラ１６の略図が示されている。前述の通り、ネットワーク・コントローラ１６は、光ファイバ・ネットワーク全体の通信管理者として機能し、好ましくは、少なくとも５００キロボーの速度で通信できる能力を有する。ネットワーク・コントローラ１６は１図１３Ａに示す通り、それ自身のマイクロコンピュータ回路８００を備える。マイクロコンピュータ回路８００は。

マイクロプロセッサ（８０Ｃ３１ＢＨ−１）ＦＵＩｏ。

３２にプログラム・メモリＦＵＩ１．３２にデータ・メモリＦＵ６．ＰＬＤメモリ・コントローラ・チップＦＵ５およびラッチ回路チップＦＵ２〜ＦＵ３を有する。この点、マイクロコンピュータ回路８００は、設計上２図６Ａのコントローラ１００と同様であり１両者の回路の設計では、同一または類似の構成装置を使用することができる・また、１６ＭＨｚ発振器回路８０２もマイクロプロセッサＦＵＩＯに接続されて示されており、これは、マイクロプロセッサＦＵＩＯがプロセス制御コンピュータ１４からＭＯＤＳＹＮＣＩＮ同期信号を受信しても、ネットワーク・コントローラ１６がそれ自身のクロックにもとづいて動作するように指示する役割を果たす。

ネットワーク・コントローラ１６は１図１３Ｂに示す１６ビツト幅Ｂバスにより自己のプロセス制御コンピュータ１４と接続されている。ネットワーク・コントローラ１６はまた。プロセス制御コンピュータ１４から、それらの２台のコンピュータ・システム間の通信を容易にする１組の符号化制御信号（ｒＭＯＤ−ＤＯ〜ＭＯＤ−Ｄ３Ｊ　、ｒＭＯＤ−ＣＰおよびＭＯＤ−３ＴＪ）を受信する。これに関しては、これらの符号化制御信号はデコーダ回路（２２Ｖ１０）ＦＵＩ３へ接続されており、この回路は、それらの制御信号を復号化し１図１３Ａおよび１３Ｂに示す回路へ送信する。従って１例えば、「／ＭＯＤＳＥＴＤＡＴＡＪ信号は、Ｂバスに供給されたデータを収集するために、１組のトライステート・フリップフロップ回路（７４ＨＴ５７４）ＦＵ１４〜ＦＵＩ　５へ送信される。同様に、ｒ／ＭＯＤＲＥＡＤＡＴＡＪ信号は、１組のラッチ回路ＦＵ１６およびＦＵＩ７に送信され、これらの回路に、マイクロプロセッサＦＵＩＯのＰＯババス収集されたデータをプロセス制御コンピュータのＢバスへ通過させる。また、上記のフリップフロップ回路ＦＵ１４〜ＦＵ１７は、マイクロプロセッサＦＵ１０のＡＤババス接続されている。３：８デコ一ダ回路（７４ＨＣ１３８）ＦＵ４からイネーブル／クロック信号を受信する。

図１３Ｂはまた。フリップフロップ回路ＦＵ１８が。

プロセス制御コンピュータ１４からのＢバスとネットワーク・コントローラ１６のマイクロプロセッサＦＵＩＯのＰＯババスの間の以降の入力のインタフェースとなることも示している。これに関しては、プロセス制御コンピュータが、ネットワーク・コントローラ１６に対して５ＥＴＣＯＤＥ信号を送信し、この信号は、プロセス制御コンピュータ１４によってどのようなデータ要素がフリップフロップ回路ＦＵ１４〜ＦＵ１５にロードされたかをネットワーク・コントローラ１６に知らせるために使用される。さらに１プロセス制御コンピユータ１４は。

新しいプロセス制御サイクル（例えば、新しい秒）の始まりを示すために使用される。所定の設定符号値（例えば、１６進数の１０）をフリップフロップ回路ＦＵ１８に送信する。この符号が送信されるはずの予想時間中に。

ネットワーク・コントローラ１６は、新しいプロセス制御サイクルの始まりを検出するためにフリップフロップ回路ＦＵ１８を短い周期で繰り返しポーリングする。新プロセス制御サイクル設定符号が検出されると、マイクロプロセッサＦＵＩＯは、それ自身の対応するクロック信号を読み取り、格納する。その後１マイクロプロセツサＦＵＩＯは、そのクロック・データを格納する適切なレジスタを、ネットワーク・コントローラ１６のクロック信号をプロセス制御コンピュータ１４のクロック信号に調整できる量だけ変更する。最後に１図１３Ｂには。

信号線ＫＥＹＯ〜ＫＥＹ３によってネットワーク・コントローラ１６のデバッグ・パネル１８のキーボードに接続されているデコーダ回路（７４ＨＣ５４１）ＦＵＩが示されている。デバッグ・パネル１８への通信は１図１３Ａに示したＰＲＤＢＵＧ信号によって行われる。従って１図１３Ｂに示す回路は、プロセス制御コンピュータ１４との双方向通信およびデバッグ・パネル１８との双方向通信のために、マイクロプロセッサＦＵＩＯのＰ。

バスの多重化使用を効果的に行う方法を付与することが理解されるべきである。

図１３Ｃは、ネットワーク・コントローラ１６のレシーバ回路８０４を示す。このレシーバ回路８０４は一般に、マルチプレクサ回路ＦＵ８．ディジタル−アナログ・コンバータ回路ＦＵ１２およびコンパレータ回路ＦＵ７を含む。マルチプレクサ回路ＦＵ８は、ネットワーク・コントローラ回路基板のエツジ・コネクタから出ている１組の個別の信号線であるＲＸＤバスに接続されている。これらの信号線は１両方向で通信できるネットワーク・コントローラの能力を表わしているＭＡＩＮ　ＲＸＤ信号線およびＲＥＰＥＡＴ　ＲＸＤ信号線を含む。これに関しては、ＭＡＩＮ　ＲＸＤ信号線は最終的に、後述のインタフェース回路を介して、−図１に示した２本の光ファイバ・ケーブル３４の両方と接続されている。

同様に、ＲＥＰＥＡＴ　ＲＸＤ信号線は最終的に、２本の光ファイバ・ケーブル３６の両方と接続されている。このようにして、各ネットワーク・リングの両ケーブルは。

１個の通信リンクを形成するために使用されている。マルチプレクサ回路ＦＵ８はさらに、ＮＥＩＧＨＩ　ＲＸＤおよびＮＥＩＧＨ２ＲＸＤと表示した信号線とも接続されている。これらの隣接信号線のうちの一方は、プロセス制御コンピュータ１４ａおよび１４ｂ間の高速光通信を受信するために使用することができる。隣接信号線の他方は、プロセス制御コンピュータ１４が３台の冗長プロセス制御コンピュータから構成されている場合に。

当該の通信を容易にするために使用することができる。

あるいはまた、それらの隣接信号線は、プロセス制御コンピュータ間の補助的な冗長通信リンクを提供するために使用することもできる。

コントローラ１００に関する多くの入力信号の場合と同様に、ディジタル−アナログ・コンバータ回路ＦＵ１２およびフンパレータ回路ＦＵ７は、マイクロプロセッサＦＵＩＯに接続されるＲＸＤＡＴＡ信号を生成するために協同で動作する。この構成により、最終的にマイクロプロセッサＦＵＩＯへの単一の信号線を生成する同一の回路によって、複数のアナログ信号およびディジタル信号の両方が処理可能となる。

図１３Ｄは、ネットワーク・コントローラ１６のトランスミッタ回路８０６を示す。詳しくは、トランスミッタ回路８０６は、デコーダ／デマルチプレクサ回路（７４ＨＣ１３８）ＦＵ９を有するものとして示されている。

デコーダ回路ＦＵ９は、マイクロプロセッサＦＵＩＯのアドレス・バスＰ１に接続されており、また、光ファイバ・ネットワークに信号を送信するためにマイクロプロセッサからＴＸＤＡＴＡ信号を受信する。デコーダ回路ＦＵ９は１図１３Ｃに関連して説明したＲＸＤ信号の相補形である信号を生成する。若しくは、ＭＡＩＮ　ＴＸＤ信号は最終的に光ファイバ・ケーブル３４の一方に接続され、ＲＥＰＥＡＴ　ＴＸＤ信号は最終的に光ファイバ・ケーブル３６の一方に接続される。同様に、ＮＥＩＧＨＩ　ＴＸＤまたはＮＥＩＧＨ２ＴＸＤ信号の一方は、プロセス制御コンピュータ１４ａおよび１４１）間に通信リンクを提供するために使用することができる。

図１４Ａ〜１４Ｅについて説明する。ブレークアウト・シリアル通信回路２６の略図が示されている。これに関しては、ブレークアウト回路２６は、ネットワーク・コントローラ１６といくつかの回路上の類似点を有する。

詳しくは、（図１４Ａに示す）ブレークアウト回路２６のマイクロコンピュータ回路８０８は、ネットワーク・コントローラ１６のマイクロコンピュータ回路８００と類似している。マイクロコンピュータ回路８０８は、マイクロプロセッサ（８０Ｃ３１ＢＨ−１）ＧＵｌ、３２にプログラム・メモリＧＵ１３，３２にデータ・メモリ・チップＧＵＩＩ、ＰＬＤメモリ・コントローラ・チップＧＵ１４．および、ラッチ回路チップＧＵ３およびＧＵ８を含んでいる。さらに、（図１４Ｄの）ブレークアウト回路２６のトランスミッタ回路８１０は、ネットワーク・コントローラ１６のトランスミッタ回路８０６と同様であり、（図１４Ｄの）ブレークアウト回路２６のレシーバ回路８１２はネットワーク・コントローラのレシーバ回路８０４と同様である。

図１４Ｂは電源回路８１４を示しており、この図は。

ブレークアウト回路２６が、プロセス制御コンピュータ１４（ＭＯＤで示されている）または外部電源からその電力を受信できることを示している。図１４Ｃは、ブレークアウト回路２６で使用可能な各通信信号線のためのコネクタＳ１〜５１５を示す。これらのコネクタはさらに、それぞれ図１５Ａおよび１５Ｂに示す回路等の、光ファイバ・レシーバ回路および光ファイバ・トランスミッタ回路と接続されている。従って１例えば、ＭＡＩＮＲＸＤ信号およびＭＡＩＮ　ＴＸＤ信号はコネクタＳ１を介して接続され、ＲＥＰＥＡＴ　ＲＸＤ信号およびＲＥＰＥＡＴ　ＴＸＤ信号はコネクタＳ３を介して接続される。さらに、「ブレークアウト」の名称が示すように、ブレークアウト回路２６によって受信された信号を。

個別のフィールド・コンピュータ装置１２と関係する特定の通信チャネルに向けて送信するために、１組のコネクタ５６〜Ｓ１５が備えられている。

従って、ブレークアウト回路２６は最大１０台までのフィールド・コンピュータ装置１２について通信信号のマルチブレクシングまたはデマルチブレクシングを行う能力を有することが評価されるべきである。さらに、ブレークアウト回路２６が１図２のブレークアウト回路２６ｅに関して示したような、「リピータ」機能を付与するように機器構成できることも評価されるべきである。

これに関しては、ＭＡＩＮ　ＲＸＤ信号線で受信された信号は、マイクロプロセッサＧＵＩＯによって処理され。

ＲＥＰＥＡＴ　ＴＸＤ信号線により１図２のブレークアウト回路２６ｆといった次のブレークアウト回路へ転送することができる。このようにして、ブレークアウト回路２６ｅを、信号のりトランスミッタとして使用することができる。

図１４Ｅは、ブレークアウト回路２６の信号転送機能を制御するために使用されるコンフィギユレーション回路８１６を示す。詳しくは、ブレークアウト回路２６のメイン／リピート・ボート３０〜３２と通信チャネルＣＨ１〜ＣＨＩＯとの間での信号のマルチブレクシングまたはデマルチブレクシングを容易にするために、１組のスイッチＧＳＷＩおよびＧＳＷ２が設けられている。本発明の１形態では、スイッチＧＳＷＩは開始チャネルを判断するために使用され、スイ・ソチＧ　ＳＷ２は終了チャネルを判断するために使用される。従って、これらの２個のレンジ・スイッチの組み合わせにより、マイクロプロセッサＧＵＩＯは、いずれの組の隣接チャネルがフィールド・コンピュータ装置１２に能動的に接続されて０るかを知ることができる。対照的に、スイッチＧ　ＳＷ３を設定することにより、ブレークアウト回路が信号分配の−次レベルで接続されているか（例えば９図１のブレークアウト回路２６ｂと２６６）、　または、ブレークアウト回路が信号分配の二次レベルで接続されているか（例えば１図１のブレークアウト回路２６ａと２６０）をマイクロプロセッサＧＵＩＯに知らせることが出来る。

スイッチＧＳＷ３を設定すると、ブレークアウト回路がリピータとして使用中であるかどうかがマイクロプロセッサＧＵＩＯに報知される。さらに図１４Ｈには、ブレークアウト回路２６のデバッグ・パネル５６を「ＲＰＤＢＵＧＪバスを介してマイクロプロセッサＧＵＩＯに結合するために使用されるコネクタＧＳＳも示されている。

図１５Ａおよび１５Ｂについて説明する。２個の光ファイバ・インタフェース回路の略図が示されている。詳しくは１図１５Ａはレシーバ回路９００を示し１図１５Ｂはトランスミッタ回路９０２を示している。レシーバ回路９００は、高速コンパレータ回路（ＬＴ１０１６）ＨＵ４に給電する光−電気コンバータ回路ＨＵ２を含む。

高速コンパレータ回路ＨＵ４は、光入力信号の光学的可変成分に対応する電気的可変成分を有するｒＲＸ　ＯＵ丁」信号を生成する。通信信号を伝導するためにプラスチック光ファイバを使用する場合、コンバータＨＵ２には、ＨＰ−２５２２コンバータを使用することが好ましい。しかし、ガラス光ファイバを使用する場合は、コンバータＨＵ２にはＨＰ−２４０２コンバータを使用することが好ましい。

図１５Ｂのトランスミッタ回路９０２は、電気−光コンバータ回路ＨＵＩに給電するＮＡＮＤゲート（７５４５１）ＨＵ３を含む。通信信号を伝導するためにプラスチック光ファイバを使用する場合、コンバータＨＵＩには、ＨＰ−１５２２コンバータを使用することが好ましい。しかし、ガラス光ファイバを使用する場合は、コンバータＨＵ２にはＨＰ−１４０４コンバータを使用することが好ましい。

図１６Ａ〜１６Ｇについて説明する。電源回路５０の略図が示されている。電源回路５０は、最大５台のフィールド・コンピュータ装置に給電可能な５００Ｗ電源である。これに関しては、１個の電源回路が、各フィールド・コンピュータ装置１２のコントローラ９２〜９６のうちの対応する１個だけに給電するために使用されることが好ましい。すなわち、１！源回路５０のいずれか１個は、１〜５台のフィールド・コンピュータ・装置のＬｅｆｔコントローラ９２に電力を供給するために使用することができる。電源回路５０はまた。１個以上のブレークアウト回路２６へも給電するために使用することができる。さらに電源回路５０は、その交流入力電力に停電があった場合に電力を得ることができるバッテリ５２に充電するためにも使用される。バッテリ５２は、好ましくは、直列に接続された１組２個の１２Ｖ完全密閉形電池である。

また、この電源回路は１図１に示したように、それ自身の筐体に好適に収容されている。筐体は、フィールド・コンピュータ装置１２，１組の電源回路５０および１組のバッテリ５２を収容するように設けることもできる。

電源回路５０の筐体は、好ましくは、電源回路５０の各種機能面の状態を指示する１組のＬＥＤを備えている。

例えば、１個のＬＥＤは電源回路５０が交流電力を受信しているということを指示するために、また別のＬＥＤはバッテリ５２が十分な使用可能電力を有することを示すために使用することができる。後述のように、電源回路５０は、負荷試験を行ってバッテリ５２を試験できる能力を有する。

図１６Ａは、コントローラ１００からのＦＡＮＯＮ信号に応答するファン・コントローラ回路９０４を示す。

このＦＡＮＯＮ信号は、光アイソレータ回路ＩＵ８のトランジスタを導通させ、それにより電源回路５０の筐体内のファンに電力を送る。ファンへの電力は、コネクタＳ３のビン１〜４に接続されている１対の温度検知デバイス（ＡＤ５９２）によって生成される信号から供給することもできる。電源筐体内で検知された温度が十分に高い場合、温度検知デバイス（図示せず）によりファン（図示せず）が始動する。コントローラ１００が電源回路の温度を監視し７必要に応じてファンを始動できるようにするために、　Ｐ　ＯＷ　Ｅ　Ｒ−Ｔ　Ｅ　Ｍ　Ｐ信号がコントローラ１００へ返信される。

図１６８＋！、ＡＣ１２０Ｖ＊ｔ：はＡＣ２４０Ｖｆ）いｆれか一方の電力を受信することができる電力コンバータ回路９０６を示す。また１図１６Ｂは、電源回路５０に交流電力が使用可能であることを検知するために使用される光アイソレータ回路（Ｈ１１Ｇ２）ＩＵＩも示している。同図には示されていないが、好ましくは適切なＡＣコンバータ（例えば、Ｖｉｃｔｏｒ　Ｖｌ−ＦＫＥ６−ＣＭＸ回路）が、ｒ＋ＨＶＪ　ｔｉｊよびｒ−ＨＶＪ　で表示された線上で変調直流電力を生成するために使用される。

３個（７）２００Ｗ１ｔ［回路（Ｖ−２００）Ｐ３３〜ＰＳ５の１組が、その高圧入力電力を調整されたＤＣ２８Ｖ出力に変換するために並列に接続されている。出力電圧を精確に＋２８Ｖに調節するために分圧器回路Ｒ３〜Ｒ５が使用されている。この電圧レベルはバッテリ５２に充電するために必要である。バッテリ５２は、これらのバッテリへの電流流量を制限するために使用されている正温度係数（ＰＴＣ）の抵抗ＶＲ２〜ＶＲ７のバンクを介して、充電される。バッテリ５２が過度の電流を流すと。

ＰＴＣ抵抗が発熱し、バッテリへの電流流量を制限する。

この充電電圧は、バッテリ５２を図１６Ｂの充電回路に接続するために使用されている図１６Ｃに示すリレーに２への導線９０８で送電される。これに関しては、バッテリ５２の１個以上の組の正の端子は、リレーに２の下流側で導線９１０に接続されている。リレーに２は。

コントローラ１００から得られるｒＬＯＡＤ　ＴＥＳＴ−ＢＪ倍信号よって制御される。このＬＯＡＤ　ＴＥＳＴ−Ｂ信号は、バッテリの充電状態を試験するためにバッテリ５２を充電回路から切り離すために使用される。

後述の通り、この試験は、バッテリが１個以上のフィールド・コンピュータ装置１２の一次電源を供給するように要求された場合に引込まれる電流量を反映するような負荷条件のもとで実施される。

この″負荷“試験を実施するために、バッテリ５２は。

低１１！流引込み負荷（例えば、１２５Ω）と高電流引込み負荷（例えば、０．７５Ω）の間で交互に切り換えられる。低電流負荷は（５ｗの）抵抗Ｒ２８およびＲ２９によって与えられるが、高電流負荷はコネクタ「Ｂ４」のピン３−６間で提供される。高電流負荷は、並列の１対のＤａｌｅ　ＨＬＺ−１６５１，５Ω 電力抵抗器等の。

バッテリ５２から最大許容電流を引き出す能力のあるいずれかの抵抗素子であることができる。スイッチに１は。

コントローラ１００から間接的に受信するｒＬＯＡＤ−ＴＥＳＴ−ＡＪ倍信号応答して、試験手順においてバッテリ５２を高電流負荷および低電流負荷に交互に接続するために使用される。このＬＯＡＤ　ＴＥＳＴ信号により、約１８０秒間高位信号を生成するように構成された（５５５）タイマ回路ＩＵ９がリセットされる。光アイソレータ回路ＩＵ７およびＩＵＩＯについて示した極性−？？、ＬＯＡＤ　ＴＥＳＴ−ＡＦ号およ［ＬＯＡＤ　ＴＥＳＴ−Ｂ信号は、実際上コントローラ１００がらの同一の信号とすることができる。すなわち、バッテリ５２はＬＯＡＤ　ＴＥＳＴ−Ｂ信号が高位の間に充電され、また、タイマ回路ＩＵ９はリセット状態に保持される。しかし、ＬＯＡＤ　ＴＥＳＴ−Ｂ信号が低位になると、スイッチに２が作動し、バッテリ５２の正端子をスイッチに１に接続する。

その後、タイマ回路ＩＵ９はカウントを開始し、バッテリ５２を約６０秒間高電流負荷に切り換える。その後、バッテリ５２は低電流負荷に切り換えられる。

負荷試験中、バッテリ電圧ＢＡＴＴＥＲＹ　Ｖは１分離回路（ＡＤ２０２）ＩＵ３を介してコントローラ１００によって測定される。これに関しては、バッテリの放電電圧は、負荷と蓄電量との関数である。従って、コントローラ１００は、ｒＢＡＴＴＥＲＹ　ＶＪ倍信号高電流負荷の既知の抵抗値とからおおよその蓄電量をめることができる。すなわち、コントローラ１００は、電源回路５０が約６０秒間の間コントローラに高電流負荷バッテリ値で給電する負荷試験を行なう。

低電流負荷はまた。必要に応じて、バッテリ５２を完全に放電させるために使用することができる。分離回路ＩＵ３およびＩＵ４は、電源回路５０が２つの個別の接地電位（ＧＮＤ）を有することが出来るように使用されている。バッテリのＧＮＤから分離されたＧＮＤ電位は、以下、ｌ５ＯＧＮＤと称する。

電源回路５０はまた。この回路の状態またはバッテリ５２の状態に関連する他の数種の信号も生成する。例えば１図１６Ｃは、電源回路５０が、ＢＡＴＴ　ＬＯＷ信号を生成するコンパレータ回路（ＬＭ３３９）ＩＵ６を含むことを示している。ｒＢＡＴＴ　ＬＯＷＪ信号は。

その名称が示す通り、バッテリ電圧が低すぎるかどうか（例えば、１０Ｖ未満）を指示する。同様に、ｒＢＡＴＴＥＲＹ＞２６ＶＪ信号は、バッテリ電圧が高すぎる（例えば、２６．ＩＶを超える）ことを指示するために。

コンパレータ回路ＩＵ６の１つに使用される。ｒＣＨＡＲＧＥＲＶＪ倍信号、バッテリ５２に充電するために電圧が印加されていることをコントローラ１００に知うせるために使用される。この充［電圧が２５Ｖを超えていれば、コンパレータ回路ＩＵ６の１つが、高位ＣＨＡＲＧＥＲＯＫ倍信号生成する。このコンパレータの切替え点は、調整器（ＡＤ５８７）ＩＵ５．抵抗Ｒ２０およびＲ２３によって４．１７Ｖに設定されているので。

ＣＨＡＲＧＥＲＶ信号は抵抗Ｒ３２−Ｒ３１間で分圧される。

図１６Ｄについて説明する。１群の５個の電源回路５０の制御インタフェース回路９１２が示されている。制御インタフェース回路９１２は、ｒＦＡＮＯＮおよびＩＣ０ＮＳＥＲＶＥＪ　ｍ製（Ｍ号等の、：７ン）Ｏ−ラ１００ｂ’　ラ（７）　ニアマント信号を解釈するための１対のデコータ回路（２２Ｖ１０）ＪＵＩおよびＪＵ２を含んでいる。後述の通り、ＩＣ０ＮＳＥＲＶＥ信号は、フィールド・コンピュータ装置への２６Ｖの給電を停止するために使用サレル。ＢＡＴＯＦＦ信号は、フィールド・コンピュータ装置への５Ｖの給電を停止するために使用される。これに関しては、コントローラ１００はまず、電源回路５０に対して、２６Ｖ電源を遮断してバッテリ電力を一定に保ち、続いて、（コントローラ１００によって決定された）適切な時間が経過した後に５Ｖｆｆｉ源を遮断するように指示できることが評価されるべきである。ｒＢＡＴＴＥＳＴＪ信号は、ｒＬＯＡＤ　ＴＥＳＴ−ＡＪおよびｒＬＯＡＤ　ＴＥＳＴ−ＢＪ倍信号相当するｒＬＯＡＤ　ＴＥＳＴ−ＯＮＪ信号を生成するために使用される。

図１６Ｅおよび１６Ｆは、電源回路５０によって給電される各フィールド・コンピュータ装置１２用に複製されている１組のコネクタ回路９１４および９１６を示している。コネクタ回路９１４は単に、フィールド・コンピュータ装置１２の各々に送信される各種コマンド信号を示すにすぎない。同様に、コネクタ回路９１６は、ヒユーズＣＢ１およびＣＢ２を介して各フィールド・コンピユータ装置１２への２６Ｖ電源およびｖＣＣ電源の送信を示す。

図１６Ｇは、電源回路５０の出力電源回路９１８を示す。出力電源回路９１８は２図１６ＢのコンバータＩ！Ｉｓ３〜ＰＳ５から出力される＋２８Ｖ電源に対応する。

ｒＶｓＯｔＪＲｃＥＪと称する電源線を含む。ＶＳＯＵＲＣＥ線は、３つの１５０Ｗコンバ一タ回路（Ｖｌ−２００）ＫＰＳ２〜ＫＰＳ４および１００Ｗコンバータ回路（Ｖｌ−２００）ＫＰＳＩに送電する。コンバータ回路ＫＰＳ２〜ＫＰＳ４は協同して線９２０−９２２間に＋２６Ｖｉｌ源を生成し、コンバータ回路ＫＰＳ１は線９２２−９２４間に＋５■電源を生成する。＋５ｖ電源の出力を電源のセンス回路に接続するためにジャンパ線ＫＪ３〜ＫＪ４が設けられていることに注目すべきである。

１組の光カプラ（ＭＯＣ８０２１）ＫＵＩ〜ＫＵ４が。

５ＨＵＴＤＯＷＮお、Ｊｌ、び５　Ｖ　ＯＦ　Ｆ　：］　７　ンド信号に応答してコンバータ回路ＫＰＳＩ〜ＫＰＳ４のオン／オフ動作を制御するために使用されている。詳しくは、（ＩＣＯＮＳＥＲＶＥ信号から導出された）高位５ＨＵＴＤＯＷＮ信号により、光アイソレータ回路ＫＵＩは不導通状態になり、それによりトランジスタＫＱＩが導通ずる。

これにより、コンバータＫＰＳ２〜ＫＰ　Ｓ４に人力するゲート信号は低位にされ、その結果、これらのコンバータは遮断される。これはさらに、＋２６Ｖ電源をフィールド・コンピュータ装置から取り除くことになる。同様の制御手順は、光アイソレータ回路ＫＵ４およびトランジスタＫＱ２による＋５■電源の遮断にも利用される。

さらに、光アイソレータ回路ＫＵ２およびＫＵ３は、因１６Ｂのコンバータ回路ＰＳ３〜ＰＳ５がＡＣａｌｌで電力を受信している際にコンバータ回路ＫＰＳＩ〜ＫＰＳ４を同時にオン状態にさせるために、＋２Ｂｖ線９２６に応答する。

図１７Ａ〜１７１および図１８Ａ〜１８Ｔについて一般的に説明する。本発明に従ってフィールド・コンピュータ装置１２において実行される裁定方法を例示するために１連の流れ図が示されている。図１７Ａ〜１７Ｅはディジタル入力の裁定に関係しており１図１７Ｆ〜１７エはディジタル出力の裁定に関係している。

同様に１図１８Ａ〜１８Ｎはアナログ人力の裁定に関係して１図１８０〜１８Ｔはアナログ出力の裁定に関係している。

フィールド・コンピュータ装置１２のソフトウェア裁定方法を全体的に正しく把握するために、以下の観察を行うことができる。これらの方法は、フィールド・コンピュータ装置１２に含まれる３個のコントローラ９２〜９６の各々に与えられる入出力値における一致および不一致に応答してそれらの入出力値がどのように選択されるかについての１本発明に従った手順を表している。これに関しては、これらの裁定方法はコントローラ９２〜９６の各々によって実行されるということを評価することが重要である。また、これらの各裁定方法は各プロセス制御サイクル（例えば、毎秒）内で実行されるということも評価されるべきである。

一般に、これらの裁定方法で使用される数値データはまず、最初の段階として妥当性を検査されなければならない。次に、少なくとも２個のコントローラからの数値データ（すなわち、ＡＯ，Ａ　Ｉ、Ｄ　Ｉ　：ｊたはＤｏ値）が一致する場合、最左端の値が選択される。すなわち、Ｌｅｆｔコントローラ９２およびＭ　ｉ　ｄ　ｄ　ｌ　ｅ　：］ントローラ９４が一致している場合、Ｌｅｆｔコントローラ９２でめられたＡＩまたはＤＩの値がプロセス制御コンピュータ１４へ送信される。同様に、Ｍｉｄｄｌｅコントローラ９４およびＲｉｇｈｔコントローラ９６が一致している場合、Ｍｉｄｄｌｅコントローラ９４でめられたＡＯまたはＤｏの値がフィールドへ送信される。しかし、コントローラ９２〜９６の各々がこの裁定プロセスを実行するので、これらのコントローラは１人出力値についてチャネルごとに異なる一致組合せによる裁定された値を送信することが可能であることを評価すべきである。そのような状況が発生し得るのは１例えば、コントローラ９２〜９６との間の通信故障の結果、あるコントローラのデータ値が他の２台のコントローラと共用し得ない場合である。

３つの妥当なデータ値が存在するが、３台のコントローラ９２〜９６のいずれも一致していない場合は１本発明に従って、ソフトウェアにより選択可能なデフオールド条件がその値について使用される。入力値の場合、Ｓｅｌｅｃｔ−Ｈｉｇｈ値またはＳｅｌｅｃｔ−Ｌｏｗ値の間でプロセス制御コンピュータ１４への送信の選択が行われる。出力値の場合、Ｆａｉｌ−３ａｆｅ値またはＦａｉｌ−Ｌａｓｔ値の間でフィールドへの送信の選択が行われる。本発明の利点の一つは、これらのソフトウェアにより選択可能なデフオールド条件が、フィールドにおいて変化している条件に応答して行い得る最も効果的なプロセス制御の決定を行なうために迅速に変更できる。という点である。本発明の１形態では、これらのデフオールド値条件は、変更することができ、フィールド・コンピュータ装置によって処理されている各入出力チャネルの各プロセス・サイクルの信号通信によってフィールド・コンピュータ装置１２へ送信される。

それらのデフオールド値条件は２通信割り込みが最新のデフオールド値条件の適用を妨げないように、コントローラ９２〜９６の各々に記憶されているが、やはり最も適切なデフオールド値条件が適用されるように手順が設けられている。例えば、あるプロセスが最初に開始される時、最も適切な出力デフオールド条件はＦａｉｌ−５ａｆｅ値（例えば、ゼロ出力）とすることができる。

しかし、そのプロセスが一定期間正しく運転された後は。

最も適切な出力デフォールト値条件をＦａｉｌ−Ｌａｓｔ条件とすることができる。これに関して、Ｆａｉｌ−Ｌａｓｔ条件は、プロセス制御コンピュータ１４からの通信が失われた場合、最も新しく裁定されたデータ値を問題のチャネルに適用する。妥当なデータ間の完全な不一致に応答してアナログ出力にＦａｉｌ− Ｌａｓｔ条件が呼び出さねた場合、最新の裁定データ値に数値的に最も近い値が選択される。入力値または出力値のいずれにもまったく妥当なデータが使用できない場合は、最新の裁定データ値を使用しなければならない。

図１７Ａ〜１７Ｅについて説明する。ディジタル入力データの裁定に関する流れ図が示されている。これらの流れ図を説明する前に、３個のコントローラ９２〜９６はそれぞれ、この裁定プロセスを独立して実行することに注目すべきである。しかし、Ｍｉｄｄｌｅコントローラ９４は、このコントローラに追加の先ファイ／く通信リンクが増設されない限り、自己の裁定結果をプロセス制御コンピュータ１４に送信することはない。そのような光フアイバ通信リンクは１例えば、３台のプロセス制御コンピュータ１４が配備された場合に使用されるべきである。

図１７Ａはディジタル入力データの裁定の全体流れ図１０００を示している。ブロック１００２は、第１の１Ｏ個のディジタル入力チャネルのデータ値がメモリにロードされることを示す。これらのデータ値は９図６１に示したコントローラ１００のマルチプレクサＵ９から得られたものである。次に、裁定プロセスを設定するために、各種定数、ポインタおよびカウンタが初期化される（ブロック１００４）。ディジタル入力回路がコントローラ回路基板に含まれているか、または、シャーシ取り付はディジタル入力回路が取り付けられていることをマイクロプロセッサＵ４０が検出した場合、妥当なデータが使用可能であることを示すために「グツド・ビット」が設定される（ブロック１００６）。

判断ブロック１００８〜１０１０は、有効な相互隣接通信メツセージがコントローラで受信されているかどうかについて（例えば、検査合計の計算によって）検査する。すなわち、コントローラ９２は有効データ通過メツセージがコントローラ９４〜９６から受信したかどうかを確認するために検査し、コントローラ９４は有効データ通過メツセージがコントローラ９２〜９６から受信したかどうかを確認するために検査する。次に、コントローラは、第１のチャネルの有効ディジタル入力値を「取得」する（ブロック１０１１）。その後、このチャネルの有効ディジタル入力値は、Ｎ１（例えば、コントローラ９４）値、Ｎ２（例えば、コントローラ９６）値およびＭＥ（例えば、コントローラ９２）値から、裁定ソフトウェア用のＬｅｆｔ値、Ｍｉｄｄｌｅ値およびＲｉｇｈｔ値に変換される（ブロック１０１２）。

この時点で、流れ図１０００は、一連の３個の破線ブロック１０１４〜１０１８を示しており、これらはそれぞれ個別の流れ図を表わしている。詳しくは、“Ｄｅｔｅｒｍｉｎｅ　Ｓｅｎｄ−Ｌｏｗ−ブロック１０１４は図１７Ｂに、”Ｄｅｔｅｒｍｉｎｅ　ｗｈｉｃｈ　Ｉｎｐｕｔ　ｔｏ　５ｅｎｄ”ブロック１０１６は図１７Ｃ〜１７Ｄに、　“Ｓｅｔ／Ｃ１ｅａｒ　ＤＩＣＢｉｔ”ブロック１０１８は図１７Ｅに示されている。これらの流れ図に示した処理工程が完了すると、第１のチャネルの裁定ディジタル入力値がプロセス制御コンピュータ１４への送信のためにメツセージ・バッファに格納される（ブロック１０２０）。その後プログラムは、ディジタル入力値の全部が裁定されるまで１次のディジタル入力チャネルについて「取得」および「裁定」を行うために反復的にループバックする（ブロック１０２２）。このプロセスは、特に３台のプロセス制御コンピュータ１４が与えられている場合、各コントローラ９２〜９６によって実行されることにやはり注目すべきである。しかし。

図１に示した実施例では、Ｌｅｆｔコントローラ９２およびＲｉｇｈｔコントローラ９６のみがそれぞれ裁定結果をそれぞれのプロセス制御コンピュータ１４ａおよび１４ｂに送信する。

図１７Ｂの流れ図１０１４は、プロセス制御コンピュータ１４へＬｏｗデフオールド値が送信されるべきかどうかの判断を示している。これに関しては、流れ図１０１４は、有効な５ｅｎｄ　ＬｏｗビットがＬｅｆｔ：］ントローラ９２．Ｍｉｄｄｌｅコントローラ９４およびＲｉｇｈｔコントローラ９６のいずれか１個について使用可能かどうかを確認する（例えば２判断ブロック１０３０〜１０３２）ための検査を行なう。一致があれば、最左端の５ｅｎｄ　Ｌｏｗビットが使用される（例えば。

ブロック１０３４）。しかし、２個の有効なＳｅｎｄＬｏｗビットだけが存在する時にそれらの有効な５ｅｎｄ　Ｌｏｗビットの間に不一致があれば、ｉ新の有効５ｅｎｄ　Ｌｏｗビットの状態が使用される（例えば、ブロック１０３６〜１０３８）。

図１７Ｃ〜１７Ｄの流れ図１０１６は、各ディジタル入力チャネル用の基本裁定ルーチンを示している。プロセスはＬｅｆｔディジタル人力の妥当性の試験から始まるが（ブロック１０４０）、Ｌｅｆｔコントローラ９２の値に対する明らかな偏向は、その選択がシステムおよびソフトウェアの全体的な統一を促進するとしても、不要であることが評価されるべきである。Ｌｅｆｔディジタル人力値が有効であれば、Ｍｉｄｄｌｅディジタル人力値の妥当性が検査される（ブロック１０４２）。さらに１両方の値が有効であり、それらが一致していれば（ブロック１０４４）、プロセス制御コンピュータ１４への送信にはＬｅｆｔディジタル入力値が選択される（ブロック１０４６）。すなわち、Ｌｅｆｔコントローラ９２およびＭｉｄｄｌｅコントローラ９４の両者が高位のディジタル値を与えた場合、メモリに記憶されたディジタル値は、最終的にプロセス制御コンピュータ１４へ送信される値のデータ・テーブルにＬｅｆｔ値が送られることになることを示している。それでも、プロセスはこの時点で終了するわけではない。有効なディジタル入力値がＲｉｇｈｔコントローラ９６から得られればＬｅｆｔ−Ｒｉｇｈｔの一致判断が行われる（ブロック１０４８）。不一致があれば（例えば、Ｌｅｆｔ−高位。

Ｒｉｇｈｔ−低位）、Ｌｅｆｔ−Ｒｉｇｈｔ比較ビットｒＤＩＣＬＲＪが「設定」される。すなわち、ＤＩＣＬＲビットに高位／１の値が与えられる（ブロック１０５０）。これらの特定の比較ビットは、カウントされ、かつ／または、各プロセス制御サイクルでプロセス制御コンピュータ１４に送信され、その結果、継続不一致の指示が得られる。これに関しては、フィールドへのサービス・コールが行われなければならないこと、または、適切な状況では特定のディジタル入力回路またはコントローラ１００が停止されなければならないことを決定するために、蓄積された比較ビットは使用することができる。

流れ図１０１６の残りの部分は全体として、上述の分析に従っている。しかし、ブロック１ｏ５２は、Ｌｅｆｔ−Ｍｉｄｄｌｅの不一致が存在し、かつ、Ｒｉｇｈｔディジタル入力値が有効ではない場合に、Ａｒｂｉｔｒａｔｉｏｎ　Ｆａｉｌｕｒｅ（裁定失敗）ビットが設定されることを示している点に注目すべきである。この時点で２判断ブロック１０５４は、プロセス制御コンピュータ１４が、デフオールド値として低位値を送信するように要求したかどうかを確認するためにプログラムが検査することを示している。応答が否定の場合、その値が高位であればＬｅｆｔ値が選択され（ブロック１０５６）、Ｌｅｆｔ値が低位であればＭ　ｉ　ｄ　ｄ　Ｉ　ｅ値が選択される（ブロック１０５８）。この理由は、低位のＬｅｆｔ値との不一致が存在していたために、Ｍｉｄｄｌｅ値は高位でなければならないからである。Ｓｅｎｄ−Ｌｏｗデフオールド値が要求されていれば、まず初めにＬｅｆｔ値が高位であるかどうかを確かめるために検査される（ブロック１０６０）。ブロック１０５８および１０６２が暗示しているように、最終的に低位の値がプロセス制御コンピュータ１４に送信される。

図１７Ｈの流れ図１０１８は、汎用ディジタル入力比較ビットＤＩＣの状態の判断を示している。特定の比較ビットの状態から、いずれか２つの有効ディジタル入力値の間に不一致が検出された場合、このＤＩＣビットが設定される（ブロック１０６４）。そうでなければ、ＤＩＣビットはクリアされる（ブロック１０６６）。

図１７Ｆ〜１７１について説明する。以下、ディジタル出力値の裁定方法を説明する。これに関しては２図１７Ｆ〜１７１の流れ図は全体としてディジタル入力値に関する上述の分析に従っていることがわかる。従って。

例えば１図１７Ｆの流れ図１０６８は図１７Ａの流れ図１０００１：対応し１図１７Ｇ（７）流れ図１°ｏ７ｏは図１７Ｂの流れ図１０１４に対応する。しかし、流れ図１０７０の場合、Ｆａｉｌ−Ｌａｓｔ要求がプロセス制御コンピュータ１４からフィールド・コンピュータ装置１２へ送信されたかどうかに関して判断が行われる。

図１７Ｈの流れ図１０７２は、各ディジタル出力チャネルの基本裁定ルーチンを示している。ディジタル出力の選択は全体としてディジタル入力の選択に関して説明した分析に従っているので、若干の注釈を行うに留める。

詳しくは、ブロック１０７４は、特定のＮｏｍａ　ｔ　ｃｈビット（すなわち、比較ビット）およびＮｅｇｏｔｉａｔｉｏｎ　Ｆａｉｌｕｒｅビット（すなわち、ＤＯＡＦビット）の両者が５その２個のディジタル出力値だけが同一でない場合に設定されることを示している。さらに。

ブロック１０７６は、ＤＯＡＦビットが、Ｌｅｆｔ、ＭｉｄｄｌｅおよびＲｉｇｈｔのディジタル出力値のいずれも有効でない場合に設定されることを示している。

ブロック１０７６はまた１本発明が通信の故障に対応する機構を提供することを示している。詳しくは、プログラム可能な“タイムアウト・カウンタ”が初期値から減分される。これによらなければ１通信が再確立されるまで、出力状態に何らかの変更も行われないことになる。

この場合に、プロセス制御コンピュータ１４から所要のタイムアウト値を送信することができ、これはその後。

全部のディジタルおよびアナログ出力のフェールセーフ・タイムアウト・カウンタとして使用するためにコントローラ９２〜９６によって裁定される。例えば、このタイムアウト値は、Ｆａｉｌ　５ａｆｅ状態からＦａｉｌＬａｓｔ状態までの秒数を表すとすることができる。

判断ブロック１０７８は、タイムアウトが発生したかどうかを検査する（例えば、ゼロのカウンタ値）ために使用されている。タイムアウトがまだ発生していなければ。

判断ブＯ−／り１０８０でＦａｉｌ−Ｌａｓｔデフオールド値が要求されたかどうかが試験される。Ｆａｉｌ−Ｌｉｓｔデフオールド値が要求されていれば、ブロック１０８２は、最新の裁定ディジタル出力値がフィールド（例えば、ディジタル出力回路５００）に送信されることを示している。Ｆａｉｌ−Ｌａｓｔデフオールド値が要求されていなければ、Ｆａｉｌ−５ａｆｅ値（例えば。

低位、ゼロまたは不活動状態）がフィールドに送信される（ブロック１０８４）。タイムアウト状態が発生していれば１判断ブロック１０７８およびブロック１０８４により、Ｆａｉｌ−５ａｆｅ値がフィールドに送信されることが示される。

図１７１の流れ図１０８６は、全体として１図１７Ｈの流れ図１０１８に対応する。しかし、ブロック１０８８は、処理されている特定のディジタル出力チャネルのいずれか２個のコントローラの値の間に不一致が見られる場合に、汎用ディジタル出力比較ビットＤＯＣが設定されることを示している。最後に１図１７Ｆのブロック１０９０は１選択されたディジタル出力値が、適切なディジタル出力回路のチャネルへの以降の送信のためにメモリ・テーブル・ロケーションに格納されることを示している。

図１８Ａ〜１８Ｎについて説明する。アナログ入力データの裁定の流れ図が示されている。これに関しては。

図１．８　Ａおよび１．８　Ｂは、接続して、アナログ入力データの裁定の全体渡れ図１１００を示す。最初の手順として、ブロック１１０２は、プログラムが３個のアナログ入力回路６００〜６０４の各々からのＦａｍｉｌｙ−Ｔｙｐｅコードを検査することを示している。ブロック１１０２によって表わされた処理工程の詳細は１図１８Ｃおよび１８Ｄに示されている。詳しくは、プログラム・ルーチンは、２組のアナログ入力回路の各々から有効なＦａｍｉ　ｌ　ｙ−Ｔｙｐｅコードが受信されたかどうかを確かめることにより開始する（例えば１判断ブロック１１０４〜１１０８）。次いでプログラムは、裁定を実施するコントローラのＦａｍｉ　＋ｙ−Ｔｙｐｅコードと他の２個のコントローラのＦａｍｉ　ｌｙ−”Ｔｙｐｅコードとの間に一致が存在するか否かを決定する（例えば１判断ブロック１１１０〜１１１２）。一致が見られれば。

それぞれの場合に特定のＯＫビットが設定される（例えば、ブロック１１１４〜１１１６）。しかし、ｒＭＥＪコードとｒＮｅ　ｉｇｈｂｏｒｌＪ　：］−ドの場合のように。

ある特定の一致が見られなければ、「Ｎ　ｏ　ｍ　ａ、　ｔ　ｃ　ｈ、　Ｊビットが設定されることになる（図１８Ｄのブロック１１１８）。

裁定を実施するコントローラはその入力データを処理する方法を知っているので、プログラムの流れは、第１のチャネルについて３個のアナログ入力回路からデータ値を取得するために１図１８Ａのブロック１１１２へ飛び越して戻る。判断ブロック１１２４は、プログラムがその後、Ｎｅｉｇｈｂｏｒｌアナログ入力回路に関していくつかの試験を行なうことを示す。詳しくは、裁定を実施するコントローラは、Ｎｅｉｇｈｂｏｒｌの回路基板が取り付けられているかどうか、また、Ｎｅｉｇｈｂｏｒｌアナログ入力回路に関するそのコントローラから完全な通信メツセージが受信されているかどうかを確かめるために検査する。これに関しては、上記の検査は。

ＭＥおよびＮ１の回路基板のＦａｍｉ　１ｙ−Ｔｙｐｅｊ−ドについてＯＫビットが設定されているかどうかを確かめることによって実施できることに注目すべきである。

次に、裁定を実施するコントローラによって受信されたアナログ値と（相互隣接通信メツセージによって）Ｎｅｉｇｈｂｏｒｌアナログ入力回路から受信されたアナログ値との間の差異が判断される（ブロック１１２６）。

アナログ値のその差異はその後、Ｎａｒｒｏｗ　Ｔｏｌｅｒａｎｃｅｊ、きい値と比較照合される（ブロック１１３０）。このＮａｒｒｏｗ　Ｔｏｌｅｒａｎｃｅ値は。

使用しているアナログ入力検知ハードウェアの形式に応じて異なる。例えば、４〜２０　ｍＡ電流ループ入力値を供給するセンサの場合、Ｎａｒｒｏｗ　ＴｏｌｅｒａｎＣｅ値は０．６％に設定することができる。すなわち。

ＭＥの値が１０．０ｍＡで、Ｎｅｉｇｈｂｏｒｌの値が９．８８〜１０．１２ｍＡであったとすれば、これらの値はＮａｒｒｏｗ　Ｔｏｌｅｒａｎｃｅによる一致の範囲内であると判断されよう。熱電対から得られる値のように、極めて安定している他のアナログ入力値に関しては、相当厳密なＮａｒｒｏｗ　Ｔｏｌｅｒａｎｃｅ値を使用することができる。

ブロック１１３２は、Ｎａｒｒｏｗ　Ｔｏｌｅｒａｎｃｅによる一致が存在する場合にＮｅｉｇｈｂｏｒｌＮａｒｒｏｗ　Ｔｏｌｅｒａｎｃｅビ・ノドが設定されることを示している。しかし、そのＮｅｉｇｈｂｏｒｌの値がＮａｒｒｏｗ　Ｔｏｌｅｒａｎｃｅの範囲から外れていた場合、その値が少なくともＷｉｄｅ　Ｔｏｗｅｒａｎｃｅの範囲内にあるかどうかを判断するために試験が行われる（ブロック１１３４）。このＷｉｄｅＴ。

１ｅｒａｎｃｅ値は、Ｎａｒｒｏｗ　Ｔｏｌｅｒａｎｃｅ値の２倍の値といったように、適宜の緩やかな値である。後述の通り、Ｎａｒｒｏｗ　Ｔｏｌｅｒａｎｃｅ値試験は、以下Ｉｎ　５ｅｒｖｉｃｅ　（ｒサービス状態」）と称するが、初めて入力チャネルを裁定に適格にさせるために使用される。対照的に、Ｗｉｄｅ　Ｔｏｌｅｒａｎｃｅ試験は、以前に適格とされた入力チャネルが「サービス状態」のままでいられるようにするために使用される。ＭＥ値とＮｅｉｇｈｂｏｒｌ値が十分に一致している場合、Ｗｉｄｅ　Ｔｏｌｅｒａｎｃｅビットが設定される（ブロック１１３６）。この判断の結果に関わらず、プログラムはその後、Ｎｅｉｇｈｂｏｒ２アナログ入力回路基板が取り付けられていることを前提として。

Ｎｅｉｇｈｂｏｒｌの値の試験と同様にしてＮｅ　ｉ　ｇｈｂｏｒ２の値の試験に進む（例えば１判断ブロック１１３８−１１４２）、次いで、ＮｅｉｇｈｂｏｒｌおよびＮｅ　ｉ　ｇｈｂｏ　ｒ２の両者のアナログ入力回路基板が取り付けられており、また、必要なｔ自互隣接通信メツセージが受信されていることを前提として、これら２個の回路からのアナログ入力値は、Ｎａｒｒｏｗ　Ｔｏｌｅｒａｎｃｅ値試験およびＷｉｄｅ　Ｔｏｌｅｒａｎｃｅ値試験を受ける（例えば１判断ブロック１１４４〜１１４８）。その後、　ＭＥ、ＮｅｉｇｈｂｏｒｌおよびＮｅｔｇｈｂｏｒ２の値は、ソフトウェア裁定のためにＬｅｆｔ、ＭｉｄｄｌｅおよびＲｉｇｈｔの値に変換される（ブロック１１５０）。

次に、ブロック１１５２〜１１５６によって示す通り。

Ｌｅｆｔ、ＭｉｄｄｌｅおよびＲｉｇｈｔの各アナログ入力値に対して一連の「サービス状態」試験ルーチンが行われる。これらの各ルーチンは、それらの値が「サービス状態」のままでいるべきかどうかを判断するために使用される。「サービス状態」の名称の意義は、ある値「サービス状態」であるとまず判断されなければならないということである。図１８Ｅはブロック１１５２の流れ図を１図１８Ｆはブロック１１５４の流れ図を１図１８Ｇはブロック１１５６の流れ図を示す。これら３つの流れ図は類似しているので、Ｌｅｆｔアナログ入力回路の流れ図１１５２のみを説明する。

図１８Ｈの流れ図１１５２かられかるように、プログラムは、Ｌｅｆｔ入力値についてＩｎ−５ｅｒｖｉｃｅビツトがすてに設定されているという前提により開始される。しかし、Ｌｅｆｔ入力値のｐａｍｉｌｙ　ＴＹｐｅコードが間違っていれば（判断ブロック１１５８）　。

Ｉｎ−３ｅｒｖｉｃｅビツトはクリアされる（ブロック１１６０）　。Ｆａｍｉ　ｌ　ｙ−Ｔｙｐｅコードが正しければ、プログラムは、Ｌｅｆｔ入力値のＩｎ −３ｅｒｖｉｃｅビツトが現在設定されているかどうかを検査する（判断ブロック１１６２）。Ｉｎ−５ｅｒｖｉｃｅビツトが設定されていれば、Ｍｉｄｄｌｅ入力値のＩｎ−５ｅｒｖｉｃｅビツトが検査される（判断ブロック１１６４）、Ｍｉｄｄｌｅ入力値のＩｎ−８ｅｒｖｉｃｅビツトが設定されていれば、プログラムは、Ｌ−ＭＷｉｄｅ　Ｔｏｌｅｒａｎｃｅビットが設定されているかどうかを検査する（判断ブロック１１６６）。このＷ　ｉ　ｄ　ｅＴｏｌｅｒａｎｃｅ試験に合格すれば、Ｌｅｆｔ　Ｉｎ−５ｅｒｖｉｃｅビツトが設定されたままとなる。試験に合格しなければ１判断ブロック１１６８〜１１７０に示した手順と同様にして、Ｒｉｇｈｔ入力値が試験されるｏＬ−ＲＷｉｄｅ　Ｔｏｌｅｒａｎｃｅビットが設定されていなければ、Ｍ−ＲＷｉｄｅ　Ｔｏｌｅｒａｎｃｅビットが検査される（判断ブロック１１７２）。

判断ブロック１１６６〜１１７２によって表現された一連の試験のすべてに不合格であった場合、Ｌｅｆｔ　１ｎ−Ｓｅｒｖｉｃｅビットはクリアされる（ブロック１１６０）。

Ｌｅｆｔ、ＭｉｄｄｌｅおよびＲｉｇｈｔのそれぞれの値について「サービス状態」の指示について試験を行なった後１図１８Ｂの流れ図１１００はブロック１０１４に進む。これに関しては、ブロック１ｏ１４は、ディジタル入力に関して図１７Ｂに示したものと同一の流れ図を参照していることに注目すべきである。

従って、デフオールド条件の場合にプロセス制御コンピュータ１４が低位入力値を要求したかどうかを決定するプロセスは。

ディジタル入力およびアナログ入力の両方について同じであることが評価されるべきである。

アナログ入力の裁定プロセスはその後１図１８Ｂのブロック１１７４によって示した基本選択ルーチンに進む。

ブロック１１７４によって表わされた流れ図は１図１８Ｈ〜１８Ｊに集合的に示されている。このプログラムはまず、Ｌｅｆｔ、ＭｉｄｄｌｅまたはＲｉｇｈｔの値のいずれかが「サービス状態」であるかどうかを確認する（例えば１図１８Ｈの判断ブロック１１７６〜１１８０および図１８１の判断ブロック１１８２〜１１８４）。

これらの値のいずれも処理中のアナログ入力チャネルについて「サービス状態」でなければ、裁定を実行するコントローラはそれ自身の値を選択しくブロック１１８６）、Ａｒｂｉｔｒａｔｉｏｎ　Ｆａｉｌｕｒｅビットが設定される（ブロック１１８８）。しかし、Ｌｅｆｔ値およびＭ　ｉ　ｄ　ｄ　Ｉ　ｅ値が（各自のＩｎ　５ｅｒｖｉｃｅビツトの設定から「サービス状態」であると判明した場合。

これら２つの値はＷｉｄｅ　Ｔｏｌｅｒａｎｃｅ値試験を受ける（判断ブロック１１９０）。Ｌｅｆｔ値およびＭ　ｉ　ｄ　ｄ　ｌ　ｅ値が十分に一致していれば、Ｌｅｆｔ値が選択されることになる（判断ブロック１１９２）。

重要なことであるが、ブロック１１９２はまた。Ｄｉｆｆｅｒｅｎｃｅで示された値が１選択されたＬｅｆｔ値と加算または減算されることを示している。選択値とＤｉｆｆｅｒｅｎｃｅ値との和は、後述のように、不合格の際のプロセスの衝突を回避するために使用される。

最終のプロセス・サイクルにおいてＬｅｆｔアナログ入力値が選択された場合、Ｄｉｆｆｅｒｅｎｃｅ値はゼロであり、現在のプロセス・サイクルからのＬｅｆｔ値が修正されることなくプロセス制御コンピュータ１４へ送信される。しかし、Ｌｅｆｔ値が現在のサイクルにおいて「サービス状態」でないと判明し、Ｍｉｄｄｌｅ値がプロセス制御コンピュータ１４への送信に選択された（例えば１図１８１のブロック１１９４）場合、Ｄｉｆｆｅｒｅｎｃｅ値がＭ　ｉ　ｄ　ｄ　ｌ　ｅ値と加算または減算される「オフセット」となり、その結果の値がプロセス制御コンピュータ１４へ送信される。

従って１例えば、最終プロセス制御サイクルのＬｅｆｔ　Ｉｎ　５ｅｒｖｉｃｅ値が１０．００　ｍＡで、同プロセス制御サイクルのＭｉｄｄｌｅ　Ｉｎ　５ｅｒｖｉｃｅ値が１０．０５ｍＡであるとすれば、１０．００　ｍＡの有効な値がプロセス制御コンピュータ１４に送信されることになる。しかし１次のプロセス制御サイクルにおけるＬｅｆｔ値が使用不能であり、Ｍｉ　ｄｄ　ｌｅ　Ｉｎ　５ｅｒｖｉｃｅ値がそのサイクルについて選択された場合、！！に終プロセス制御サイクルにもとづき０゜０５のＤｉ　ｆ　ｆ　ｅ　ｒｅｎｃｅ値が、裁定を実行しているコントローラによって、現在のＭｉｄｄｌｅ　１口　５ｅｒｖｉｃｅ値から減算される。すなわち、現在のＭｉｄｄｌｅ　Ｉｎ　５ｅｒｖｉｃｅ値が１０．１２であるとすれば、この量から０．０５が引かれ、そのチャネルのアナログ入力値は１０．０７ｍＡとしてプロセス制御コンピュータ１４へ送信される。各コントローラ９２〜９６が図１８Ｈ〜］、　８　Ｊに示した裁定プロセスを実行するので、これらのコントローラは、プロセス制御コンピュータ１４へのアナログ入力値の送信前に１選択された現在のＭｉｄｄｌｅ　Ｉｎ　５ｅｒｖｉｃｅ値と加算または減算されるべき特定のＤｉｆ　ｆｅｒｅｎｃｅ値を知っているはずであることが理解されよう。あるいはまた、Ｄｉｆｆｅｒｅｎｃｅ値はプロセス制御コンピュータ１４へ送信されてから、プロセス制御コンピュータによってアナログ入力値の解釈が行えるようにすることも可能であることが評価されるべきである。

Ｌｅｆｔ値が選択されたとしても、裁定プロセスはその時点で終了するわけではない。判断ブロック１１９６によって示すように、プログラムは、Ｒｉｇｈｔ値が現在「サービス状態」であるかどうかの決定に進む。Ｒｉｇｈｔ値が「サービス状態」であれば、Ｌｅｆｔ−Ｒｉｇｈｔの値の組合せおよびＲｉｇｈｔ−Ｍｉｄｄｌｅの値の組合せの両方についてＷｉｄｅ　Ｔｏｌｅｒａｎｃｅ試験が行われる（判断ブロック１１９８〜１２００）。

これらの試験のいずれかに不合格の場合、特定のＲ−Ｍ比較ビットといった適切な比較ビットが設定される（ブロック１２０２）。このようにして、プロセス制御コンピュータ１４は、最終的に、Ｉｎ　５ｅｒｖｉｃｅアナログ入力値の間の不一致を知らされることができる。こうした不一致の数はカウントされ、オペレータを変更したり、妥当な状況では影響を受けたコントローラ１００を停止させるなどして、１！続的な不一致の際にはとられるべき適切な応答を行わせることができる。

Ｍ　ｉ　ｄ　ｄ　ｌ　ｅ値等の、３個のアナログ入力値のうちの１個が「サービス状態」にはない場合、プログラムは。

残りの２つのＩｎ　５ｅｒｖｉｃｅ値の間の比較に進む（例えば、ブロック１０２４）。それら２つのＩｎ　５ｅｒｖｉｃｅ値がＷｉｄｅ　Ｔｏｌｅｒａｎｃｅによる一致の状態にあれば、Ａｒｂｉｔｒａｔｉｏｎ　Ｆａｉｌｕｒｅビットが設定される（ブロック１２０６）。さらに、ブロック１２０６は、影響された特定の比較ビットも設定され得ることを示している。この不一致が新たな不合格を表していれば（ブロック１２０８）、最終プロセス制御サイクルの裁定アナログ入力値がプロセス制御コンピュータ１４に送信される（ブロック１２１０）。

しかし、この不合格が直前のプロセス制御サイクルで存在していた場合、プログラムは、プロセス制御コンピュータ１４が低位デフオールド値を要求しているがどうかを確認する（判断ブロック１２１２）。いずれの場合も。

プログラムは、２つのＩｎ　５ｅｒｖｉｃｅ値のうちのどちらが他方よりも大きいかを確認する（判断ブロック１２１４〜１２１６）。低位の値が要求されていた場合。

ブロック１２１８−１２２０は、その２つのＩｎ　５ｅｒｖｉｃｅ値のうちの低い方の値が送信されることを示している。同様に、ブロック１２２０〜１２２２は、そのアナログ入力についてＳｅ　ｌ　ｅｃ　ｔ−Ｌｏｗビットが設定されていない場合に、それらの２つのＩｎ　５ｅｒｖｉｃｅ値のうちの高い方の値が送信されることを示している。いずれにせよ、ブロック１２１８〜１２２２から、Ｄｉｆ　ｆｅｒｅｎｃｅ値も裁定プロセスにおいて因子となることがある。または、それが選択されたアナログ入力値とともにプロセス制御コンピュータ１４へ送信することができる。ということが評価されるべきである。

図１８１および１８Ｊの残りの部分は、Ｌｅｆｔ値および／またはＭ　ｉ　ｄ　ｄ　ｌ　ｅ値か「サービス状態」でない場合について、上述と同様の判断ツリー解析を実行するので、これらの流れ図についての説明はこれ以上不要てあろう。

再び図１８Ｂについて説明する。ブロック１２２４は１組のＤｉ　ｆ　ｆ　ｅ　ｒｅｎｃｅ値が次のプロセス制御サイクル中で使用されるために計算されることを示している。

更に詳しくは１選択された実際値とＬｉｇｈｔ、ＭｉｄｄｉｅおよびＬｅｆｔの各値との間の差が計算され、記憶される。Ｌｅｆｔ値が選択されるとＤｉｆｆｅｒｅｎｃｅ値はゼロとなるはずである。しかし上に示した実施例では、Ｌｅｆ　ｔ−Ｍｉｄｄｌｅの組合わせ値についてのＤｉ　ｆ　ｆ　ｅ　ｒｅｎｃｅ値は最大０．０５となる。類似のＤｉ　ｆ　ｆ　ｅ　ｒｅｎｃｅ値はまた。Ｌｅｆｔ− Ｒｉｇｈｔの組合わせおよびＭｉｄｄ　ｌｅ−Ｒｉｇｈｔ（７）組合わせに対しても、これらの値がその時のＩｎ−５ｅｒｖｉｃｅ値である場合には、計算される。

つぎにブロック１２２６から１２３０で示したように。

１組のＩｎ−５ｅｒｖｉｃｅ試験ルーチンがＬｅｆｔ。

Ｍ　ｉ　ｄ　ｄ　ｌ　ｅおよびＲｉｇｈｔの各アナログ入力値に与えられる。これらの各ルーチンは、これらの値が次のプロセス制御サイクル用に「サービス状態」に置かれているかどうかを決定するために使用される。図１８にはブロック１２２６用の流れ図であり１図１８Ｌはブロック１２２６用の流れ図、また図１．８Ｍはブロック１２３０用の流れ図である。これらの３つの流れ図が類似しているのでＬｅｆｔアナログ入力値についての流れ図のみについて説明する。

判断ブロック１２３２はＬｅｆｔ値が既にサービス状態にあれば、その値がサービス状態をそのままを継続していることを示している。しかしＬｅｆｔ値がサービス状態にない場合には判断ブロック１２３４〜１２３８は。

Ｍｉｄｄｌｅ値とＲｉｇｈｔ値のそれぞれのサービス可能性について検査することを示している。Ｍ　ｉ　ｄ　ｄ　Ｉ　ｅ値とＲｉｇｈｔ値が共にサービス状態にあれば、これらの値はそれぞれＬｅｆｔ値と比較されてｒＮａｒｒＯＷＴｏｌｅｒａｎｃｅの一致があるか決定される（判断ブロック１２４０〜１２４２）、もし両方のｔＪａｒｒ。

ｗ　Ｔｏｌｅｒａｎｃｅ試験にバスすると、Ｌｅｆｔ値用のＩｎ−５ｅｒｖｉｃｅビツトが次のプロセス制御サイクル中で使用されるように設定される（ブロック１２４４）。しかし、Ｌｅ　ｆ　ｔ−Ｍｉｄｄ　ｌｅのＮａｒｒ。

ｗ　Ｔｏｌｅｒａｎｃｅ試験をバスせず、またＬｅｆｔ−ＲｉｇｈｔのＮａｒｒｏｗ　Ｔｏｌｅｒａｎｃｅ試験をバスすると（ブロック１２４６）、Ｌｅ　ｆ　を値とプロセス制御コンピュータに送られる入力値との間の差が計算される（ブロック１２４８）。つぎに判断ブロック１２５０がＬｅｆｔ−５ｅｎｔ値がＮａｒｒｏｗ　ＴｏｌｅｒａｎＣｅ許容範囲しきい値より小さいかどうかを試験する。このＬｅｆｔ−５ｅｎｔ値がＮａｒｒｏｗ　Ｔｏｌｅｒａｎｃｅしきい値より小さいと、Ｌｅｆｔ　ｉトが設定される（ブロック１２６６）。従って１例えばｎ−５ｅｒｖｉｃｅビツトが設定される。小さくなければＬｅｆｔ値はサービス状態外のままに残される。

Ｌｅｆｔ値とＲｉｇｈｔ値がサービス状態にあることが認められ、Ｍｉｄｄｌｅ値がサービス状態外にあった場合には、Ｌｅｆｔ−ＲｉｇｈｔのＮａｒｒｏｗ　Ｔ。

１ｅｒａｎｃｅ試験をバスすることのみがＬｅｆｔ　ｉ。−５ｅｒｖｉｃｅビツトを設定するために必要である（判断ブロック１２５２）。Ｌｅｆ　ｔ、ＭｉｄｄｌｅおよびＲｉｇｈｔのいずれの値もサービス状態にあることが見いだされた場合には、Ｍｉｄｄｌｅ値とＲｉｇｈｔ値の１つが少なくともｒｇｏｏｄＪであるかどうかをプログラムがチェックする（判断ブロック１２５４−１２５６）。

この点に関しては、ｇｏｏｄ値はアナログ入力基板が差し込み接続され、また完全な隣接間メツセージが受け取られた場合の値である。Ｌｅ　ｆ　ｔ−Ｍｉｄｄ　１ｅまたはＬｅｆｔ−Ｒｉｇｈｔの組合わせのいずれかがＮａｒｒｏｗ　Ｔｏｌｅｒａｎｃｅ試験をバスすると（１２５８〜１２６０）、Ｌｅｆｔ　１ｎ−８ｅｒｖｉｃｅビツトが設定される（例えばブロック１２６２）。

この方法がＬｅｆｔ、ＭｉｄｄｌｅおよびＲｉｇｈｔの各アナログ入力値について完結されると、ブロック１２６４の流れ図が図１８Ｎに示したように実行される。

この場合、いずれかの特定アナログ入力比較ビット（ＡＩＣ）が設定されていると、汎用アナログ入力比較ピッは「どの出力を使用するかの決定」ブロック１０７０おＬｅｆｔ値とＭ　ｉ　ｄ　ｄ　ｌ　ｅ値の間の比較がＷｉｄｅＴｏ１ｅｒａｎｃｅ試験に不合格となると（判断プロ・ツク１２６８）、ＡＩＣビットが設定される。

よび「セット／クリアＡＯＣビット」ブロック１２７８中に含まれる。図１８Ｐ〜１８Ｓはブロック１２７６１：ついての流れ図である。Ｆｉｇ、１８Ｔはブロック１２がプロセス制御コンピュータ１４によって行なわれたか否かが決定される（判断ブロック１２８８）。Ｆａｉｌ−Ｌａｓｔ要求が行なわれない時には、その２つの有効なアナログ出力値の最低値がフィールド（判断ブロック１２９０）に送られる。この２つのアナログ入力値の最低値によって、アナログ出力チャネルに対してＦａｉｌ−８ａｆｅ選択が行なわれる。

Ｆａｉｌ−Ｌａｓｔ値がプロセス制御コンピュータ１４により要求されると、プログラムの進行によって、この２つの有効アナログ出力値のいずれが最終裁定出力値に最も近かかったかが検知される。例えば、ブロック１２９２に示されているように、Ｒｉｇｈｔアナログ出力値と最終裁定出力値との間の差が計算される。同様にブロック１２９４は、Ｌｅｆｔアナログ出力値と最終裁定出力値との間の差が計算されることを示している。次に判断ブロック１２９６はこれらの２つの差を比較し、その最低の差がＲｉ　ｇｈ　を値またはＬｅｆｔ値を状況に応じて選択するために使用される。

最終的に図１８７の流れ図１２７８は汎用のアナログ出力比較ビットｒＡＯｃＪを設定またはクリアするために使用される。この点に関しては２判断ブロック１２９８〜１３０２およびブロック１３０４は、設定すべき特定の比較ビットが見いだされた時にＡＯＣビットが設定されることを示している。また特定の比較ビットが認められない時には、不一致が検知されなければクリアされない。

ここで注目すべきことは、アナログ出力ドラック「ＡＯＴＪの値とディジタル出力ドラックｒＤＯＴＪの値とが１本明細書で説明したアナログ出力値とディジタル出力値の裁定との関係で説明したところと類似の方法で裁定することが出来ることである。実際に、コントローラ９２および９６により受信されたクロック信号もまた同様な方法で裁定することが出来る。この点に関しては。

クロック信号の裁定は好ましくは、どのクロック信号を選択すべきかを決定するために図１７０！提示した分析法に従う。

図１９Ａ〜１９Ｍについて説明する。本発明のディジタル出力回路５００〜５０４の非干渉試験を行なう方法を説明するための１組みの流れ図を示す。この試験法には、受動および能動の試験方法が含まれている。図１９Ａ〜１９Ｃは連結して非干渉試験プロセスについての全体の流れ図１４００を示している。ブロック１４０２〜１４０６および判断ブロック１４０８〜１４１６によって示されている様に、一連の健全性チェックがディジタル出力回路の試験前に行なわれる。この場合、如何なるエラーも、試験すべきディジタル出力回路用の直前のプロセスサイクルから見いだされてはならず、また試験を行なっているコントローラ１００はその隣接するコントローラとの通信を行なうことが出来なければならない。

判断ブロック１４０８〜１４１６によって提示されたいずれかの条件が満たされない場合には１図１９Ｂ中の流れ図１４００が引続いて行なわれ、近似エラーコードの設定されることが示される。

ディジタル出力回路について試験を行なうことが出来る場合には９判断ブロック１４１８は、隣接コントローラ用のディジタル出力回路がエラーについて検査されることを示している。何らかのエラーが見つかるとブロック１４２０の受動試験方法は迂回される。図１９Ｄ〜１９Ｅは互いに連結して、受動試験方法のための流れ図を示す。受動試験方法は所定の時間にコントローラ９２〜９６中のただ１つのディジタル出力回路で行なうことが出来たが、９２〜９６のコントローラがそれぞれ同時に受動試験方法を行なうことが出来た。これは、受動試験方法の実施中は隣接コントローラ間での能動的な協動は必要ないからである。

ブロック１４２２と、操作終了ブロック１４２４〜１４２６および判断ブロック１４２８によって示したように、受動試験はチャネル１から始まり、エラーに直面しなければ１０のチャネルのすべてを含むループを経て元に戻る。判断ブロック１４３０は、試験中のチャネルの状態が変化したか否かを検出することを示している。チャネルの状態が変化していると、プログラムは進行して。

次のチャネルの試験を行なう。しかしこのループの初回の通過時には、返答は無く、試験電圧とトラック電圧が読み込まれる（ブロック１４２３〜１４３４）。

判断ブロック１４３６は、コントローラ１００が試験中のチャネルがオンまたはオフのいずれにあるかを、裁定されたコマンド値から決定することを示している。そのチャネルがオンを指令されると、コントローラは試験電圧（例えばＴＥＳＴ−１）が所定のしきい値レベル（例えば１９Ｖ）よりも高いかについてチェックする。

試験電圧がこのレベルよりも高位にあると、この試験部分は合格となり、またプログラムはループバックして操作終了ＯＫブロック１４４０を経て次のチャネルの試験に進む。試験電圧が低すぎると１種々のエラーが多数発生していることがある（例えばヒユーズ切れまたは設定したスイッチが開となる）ので適当なエラーコードが設定される。エラーが検出されると、この実施例では受動試験は終了する。しかしその他のチャネルも適当な使用状態で受動試験を行なうことが出来ることを評価すべきである。

このチャネルがオフ状態にあるように指令されると。

判断ブロック１４４６でコントローラ１００が所定の低試験レベル（例えば３５０ｍＶ）よりも高いかどうかが検査される。試験電圧がこのレベルよりも低いと、検査中のアボート回路中のヒユーズ（例えば図１１Ａのヒュ−ズＤＦ　１）についてオーブンヒユーズ状態が検出され。

また適当なエラーコードが設定される。試験電圧が所定の低試験レベルを超えると、コントローラ１００によりトラック電圧が判断ブロック１４４８での低トラツクレベルより（例えば４．４Ｖ）よりも低いかどうかが検査される。トラック電圧がこの低レベルよりも高いと、コントローラ１００によりそのトラック電圧が判断ブロック１４５０での所定の高トラツク電圧（例えば］４．４Ｖ）よりも低いかどうかが検査される。トラック電圧がこの高レベルよりも高いときには、エラーが存在する。

しかし正確なエラー源は決定出来ず、従って試験は他のチャネルについて継続される。この点に関しては、以下に説明する能動試験方法をエラー源の確定を容易にするために使用する必要がある。

トラック電圧が低電圧レベルよりも低い場合には、更にエラーの検出される恐れがあるかどうかを決定するために検査が行なわれる。すなわち、チャネルがオフのときには、トラック電圧は所定の低レベルよりも低くい筈であるが１表面に現われない隠された問題の残っていることがある。この場合には試験電圧が、アボート回路のダイオード５２４に関係したエラーがあるか否かについて検査される（判断ブロック１４５２）。試験電圧が所定の高試験電圧（例えば１５．８Ｖ）よりも高いときは。

コントローラに依ってオープンダイオード条件が決定され、適当なエラーコードが設定される（ブロック１４５４）。これに関しては、これらのエラーコードがコントローラ１００に依って用いられ、隣接するコントローラに依るチャネルのアボートを要求することの出来ることに注目しなければならない。更に、試験を行なっているコントローラはそのディジタル出力回路中のエラーの存在をプロセス制御コンピュータ１４に、そのプロセス制御コンピュータへ送られる次のメツセージで送信することが出来る。プロセス制御コンピュータ１４はまたフィールド・コンピュータ装置が、健全且つ良好なプロセスに依る分析のために特定のエラーコードまたはステータスビットを伝送することを要求することも出来る。この点に関しては、プロセス制御コンピュータ１４は、健全。

良好な分析を行なえるような別のコンピュータに接続スることが出来ることに注目しなければならない。

試験電圧が所定の高電圧レベルよりも低いことが検知されると、コントローラ１００は試験電圧およびトラック電圧を比較することによってダイオード５２４の両端に電圧降下があるか試験を行なう（判断ブロック１４５６）。電圧降下が認められなければ、コントローラ１００は短絡ダイオード条件が存在すると決定し、適当なエラーコードを設定する（ブロック１４５８）。電圧降下が検知されると、コントローラ１００はトラック電圧が判断ブロック１４５９での所定の最低レベル（例えば２４０ｍＶ）より低いか否かについて検査する。トラック電圧がこの最低レベルよりも低いときには、コントローラ１００はこのチャネルが受動試験に合格したことを決定する。トラック電圧が最低レベルよりも高いと、コントローラ１００はフィールドでエラーの発生したことを判別し５また適当なエラーコードを送信する（ブロック１４６０）。高、低および最低のしきい値は、それぞれ＋２６Ｖの電源電圧レベルと図１１Ａに図示したアボート回路中の抵抗器ＰＲ１，ＰＲ３，およびＰＨ１に対して設定された抵抗値に依って決定される。

上に述べたところから、ディジタル出力チャネルのいずれも試験方法の一部として意図的にオンまたはオフに設定してはならないので、コントローラ１００が、ディジタル出力基板の各チャネルの受動試験を行なうことが出来ることについて、評価されるべきである。この点について１図１９Ａのブロック１４６２ては、コントローラ１００がディジタル出力回路の機能を試験信号およびトラック信号に依って受動的に検出し１分析するある一定期間予約されなければならないことを指摘されている。

更に１本発明に従う受動試験が、遭遇する恐れのあるエラーの種類を、フィールド中の出力制御装置に関係したエラーを含めて１判別する能力を有していることを評価しなければならない。

更に詳しく図１９Ｂについて説明する。コントローラ１００は、能動試験方法に進む前に、受動試験方法の時間の期限が切れるまで（例えば１０　ｍｓ）待合わせる（ブロック１４６４）。次いでコントローラ９２〜９６のいずれが能動試験方法を行なうかの判断を行なう。本発明の１つの形態では、それぞれの異なるコントローラが各プロセス制御サイクルの能動試験を受けることが好ましい。これはプロセス制御コンピュータ１４の「第２の」クロック値をブロック１４６６中に示したようにフィールド・コンピュータ装置１２中に含まれるコントローラの数（即ち３）で割ることに依って達成される。剰余はどのコントローラが能動試験を受けるかを決定するために使用される。例えば１２秒の読み取り時には、剰余は０である。従って。判断ブロック１４６８に依って示されているように、Ｌｅｆｔコントローラ９２は、このプロセス制御サイクル中に能動試験を行なう（操作終了ブロック１４７０）。更に判断ブロック１４６８の結果は、他の２台のコントローラ９４〜９６が聴取モードに入ることを示している（操作終了ブロック１４７２〜１４７３）。

図１９Ｆ〜１９Ｇは能動試験方法のための全体の流れ図１４７０の方法図である。この点に関して、Ｌｅｆｔコントローラ９２の第１チヤンネルは能動試験方法の操作説明に使われる。コントローラ９２のディジタル出力回路５００が適切な位置にあり、かつディジタル出力回路５００〜５０４（判断ブロック１４７４〜１４８２）のいずれにもエラーが発見されなかったとすると、ブロック１４８２はディジタル出力チャネルの１つが能動試験方法のために選択されることを示している。この具体的な実施例においては、１回のプロセス制御サイクルの間にはただ１つのディジタル出力チャネルのみが試験される。したがって、プロセス制御サイクルを１秒に設定しているディジタル出力回路５００〜５０４内の全ディジタル出力チャネル１０個の能動試験に要する時間が３０秒であることを評価すべきである。試験のためのインライン状態にあるチャネルに変更がなく　（判断ブロック１４８４）、かつこのチャネルの受動試験によりフィールドエラーが発見されなかった場合には、このチャネルがオンもしくはオフのいずれにあるかについて決定がなされる（判断ブロック１４８８）。このチャネルがオフのときには能動オフ試験が行なわれる（操作終了ブロック１４９０）。チャネルがオンのときには能動オン試験が行なわれる（操作終了ブロック１４９２）。

能動オフ試験のための流れ図１４９０を図１９Ｈに示す。流れ図１４９０に示すように、能動オフ試験は一連の３つの個別試験で構成され（ブロック１４９４〜１４９８）、これらはすべてエラーが検出されない場合に完了する。最初の試験では（ブロック１４９４）、５ＥＴＤＯＤＣ−１信号が１図１１Ａのトランジスタ５１６をオンにするために１　コントローラ９２によってＨｌｇｈに設定される。ブロック１４９４には詳細には示されていないが、トランジスタ５１８〜５２０は、チャネルがオフのときにアボートスイッチが自動的に開くようにプログラムされているために、ともにオフとなる。したがって、トランジスタ５１６が導通してもアボート回路５１０によりフィールドデバイス５０８が駆動されることはない。抵抗器が導通しているトランジスタ５１６の短絡回路を構成するので、ＴＥＳＴ−１電圧値号は、アボート回路５１０内の抵抗分割ネットワークにより決定される量だけ上昇する。したがって、ブロック１４９４に示すように、コントローラ９２は電圧が十分に増加したこと（デルタ試験）、およびＴＥＳＴ− １電圧がその最大許容値以下にあることを確認する。この試験に不合格であった場合には、能動試験エラーピットが設定される。その結果のいかんにかかわらず、ＳＥＴ　ＤＯＤＣ−１信号はオフ状態に戻る。判断ブロック１５００は。

コントローラ１００が能動エラーピットが設定されたかどうかを確認し、設定された場合にはプログラムの流れは図１９Ｆの能動エラー手順１５０２の方に切り変ることを示している。

エラーが発生しなかった場合には、第２の能動オフ試験が行なわれる（ブロック１４９６）。この試験中に。

コントローラ１００はその隣接−１コントローラ（例コントローラ９４）に対して、トランジスタ５１８をオンにするためにＡＢＯＲＴＩ−１信号をＨｉｇｈに設定するよう要求する。しかし、ＳＥＴ　ＤＯＤＣ−１信号がＬｏｗのままであるので、アボート回路５１０はフィールドデバイス５０８を駆動することができない。いずれにしても、レジスタＲＰ３は導通しているトランジスタ５１８により効率的に短絡されるのでＴＥＳＴ−１信号電圧は上昇するはずである。コントローラ１００はこの適切な電圧レベルの上昇が達成されたかを確認し、上昇していなかった場合には能動試験エラービットを設定する。次に、コントローラ９２は隣接コントローラにＡＢＯＲＴＩ−１信号をＬｏｗ状態にトグルバックするように要求する。判断ブロック１５０４ではコントローラ９２が次にこのメゾセージが通信エラービットを介して受信されたか確認することが示されている。

エラーが発生しなかった場合には１次に第３の能動オフ試験が行なわれる（１４９８）。この試験は、ＡＢＯＲＴ２−１信号が残りの隣接コントローラ（例えば、コントローラ９６）によりトグルされること以外は、第２能動オフ試験と丁度鏡像関係にある。エラーが発生しなかった場合には、プログラム制御は１次のプロセス制御サイクル内の次のディジタル出力チャネルを試験するために１図１９Ｇの流れ図にループバックする（操作終了ブロック１５０６）。

図１９１〜１９Ｊに進むと能動オン試験１４９２の流れ図が示されている。能動オン試験は一連の５つの試験方法（フロック１５０８〜１５１６）で構成されている・試験ブロック１５０８において、ＳＥＴ　ＤＯＤＣ−１信号はＬｏｗに設定され、ＡＢＯＲＴＩ−１およびＡＢＯＲＴ２−１信号はＨｉｇｈのままである。したがって。

コントローラ９２はＴＥＳＴＩ電圧レベルがデルタ電圧分だけ下がっていることを確認する。ＳＥＴ　ＤＯＤＣ−１信号は次にそのＨｉｇｈ状態にトグルバックする。

試験ブロック１５１０においては、ＡＢＯＲＴＩ−１信号はＬｏｗにトグルされ（隣接１コントローラを通して）、一方ＡＢＯＲＴ２−１信号およびＳＥＴ　ＤＯＤＣ−１信号はＨｉｇｈである。したがって、コントローラ９２はＴＥＳＴ− １信号が電圧降下を受けていないことを確認する。もしも電圧降下が検知されると、適正な導通状態にあるトランジスタ５２０によりＴＥＳＴ−１信号はその電圧レベルに維持されるので、トランジスタ５２０、光アイソレータＤＵ３およびＡＢＯＲＴ２−１信号に関連した障害が発生している。第３の能動オン試験（ブロック１５１２）では、ＡＢＯＲＴ２−１信号がＬＱＷにトグルされることを除き、第２能動オン試験が繰り返される。

第４の能動オン試験（ブロック１５１４）においては。

コント０−ラ９２はその隣接両コントローラ９４〜９６にＡＢＯＲＴＩ−１信号およびＡＢＯＲＴ２−１信号をＬｏｗに設定するよう要求する。次に、コントローラ９２はＴＥＳＴＩ電圧レベルが所定のデルタ電圧分だけ下がっていることを確認する。この間、他の２つのコントローラ９４〜９６はフィールドデバイスを駆動し続ける。

最後に、第５の能動オン試験において、コントローラ９２は試験中のチャネルのためにその隣接側コントローラ９４〜９６にそれぞれのＳＥＴ　Ｄｏｔ）Ｃ−１信号をＬＯＷにスイッチするよう要求する。これが発生すると。

アボート回路５１０のみがフィールドデバイス５０８を駆動することが理解されるべきである。したがって、コントローラ９２は、必要に応じてアボート回路５１０が独力でフィールドデバイス５１０を駆動できるこを確かめるために、ＴＥＳＴ１ｍ圧レベルがニレベルいなことを確認する。さらに、ダイオード５２４の両端の電圧降下の有無をまたダイオードが適正に機能していることを確かめるために確認する。エラーが発見されなかった場合には１次にプログラム制御はノーエラ一方法に進み。

次の試験すべきチャネルを設定する（ブロック１５１８）能動オフ試験および能動オン試験の間、隣接コントローラ９４〜９６は、それぞれのＡＢＯＲＴＩ−１信号。

ＡＢＯＲＴ２−１信号およびＳＥＴ　ＤＯＤＣ−１信号を変更する要求に従うことにより、コントローラ９２と協動する必要があることを理解すべきである。この協動は図１９に〜１９Ｍの聴取モードの方法１４７２により達成される。これらの隣接間通信は各プロセス制御サイクルごとに１回特定の時に行なわれる人出力データ交換外にあるので２図６１〜６Ｋに示す逐次近似のＤ／Ａ変換回路はコントローラ９２からの信号変更要求を受信するように各コントローラ９４〜９６において設定されなければならない（ブロック１５２０）。次に各コントローラ９４〜９６により内部タイマーが設定される（ブロック１５２２）が、これらのコントローラは内部に信号変更要求もしくはコマンドを必ず受信しなければならない。このとき適切なコマンドを受信できなかった場合には（判断ブロック１５２４）、図１９Ｂのゲットアウト手続き１５２６が実行される。

判断ブロック１５２８〜１５３０は、コントローラ９２がコントローラ９４〜９６に信号を送って能動試験処理を終了させることが出来ることを示している。受信したコマンドが終了試験コマンドでなかったときには、隣接コントローラ９４〜９６は受動試験の間にそれぞれのディジタル出力回路５０２〜５０４上になんらかのエラーが発生したかを確認する（ブロック１５３２）。エラーが発生していると、自己のエラーを検出している隣接コントローラはコントローラ９２に対し要求コマンドを実行できない旨の返信を行ない（１５３４）、　コントローラ９２からの追加メツセージを期待する時間を設定する（ブロック１５３６）。なんらかの基板エラーが存在すると能動試験は終了するが、このときコントローラ９２は好ましくは終了試験コマンドに応答する。このような場合、受動試験中にどのチャネルについてエラーが検出されたかの識別が記憶されると同時に、エラーの種類を表わすエラーコードが記憶される（ブロック１５３４）エラーが検知されなかった場合には、隣接コントローラ９４〜９６はコントローラ９２がＡＢＯＲＴ信号内の特定の変更を要求したか（判断ブロック１５４０〜１５４２）、またはＳＥＴ信号内の変更を要求したかどうかを決定する（判断ブロック１５４４）。例えば、アボート・オン・コマンドの場合、隣接コントローラ９４〜９６はコマンド・メツセージで影響を受けるチャネルを抽出しくブロック１５４６）、フィールドエラーの有無を確認する（判断ブロック１５４８）。試験中のチャネルのフィールドデバイスにエラーが検出されなかった場合には、各コントローラ９４〜９６はチャネルがオンであることを確認する（判断ブロック１５５０）。チャネルがオンであれば、アボート・トランジスタ（例えば、トランジスタ５１８）はすでにオンになっている。したがって、この時点でアボートオン・コマンドを受信するコントローラは不良メツセージを受信したことを決定しく操作終了ブロック１５５２）、　コントローラ９２にコマンドを実行できない旨の応答メツセージを送信する（ブロック１５３６）。しかし、チャネルがオフであった場合には、コントローラ９４〜９６は、どのアボートスイッチがオフ状態への変更コマンドを受１ブたのかを決定する（ブロック１５５４）。。

次に図１９Ｍのリセット・ウェイト・ルーチン１５５６が実行される。

図１９Ｍのリセット・ウェイト・ルーチン１５５６は。

受信したコマンドをエコーバックするコントローラ９２に応答メツセージを送信する隣接コントローラ９４〜９６から開始される（ブロック１５５８）。このエコーバック手順によってコントローラ９２はそのメツセージが適切に受信されたことを知ることが出来る。次にコントローラ９４〜９６はコントローラ９２が命令してきた特定のスイッチをオンもしくはオフにしくブロック１５６０）、タイマーを設定してこのスイッチがそれ以前の状態に自動的にトグルバックできるようにする（ブロック１５６２）。タイマーがゼロ（もしくは所定のタイムアウト値）に達する前にコントローラ９２からのトグルバック・メツセージが受信されないと、該当する隣接コントローラは自動的にこのスイッチをそれ以前の状態にトグルバックする（ブロック１５６４）。さもなけば、コントローラ９４〜９６はそれぞれのスイッチをリセットして（ブロック１５６６）、コントローラ９２にエコー・メツセージで応答する（ブロック１５６８）。最終的には１図１９Ｇに示すように、コントローラ９２は隣接コントローラにメツセージを送信して能動試験手順を終了する（ブロック１５７０〜１５７２）。　上記のように、各アナログ出力回路６００〜６０４はそれぞれのアボート機能および駆動機能について試験することができるＧこれらの試験は、フィールドに供給されているアナログ出力値を妨害しないので非干渉試験と考えられる。

非干渉試験は１つのアナログ出力回路６００〜６０４の５つのチャネルすべてに同時に行なわれ、かかる試験は好ましくはコントローラ９２〜９６のすべておよびそれぞれのアナログ出力回路が完全に機能しているときにのみに行なわれる。

１つのアナログ出力回路がこの非干渉試験を受けている間、他の２つの隣接アナログ出力回路の少なくとも１つがフィールドへの希望出力電力を維持するために必要な電流を発生する。

図２０Ａ〜２０Ｖは１本発明に従ってアボートを決定し、アナログ出力回路６００〜６０４の非干渉試験を指示するコントローラ９２〜９６のソフトウェアについての１組の流れ図である。この点に関して１図２０Ａはこのコントローラ・ソフトウェアについての全体的な、即ち主流れ図１６００である。説明を容易にするために。

このソフトウェアによる操作を、コントローラ９２を例にとって説明する。しかし、これらの操作はコントローラ９２〜９６の各々により同時に行なわれることを評価すべきである。ブロック１６０２はアボート決定に必要なデータを示し、非干渉試験は外部ＲＡＭメモリ（図６ＡのＵ４２）からコントローラのマイクロプロセッサの内部ＲＡＭ　（図６ＡのＵ３Ｏ）にコピーされる。次に。

コントローラ９２は破線ブロック１６０４〜１６１２に示すような１組のルーチンを順次に行なう。必要アボート計算ルーチン１６ｏ４を図２０Ｂ−２ＯＬに示す。非干渉（ＮＩ）試験を選択し設定するルーチン１６０６を図２０Ｍ〜２０Ｐに示す。スマート・アナログ出力（ＳＡＯ）基板への通信ルーチン１６０８を図２０Ｑ〜２０Ｓに示す。エラー処理ルーチン１６１０をｌ５ｉ０２０Ｔ〜２０Ｕに示す。アボート位置のハードウェア通信ルーチン１６１２を図２０Ｖに示す。

これらのすべてのルーチンが完了すると、プロセス情報（ＰＩ）システムが必要とする必要状態バイトが作成される（ブロック１６１４）。

最終的にＩ　ＲＡＭデータがＸＲＡＭにコピーバラクサレる（ブロック１６１６）。

図２０Ｂ〜２ＯＬについて説明する。必要アボート計算ルーチン１６０４を示す。これに関しては２図２０Ｂはこのルーチンの全体的流れ図である。ブロック１６１８は、ＮｌおよびＮ２出力通信から送信されたデータをハードウェアのアボート不一致があるかについて検査することを示す。ハードウェアのアボート不一致は、ＭＥコントローラ９２が特定のチャネルをアボートし且つ隣接するコントローラＮ１〜Ｎ２のいずれもが特定のチャネルをアボートしなかったときに発生する。この状態が存在すると、不一致のアボートスイッチは閉じる＠いずれにしても、隣接コントローラからのアボート要求は。

要求データにより識別されたＳＡＯのチャネル用のアボート・スイッチを開とすることにより与えられる（１６２０）。次いでコントローラ９２がアボート要求をクリアし１次のプロセス制御サイクルのためにそれ自体の独自のアボート決定処理を開始する（ブロック１６２２）。

判断ブロック１６２４〜１６２６は、隣接ＳＡＯ基板のいずれかが交換されたかを決定するために使用され。

交換された場合にはブロック１６２８〜１６３０は交換されたＳＡＯ用のアボート・スイッチは交換されたＳＡＯを動作させるために閉となること示す。次に、コントローラ９２はそのＳＡＯ基板が、最後のプロセス制御サイクルの間に１通信を送ったかどうかを確認する（判断ブロック１６Ｂ２）。通信が送られていないか、また問題が報告された場合には、フラグを設定してこのＳＡＯ基板力じ休止状態゛にあるとみなされていることを示す（ブロック１６３４）。次に同様の手続きが、コントローラ９４〜９６から提供されたメツセージにより１両隣接５ＡＯｉ板について行なわれる（判断ブロック１６３６〜１６３８）。隣接コントローラ９４〜９６がともにコントローラ９２と通信できなかった場合には、この時点でアボート・スイッチはコントローラ９２により開とならない（判断ブロック１６４０）。このため、コントローラ９２〜９６のいずれも互いに通信できなくてもＦａｉｌ　５ａｆｅ／Ｌａ５ｔ機構により決定された出力はフィールドに到達することができる。

コントローラ９２がその隣接コントローラの少なくとも１つと通信できた場合には、開要求アボート開ルーチン１６４２が実行される。

開要求アボートルーチン１６４２を図２０Ｃ〜２０Ｊに示す。次にコントローラ９２は図２０にのアボート不一致処理ルーチン１６４４を実行する。最後に、コントローラ９２は図２０Ｌのアボートクリーンアップ・ルーチン１６４６を行なう。

図２０Ｃ〜２０Ｊについて説明する。必要アボートの開ルーチン１６４２をここで説明する。判断ブロック１６４８は、初期チェックを行なってコントローラ９２用のＳＡＯ基板が休止状態にあるというフラグが立てられていることを確認することを示している。このＳＡＯ基板が動作可能すなわち機能しているとみなされると、プログラム制御は図２０Ｈの“Ａ゛点にジャンプする。しかし、このＳＡＯ基板が休止状態にあるとみなされても。

コントローラ９２はなおかつ５つのアナログ出力チャネルすべてについてのアボート決定処理の設定を行ない。

またこれらのチャネルの第１となるものを示す（ブロック１６５０）。判断ブロック１６５２〜１６５５は、隣接ＳＡＯ基板のいずれかが休止状態にあるとして、フラグが立てられているか確認の行なわれることを示している。

両隣接ＳＡＯ基板が機能している場合には１判断ブロック１６５８〜１６６０を使用し、コントローラ９４〜９６により中継されている。各隣接ＳＡＯ基板がらの”００ＣＨＭＥ−０“フラグの存在を検出する。この状態信号の°０ＯＣＨ” は”Ｏｕｔ　Ｏｆ　Ｃｏｎｔｒ。

Ｉ　Ｈｉｇｈ’を表す。上述のように、ＳＡＯ基板のいずれかがフィールドへ流れる電力が大きすぎる（例えば。

最低許容値の２％以上を超える）ことを検出すると、かかる発生を検出したＳＡＯ基板は自己をゼロに低下しようとする。フィールドに送信されている電力の影響外に自己を低下することができ（すなわち、ＭＥ−０）且っ００ＣＨ条件が存在していれば、自己のコントローラからのメツセージを通して隣接コントローラに通信するためのＯｕｔ　Ｏｆ　Ｃｏｎｔｏｒｏｌ　Ｈｉｇｈ　ＭＥ−０フラグを立てる。このように１例えば、コントローラ９２が°ＮＩ　０ＯＣＨＭＥ−０ “信号受信して、”Ｎ２　００ＣＨＭＥ−０°フラグが立てられていない場合には、ブロック１６６２は、コントローラ９２がＮ２と命名されたコントローラ（例えば、コントローラ９６）上の最初のチャネル用のアボート・スイッチを開にすることを示す。

この動作が行なわれるのは、この点でＮ１と命名されたコントローラ（例えば、コントローラ９４）のＳＡＯ基板は問題源ではないことが明確だからである。しかし。

コント０−５９２が−ＮＩ　０ＯＣＨＭＥ−０’および°Ｎ２　００ＣＨＭＥ− ０°の両信号を受信すると。

フラグが立てられて未制御電力がこのアナログ出力チャネル用のフィールドに送信されていることをプロセス制御コンピュータ１４に知らせる（ブロック１６６４）。

判断ブロック１６５２への返答がＹＥＳで判断ブロック１６５４への返答がＮｏの場合には、コントローラ９２は’　Ｎ２　００ＣＨＭＥ−０°フラグを探す（判断ブロック１６６６）。この信号が存在すると、コントローラ９２はフィールド・フラグへの未制御電力を設定する（ブロック１６６８）。さらに、特別な手段として。

コントローラ９２はＮ１と命名したコントローラ用のＳＡＯ基板のこのチャネルのアボートスイッチを再度間にする。これは、（アボートスイッチが開となっているべきであるが）、Ｎ１コントローラがコントローラ９２と通信することができず、またＮ２　ＳＡＯが負荷を駆動できるように思われるが、ＮＩ　ＳＡＯ基板がフィールドに誤って大量の電力を送る可能性があるからである。

判断ブロック１６７０およびブロック１６７２は、Ｎ゛ｌ５ＡＯが適正に機能しており且っＮ２　５Ａｏｈ＆板が休止している（もしくはこのプロセス制御サイクルでそのコントローラがコントローラ９２と通信していなかった）ときに、この方法に従うことを示している。判断ブロック１６５２と１６５４がともにＹＥＳと返答した場合には、このチャネルのトリプル・アボート・フラグはクリアされる（ブロック１６７４）。このフラグは、フィールドへの電力の全面的損失を防ぐため、アボートスイッチを閉にできるように使用される。

図２０Ｄは、５つのアナログ・チャネルのすべてが処理完了されるまでこのプロセスを継続し且つ反復することを示している。さらに１図２０Ｅ−Ｊは結合して、このプロセスがコントローラ９２のＳＡＯ基板が機能しているときと同様の方法で行なわれることを示しており。

隣接ＳＡＯ基板は機能しても機能していなくともよい。

ここで１例えば、コントローラ９２が、隣接コントローラが通信できなかったかもしくはそれぞれのＳＡＯ基板が休止状態にあるとみなされているときは１判断ブロック１６７６はそれ自体の°０ＯＣＨＭＥ−０°フラグの存在について試験されることを示している。この例では、ブロック１６７８は、コントローラ９２が非影響レベルまで自己を低下させなかったので（例えば、ゼロ出力）、適正な二の電力がＳＡＯ基板のフィールドに送られていることを示している。これと対照的に、このＳＡＯ自体が低下した場合には、フィールド・フラグへの未制御電力が設定され、このチャネル用のＮ１およびＮ２アボートスイッチはコントローラ９２により開となり。

電力を出力していないことを保証する（ブロック１６８０）。

さらに８図２０Ｆの判断ブロック１６８２にＹＥＳと返答した場合は、上記のプロセスにより動作可能なときに、隣接コントローラ９４〜９６はそれぞれ単独で必要なアボート決定処理する（例えば、コントローラ９２のＳＡＯ基板のアボートスイッチを開にする）ことに注目すべきである。さらに１図２０Ｊの判断ブロック１６８４にＮｏと返答した場合は、セーフ不一致フラグが立てられることを示す（ブロック１６８６）。この状態は。

全ＳＡＯ基板が機能しており１両Ｎ１およびＮ２コントローラから通信を受け、コントローラ９２のＳＡＯ基板が’　０ＯＣＨＭＥ＝Ｏ”　を設定シ、且ツ他ノ２ツノＳＡＯ基板がそれぞれの”０ＯＣＨＭＥ−０″フラグを立てていない状態である。この状態において、３つのＳＡＯ基板が機能しているためにセーフ不一致フラグが立てられ、従ってアボートを開にすべきかどうかを決定する多数決意思決定の使用が可能となる。セーフ不一致フラグは１図２０にのアボート不一致ルーチンに問題が起きたことを知らせるために使われる。しかし１判断ブロツク１６８４にＹＥＳと返答した場合には、コントローラ９２はこのチャネルのＮ１　アボートスイッチを開にする（ブロック１６８８）。これは、２つのＳＡＯ基板（ＭＥおよびＮ２）がそれぞれ単独でフィールドへの出力が高すぎることを認め、また単独でそれぞれの出力を非影響レベルに下げたが、しがしＮ１　コントローラのＳＡＯ基板が気づかなかったことによる。

図２０Ｋについて説明する。図２０Ｂのアボート不一致処理ルーチン１６４４の流れ図である。このルーチンは、このコントローラのＳＡＯ基板”０ＯＣＨＭＥ −０′フラグと他の２つの機能ＳＡＯ基板間のセーフ不一致の数を記録する各アナログ出力チャネル用に設定されているカウンタを検査する。このカウンタが５つのアナログ出力チャネルのいずれか１つについて高くなりすぎると（例えば、１０進数３２）、アボート不一致エラー・フラグが立てられる（ブロック１６９０）。このエラー・フラグによりコントローラ９２はそれ自身のＳＡＯ基板を遮断するが、これは、隣接基板と不一致であるとこの基板が必要な場合にも出力を駆動できない（即ち。

出力が低すぎる）からである。判断ブロック１６９２およびブロック１６９４〜１６９６は、継続的不一致のみが過度の過渡状態を除くために蓄積されることを示している。

図２０Ｌについて説明する。図２０Ｂのアボートからのクリーンアップ・ルーチン１６４６の流れ図である。

このルーチンは、隣接するコントローラ９４〜９６がともにコントローラ９２のＳＡＯ基板のチャネルの１つのアボートスイッチを開としたことをコントローラ９２に知らせている状況に応答するために使用される。コントローラ９２がまたこのチャネルのアボートスイッチを開にした場合には、このチャネルの両アボートスイッチがコントローラ９２により閉とされ、少なくとも隣接するＳＡＯ基板の１つがフィールドに電力を送ることができる（ブロック１６９８）。コントローラ９２がそのチャネルのアボートを開にしていない場合には、ＳＡＯ基板は、その基板のチャネルの１つがアボートされ、その基板が修理のために除去されなければならないので、停止するように告げられる。

図２０Ｍ〜２０Ｐについて説明する。本発明の非干渉試験方法の好ましい形態を示す。この場合、これらの流れ図は図２０ＡのＮｌ試験の選択およびセットアツプルーチン１６０６を説明している。判断ブロック１７００は、この試験を実施するコントローラがその両隣接コントローラと通信でき且つコントローラの少なくとも１つが最終プロセス・サイクル内にプロセス制御コンピュータ１４と通信できた場合にのみその試験の開始されることを示している。同様に１判断ブロック１７０２は、なんらかのエラーが発生した場合には、かかるエラーが訂正されるまで非干渉試験方法はバイパスされることを示している。

判断ブロック１７０４で示したように、非干渉試験は。

プロセス制御コンピュータ１４のクロック信号に従って。

正確に５分の倍数で開始するようにタイミングがとられている。これに関しては、各フィールド・コンピュータ装置１２は、ＬｅｆｔおよびＲｉｇｈｔプロセス制御コンピュータ１４ａ〜１４ｂの両方から毎秒同期パルスを受けとる。それに従ってコントローラ９２〜９６が、それぞれのクロックを調整する。非干渉試験は次にこのクロックを使用して特定時間のスケジュールに従う。アナログ出力回路の１つが試験ルーチンを完了するのに約１゜５分かかるので、５分間の間隔で全アナログ出力回路６００〜６０４の非干渉試験の完了に十分の時間がとれる。

この場合１次表から非干渉試験の好ましいタイミング操作が確認できる。木表の表示時間は、プロセス制御コンピュータ１４ａ〜１４ｂのデバッグ・パネル１８上に表示される時間である。この表で識別される各試験番号は図２０Ｊ〜２０Ｍで確認される特定試験方法と一致する。

時間　表示時間　動　作００：　００−００：　３５　００：　００−００：　２３　Ｌｅｆｔ試験＃１００：３６　００：２４　試験＃２００　：　３７　００　：　２５　試験＃３００　：　３８　００　：　２６　試験＃４００　：　３９　００　：　２７　試験＃５００：４０ｏｏ　二２８　：ｌｊ＃６００：４１−０１：２１　００：２９−０１：１５　試験＃７０１　：　２２− ０１　：　５７　０１　：１６−０１　：　３９　Ｍｉｄｄｌｅ試験＃１０１：５８　０１：３Ａ　試験＃２０１：５９　０１：３Ｂ　試験＃３０２　：　００　０２　：　００　試験＃４０２二０１　０２：０１　ｉ逼［＃５０２　：　０２　０２　：　０２　試験＃６０２：０３−０２：４３　０２　二〇Ｂ−０２：　２Ｂ　ａ＃７０２：４４−０３：１９　０２＋２Ｃ−０３：１３　Ｒｉｇｈｔ試験＃１０３：２０　０３：１４　試験＃２０３　：　２１　０３　：１５　試験＃３０３　：　２２　０３　：１６　試験＃４０３：２３　０３：１’７　試験＃５０３：２４　０３：１８　試験＃６０３：２５−０４：２５　０３：１９−０４：０５　試験＃７これら７Ｎの試験を次に説明するが、これらの試験は以下のように識別される。試験＃１は、試験を実施するコントローラ（この例ではコントローラ９２）がそのアナログ出力電流の影響をコマンドにょる出力値の０％まで徐々に低下させるので、「ランプダウン」試験と呼ぶこともできる。Ｎ１およびＮ２コントローラのＳＡＯ基板は、各低下時に適切な出力を維持するためにそれぞれの出力電流を増加することによって反工６する。Ｎ　］、コントローラのＳＡＯ基板は好ましくは出力の多数決に影響するよう命令を受ける。この操作は通常数秒間を要する。

この工程で故障が報告された場合には、この故障の原因はブロッキング・ダイオード６４８の短絡によるものである（図１２Ｃに示す）。

試験＃２は、コントローラ９２用のＳＡＯ基板にフィールドに送られている電流に影響しない大きさの電圧を出力するよう命令するので、「試験電圧発生」試験と呼ぶこともできる。すなわち、試験電圧レベルはブロッキング・ダイオード６４８のしきい値より低く設定される（例えば、４００ｍＶ）。この工程で故障が報告された場合には、故障原因は演算増幅器６０８が希望試験電圧レベルを出力できなかったことにある。

試験＃３は、ＤＮｌおよびＤＮ２アボートスイッチを開くよう指令するので、ｒＭＥアボート」試験と呼ぶことらてきる。コントローラ９２用の５ＡＯｕ板は、実際に出力電圧がゼロがどぅがを決定するために、接地に対するＭＥレジスタ６１８のプラス側の出力を測定する。

この場合、これら全試験において、５つの各チャネルは同時に試験されることが好ましいということに注目すべきである。したがって、試験＃３の実施中は、コントローラ９２のＳＡＯ基板上の全アナログ出力チャネルがアボートされることになる。

試験＃４は、ＤＮｌアボートスイッチが開のときにＤＮ２アボートスイッチが閉となるので、「Ｎ２アボートスイッチ」試験と呼ぶこともできる。コントローラ９２のＳＡＯ基板は１次に、アボート試験電圧（例えば、４００ｍＶ）が各チャネルの出力に存在するがどうかを決定するために、接地に対するＭＥレジスタ６１８のプラス側の出力を＃ｊ定する。

試験＃５はデツトマン回路の試験である。これは試験＃３を繰り返すことがら開始して、ＤＮＩおよびＤＮ２アボートスイッチが開であることを確認する。次に、デツトマン回路を起動させ、電圧を出力してデツトマンの起動を検出し、デツトマンが起動したがどうかを決定する。試験＃６は、ＤＮｌアボートスイッチが閉のときにはＤＮ２アボートスイッチが開であること以外は、試験＃４を繰り返す。

試験＃７は、コントローラ９２のＳＡＯ基板が最終的には全コマンド出力値を１００％フィールドに駆動するよう指令されるので、ｒｋｌＥ１００％負荷」試験と呼ぶこともできる。したがって、ＤＮＩおよびＤＮ２アボートスイッチは閉となり、ＮｌおよびＮ２コントローラのＳＡＯ基板は徐々に０％に低下する。次に、コントローラ９２のＳＡＯ基板は、そのＭＥレジスタの６２４の各チャネル出力を測定して、そのＳＡＯ基板がいずれの隣接ＳＡＯ基板からも援助を受けずに要求された出力値を駆動できることを確認する。

図２０Ｍに戻ると、ブロック１７０６は、この方法が繰り返されるたびに試験時間が１秒だけ増分されることを示している。３つの各コントローラ９２〜９６の７種の試験が上表に明記した時間表に従うという事実から。

この時間カウントすなわち時間値は一連の判断ブロック１７０８〜１７２４を通して評価される。さらに２本発明の非干渉（Ｎｌ）試験を識別するために２桁の名称を図２０Ｍ〜２０Ｐの流れ図に使用していることに注意すべきである。第− 桁はＮｌ試験を行なうコントローラを識別し、第２桁は特定の試験番号に関するものである。

この点について、第−桁は、０°、゛１°、°２゛または”Ｘ”のいずれかである。°０゛の数字はＭＥコントローラのことで１　ここで例としてとりあげているコントローラ９２である。数字°　１′および”２″はそれぞれＮ１およびＮ２コントローラである。°ｘ゛の桁はコントローラ９２〜９６のいずれをも示すことができる自由決定数である。さらに、°Ｘ°指定は試験番号桁の自由決定数としても使用することができる。

このように、試験時間が０〜３５秒の間の場合には、“Ｘ１°で示したように、コントローラは最初の試験（すナワチ、試験＃１）が抽出されるようにする（ブロック１７２６）。次に、Ｎｌ試験法を行なうコントローラは。

それがＬｅｆｔコントローラであるかＭ　ｉ　ｄ　ｄ　１　ｅコントローラであるかを確認する（判断ブロック１７２８〜１７３０）。この実施例では１判断ブロック１７２８への答えはＹＥＳであり、プログラムは図２０Ｐのブロック１７３２に進む。ブロック１７３２ではコントローラ９２のＳＡＯ基板が試験番号″ Ｏｘ”を抽出できるようにしているが、これは方法°Ｘ”においてこの点ですでに試験＃１として識別されている。このＮｌ試験法もまたその他のコントローラ９４〜９６内においてそれぞれ単独に、しかし同時的に行なわれるので、このプログラムは、これら各コントローラについて１図２０Ｐの点。

Ｃ”もしくは°Ｄ°にそれぞれジャンプする。この点について１点”Ｃ”もしくは”Ｄ”はＮｌ試験プログラムの他の部分用のエントリ点を提供することは評価すべきである。従って１例えば１判断ブロック１７３４〜１７３８は、どの試験が現在抽出されつつあるかにより、プログラムの流れを異なる手順に導くのに用いられる。試験＃３〜＃５の場合は、試験＃１で要求されたようにコントローラ９２のチャネルを低下することができることを条件として、Ｒｉｇｈｔコントローラ９６はその隣接コントローラＮ２（すなわち、コントローラ９２）用のアボートスイッチを開にしなければならない（ブロック１７４０）。試験＃６の場合には、Ｒｉｇｈｔコントローラによりコントローラ９２は５ＡＯｉ板上の各チャネルのアボートスイッチは閉となる（ブロック１７４２）。

最後に、ブロック１７４４は、！＆終秒のＮｌ試験番号およびこの秒の試験番号が記憶されることを示している。

次のプロセス制御サイクルの間、この実施例では１秒間５図２０Ｍ〜２０ＰのＮｌ試験方法が反復される。このように、各コントローラ９２〜９６はＳＡＯ基板上で行なわれるＮｌ試験を指示する。さらに、これらのコントローラもまた、実施中の特定の試験番号により要求された通りに、アボートスイッチをトグルしまた低下／上昇して互いに協動し合うことを評価すべきである。各にコントローラは独立的に同一の試験方法プログラムを行なうので、この協動は上記の時間表により提供される。

すなわち、１つのコントローラが他方のコントローラに必要な動作をとるように要求もしくは指令する必要はない。むしろ１判断ブロック１７００〜１７ｏ２に明記した問題条件の１つが検出されないかぎり、コントローラ９２〜９６は時間を見て、適切な動作を行なう。

図２０Ｑ〜図２Ｏ５について説明する。ｒｓＡｏボード通信」ルーチン１６０８の流れ図を図２０Ａに示す。

このルーチンはコントローラとそのＳＡＯボード間の双方向通信を容易にするために使用される。この場合、コントローラとそのＳＡＯボード間の第】のデータ交換は。

「１次」通信（例えば、ＮＩ試験方向や出力値）と呼ばれる。反対に、ＳＡＯボードとコントローラ間のその後のデータ交換はいづれも「２次」通信（例えば、トラック値）と呼ばれる。従って１図２０Ｑは１次通信（端子１７４６）と２次通信（端子１．７４８）の２つの入力点を示す。

図２００は連続して実行される複数の通信セットアツプ・ブロックを示す。これに関連１−で、セットアツプ・ブロック１７５０が初期のウェイクアップ・メツセージをＳＡＯボードに提供しており、それに対してＳＡＯボードが特定のタイムアウト時間内に応答しなければならないことに注目すべきである。ＳＡＯボードが正しく応答すると、データはＳＡＯボードと交換される（処理ブロック１７５２）。妥当性検査に不合格となると（例えば、検査合計不正確）、適当な不良通信フラグが立てられる（処理ブロック１７５４−１７５６）。さらに、データ表に古いデータが残るのを防ぐために、アナログ出力ドラック（ｒＡＯＴＪ　）値のすべてがゼロになるため。

古いデータを技術者が誤って解釈するのを防ぐことが出来る。

図２ＯＲは適切な状況情報と状況値が、メツセージの１次通信であるか２次通信であるかに応じて記憶されることを示している（ブロック１７５８−１７６０）。さらに１判定ブロック１７６２が非干渉試験中の不合格を確認するのに使用される。コントローラ９２などのコントローラは、隣接コントローラに送信されるフラグを設定することによって、Ｎｌ試験手順を停止するかまたは継続するかを応答する（処理ブロック１７６４−１７６６）。この応答に関係なく、いかなる試験の不合格もフォールスアラームであることを示すためにコントローラ９２のＳＡＯボード用フラフラグてられる（処理ブロック１７６８）。以下からもわかるように、このフラグはこの手順の後半部ではクリアされることもできる。

コントローラ９２は次に５つのアナログ出力チャネルの各々について、Ｎｌ試験エラーカウンタの検査を開始する（処理ブロック１７７０）。最終秒に実行されたＮｌ試験が試験＃１でも試験＃７でもない場合は、ＳＡＯボードにより試験不合格が報告されたか否かによって。

Ｎ１試験カウンタは増分または減分される（処理ブロック１７７２−１７７４）。試験不合格が報告されて試験エラーカウンターが所定の限度（例えば１６進数の３０）を超えると、フラグが隣接コントローラに送られ試験が停止され戻り検出しフォールスアラームフラグがクリアされる（処理ブロック１７７６−１７７８）。これに関連しては、Ｎｌ試験方法はＮｌ試験方法を停止するが否かを判別する前に、一時エラーの報告を許可することを評価すべきである。

図２０Ｓはコントローラ９２がＮｌ試験の不合格を再度検査することを示す（判断ブロック１７８０）。これはＮｌ試験不合格が発生したが試験エラーカウンタが所定の限度を超えていなかっ場合に、「試験不合格」フラグをクリアするために行なわれる。かかる不合格が検出されるとフォールスアラーム・フラグがクリアされ、コントローラ９２のＳＡＯボードが遮断するように指示される（処理ブロック１７８２）。この方法は各アナログ出力チャネルについて反復される（処理ブロック１７８４、判断ブロック１７８６）。新しいエラーが検出されると、Ｎｌ試験報告も生成される（処理ブロック１７８８）。

図２０Ｔから図２０Ｕについて説明する。「エラー処理」ルーチン１６１０の流れ図を図２０Ａに示す。このルーチンは最終プロセス制御サイクル中にＳＡＯボードが交換されたか否かを検査することから開始され、引き続きその他の操作が健全に進行しているかを検査する（判断ブロック１７９０−１７９８）。状況報告が不合格を表示したり、もしくはコントローラがＳＡＯボードからの通信を受信できなかった場合は、ＳＡＯボードには休止のフラグが立てられて、コントローラがＳＡＯボ−ド用のアボートスイッチを開にするよう隣接コントローラに要求する（図２０Ｕの処理ブロック１８００）。

しかし、ＳＡＯボードに最終プロセス制御サイクルに対して作動中のフラグが立てられた場合は、エラー処理ルーチンがアナログ入力チャネルの各々がらのデータを検査する（処理ブロック１８’ｌＯ）。

判断ブロック１８１２は「回復Ｊカウンタの値を検査するものであり、これはコントローラ９２が隣接コントローラのいづれとも通信不能な場合に、再同期するための時間をシステムに与えるために使用される（図２０Ｕの判断ブロック１８１４と処理ブロック１８１６参照）。

回復カウントがゼロでないと、システムが同期されるのでアボートが開になるのを防ぐためｒｏＯｃＨＭＥ−０」状況バイトがクリアされる（処理ブロック１８１８）。アナログ出力チャネルのいづれかで試験不合格が検出されると、Ｎｌ試験が停止される（処理ブロック１８２０）。ｒＯＡＴ＜＞ＤＡＣＪエラーのフラグが立てられると、検査中の特定のチャネルの隣接コントローラ９４−９６に対してアボート要求が送信される（処理ブロック１８２２）。これはｒＯＡＴ＜　＞ＤＡＣＪエラーが。

このチャネルのＳＡＯボードの演算増幅器６０８が正しく機能していないことを示しているからである。

図２０Ｕはまた。コントローラからＳＡＯボードへの通信が不完全である状態を処理をするために「リトライ」カウンタが使用されることを示す（判断ブロック１８２４）。リトライカウンタが所定値より大きい（例えば５）場合には１問題を訂正しようと試みてＳＡＯボードのハードウェアをリセットさせる（処理ブロック１８２６）。

すなわち、ＳＡＯボードとの通信に生じる問題をコントローラに探知させるために１図２０Ｑの処理ブロック１７５４からの不良通信フラグが使用され、何度も探知を繰り返した後にコントローラは、有効な通信を復元しようと試みてＳＡＯボードのマイクロプロセッサＥＵ３をリセットする。

図２０Ｖについて説明する。「ハードウェアにアボートポジションを送信」ルーチン１６１２の流れ図を図２ＯＡに示す。このルーチンは各アナログ出力チャネルに対するアボート決定情報を検査し、隣接するＳＡＯボードの各アボートスイッチを開閉することによって応答する（処理ブロック１８２８−１８３０）。コントローラがフィールドに送信すべく裁定したアナログ出力値が検査することにも注意すべきである（判定ブロック１８３もゼロの場合は、コントローラ９２はＳＡＯボー゛ド上のこれらのチャネルのアボートスイッチを開にするように。

隣接するコントローラにフラグを送る（処理ブロック１８３４）。

図２１Ａから図２１Ｓについて説明する。１組の流れ図によってＳＡＯボード上のソフトウェアの常駐を示す。

図２２Ａ−２２Ｓと図２３Ａ−２３１に関連して、さらにＳＡＯボードソフトウェアの流れ図についても説明する。上記の説明からもわかる通り、このソフトウェアはＳＡＯ回路ボード６００から６０４のそれぞれのプログラムメモリ回路ＥＵＩの中に含まれている。

流れ図１９００は１図２１Ｃ−図２１Ｄに示した開始ルーチン１９０２の呼び出しで始まる。ＳＡＯボードのマイクロプロセッサＥＵ３は、好ましくはメモリからソフトウェアのバージョンレベルを読み取り（操作ブロック１９０４）、続いてＳＡＯボードのハードウェア構成要素を試験する（操作ブロック１９０６）。

このハードウェアの試験ルーチンを図２１Ｅ−図２１Ｋに示す。ＳＡＯマイクロプロセッサはつぎに「デツトマン」状態が存在するか否かを検査する（判断ブロック１９０８）。

「コントローラ１００が遮断しＳＡＯボード上のマイクロプロセッサが遮断するか、もしくはＳＡＯボード自体が診断試験の目的で「デツトマン」状態になった場合に「デツトマン」状態が存在しつる。「デツトマン」状態になると、アナログ出力チャネルのすべてがゼロになり（処理ブロック１９１０）、ＳＡＯボードが演算増幅器６０８を不能にする機能の試験中でなければ、プログラムは図２１Ｃの開始ルーチン１９０２内のウオームスタート時点にジャンプする。簡単にするため図２１Ａに示されではいないが、ＳＡＯボードがこの「デツトマン」機能を試験中であるか否か決定するために、この時点で検査されることもできる。この「デツトマン」試験は以下に図２３Ｅ−図２３Ｇに関連して説明する。ＳＡＯボードが「デツトマン」機能を試験中であると、流れ図１９００内の操作ブロック１９０４など適切な場所に戻る前に、「デツトマン」試験が反復して実行される（例えば３０回）。

さらに図２１Ａは、ＳＡＯマイクロプロセッサの内部タイマから過剰量の多くの割り込みを受信すると、ＳＡＯボードが再スタートすることのできることを示している（判断ブロック１９１２）。これらタイミングの合った割り込みは、ＳＡＯボード用のコントローラがらの通信が適切な時間内に受信されたが否かを、ＳＡＯマイクロプロセッサが判別できるような方法を提供する。

ＳＡＯボードが「動作中」であれば、ＳＡＯマイクロプロセッサは「デッドセット」信号をストローブしく操作ブロック１９１４）、通信ルーチンを呼び出す（処理ブロック１９１６）。通信ルーチンを図２１Ｍに示す。

この通信ルーチンの後で、試験ルーチンが呼び出される（処理ブロック１９１８）。試験ルーチン１９１８を図２１Ｌに示す。ルーチンはその後フィールドからフィードバック・データを収集するために実行される（処理ブロック１９２０）。この「データを読み込む」ルーチンを図２１Ｎ−図２１０に示す。次に１図２１Ｒの「エラー条件を処理する」ルーチン１９２２が実行される。プログラムはその後「出カニ１算」ルーチン１９２４へと進むが、これを図２２Ａ−図２２Ｓに一括して示す。この後、非干渉試験ルーチン１９２６が実行される。こｆ７）ＮＩ試験ルーチンを一括して図２３Ａ−２３１に示す。

一度これらの全工程が実施されると、ＳＡＯマイクロプロセッサは処理のため次のチャネルを指示しくブロック１．９２８）、５つのアナログ出力チャネルのすべてが行なわれるまでその手順を繰り返す（判断ブロック１９３０）。ＳＡＯマイクロプロセッサは１次に、コントっ−ラ９２（ブロック１９３２）等のコントローラからの最後の通信後、「５チヤネルサイクル」のその記録を更新し、フィールドループを検査するのに適切な時間がどうかを決定する（判断ブロック１９３４）。フィールドループを検査するルーチン（例えばフィールドループ値を測定する）を図２１５に示す（ブロック１９３６）。

いずれの場合も、ＳＡＯ基板用のメインプログラムは。

最終的には、プログラムを連続して繰り返すために最終的に開始点までループバックする。このように、各プロセス制御サイクルごと（例えば、１秒ごと）に、フィールドループを測定しハードウェアを試験をすることを評価しなければならない。

図２ＩＣから図２１Ｄについて説明する。スタートアップ・ルーチン１９０２の流れ図を示す。一連の試験を行なうため、ＳＡＯ基板ハードウェアがフィールドにパワーを送る準備ができていないことを示すために赤色ＬＥＤがオンになる（ブロック１９３８）、この場合、最初の試験はＳＡＯ基板用のデータメモリに関連する（基板１９４０）。この試験は以下に述べるコントローラのデータメモリ用のメモリ試験に類似している。ＳＡＯ基板がコールドスタートに入っているため、ＳＡＯによって実行されるプロセスサイクル数を追跡するカウンタはハードウェア試験ルーチンが正しく機能できるように「０１」にセットされる（ブロック１９４２）。

図２ＩＣから２１Ｄに示すように、ハードウェア試験ルーチンはスタートアップ・ルーチン中、４つの異なる時点で実行される（ブロック１９４４−１９５０）。このハードウェア試験ルーチンを一括して図２１Ｅから図２１Ｋに示す。この点に関して、ＳＡＯ基板用のハードウェア構成部品の試験を繰り返す必要がないことに注目すべきである。むしろ、この試験ルーチンはＳＡＯ基板の最終操作の信頼水準を上げるための特別な測定として。

予備時間中、実行される。従って１例えば、ハードウェア試験ルーチンはコントローラがＳＡＯ基板と通信しようとしている時間の合間に行なわれる（判断ブロック１９５２−１９５４）。上記のように、コントローラは。

タイミング情報を送り、値を出力し、且つコントローラ／ＳＡＯ通信リンクが正しく機能していることを保証するために、ＳＡＯ基板と２度通信する（ブロック１９５６−１９５８）。最後に２赤色ＬＥＤがオフとなり（ブＣｌ　ツク１９６０）、デツトマンタイマーがリセットされる（１９６２）。

図２１Ｅ〜図２１Ｇについて説明する。ハードウェア試験ルーチンの全体の流れ図１９０６が示されている。

これがＳＡＯ基板の第１サイクルである場合には、ＳＡＯマイクロプロセッサは差動増幅器６３８への「０ボルト」人力を１図１２Ｆ（ブロック１９６８）に示すマルチプレクサＥＵ２３−ＥＵ２６によって読み取る。読み取り中の電圧が仕様内にあるかどうかを判別するために検査を行なう（判断ブロック１９７０）。

この電圧が正しい仕様レベルの範囲外にあると、ルーチンはＡ／Ｄの変換問題にフラグを立てる（ブロック１９７２）。ＡＤＣ問題フラグルーチンを図２１Ｈに示す。ＳＡＯマイクロプロセッサはマルチプレクサＥＵ２４への入力として図１２Ｂに示す「１／８基準」信号を読み取る（ブロック１９７４）。この電圧信号レベル（例えば、、２７５ボルト）は１図２１Ｊから２１にの「スロープ計算」ルーチン中使用するために記憶される（ブロック１９７６）。この電圧信号が仕様内にあるかどうか判別するために検査を行なう（判断ブロック１９７８）。この点に関して、ｒｌ／８基準」信号用の差動増幅器６３８が発生する値は所定の範囲に対して試験される（例えば、１．２５Ｖ＋／−０，０７８Ｖ）。同様の方法はまた「１／２基準」信号（例えば、１．ｌ０Ｖ）に対して実行される。

図２１Ｆに示すように、ＳＡＯマイクロプロセッサによりＤ／Ａ変換器（ｒＤＡｃＪ　）６１２は一連の異なる電圧レベル（ブロック１９８０−１９８６）を出力し。

次いで、Ａ／Ｄ変換器（ｒＡＤｃＪ　）６４２を経てＤＡＣからの実際の出力しく判断ブロック１９８８−１９９４）。これらの電圧のいずれかが仕様範囲外と判別される場合、ｒＤＡＣ問題フラグ」ルーチン１９９６が行なわれる。図２１Ｈと２１１に示すように、ＡＤＣ問題フラグルーチン１９７２とＤＡＣ問題フラグルーチン１９９６は必要な問題カウンタ（ブロック１９９８−２０００）を必要に応じて増分または減分する。さらに１問題カウントが所定の限界を超える場合には、これらのフラグルーチンのいずれかまたは両方が赤色ＬＥＤをＯＮにすることがある（判断ブロック２００２およびブロック２００４）。図２１Ｇに示すように、この問題カウンタが評価され（判断ブロック２００６−２０１０）、問題がハードウェア試験ルーチンを通過している間に検知されない場合には問題カウンタは減分される（ブロック２０１２）。この問題カウンタが十進数２を超えると、赤色ＬＥＤはオンとなり、ＳＡＯ基板が遮断される。ＤＡＣ試験に対して行なったのと同様の方法が演算増幅器６０８の試験にも実施可能である。例えば、ＤＡＣ６１２に対し所定電圧（例えば２．２Ｖ）を出力するよう指示することができ、０ＵＴ−Ｈおよび０ＵＴ−Ｌ信号についてこれらの信号が仕様内にあるかどうかを読み取ることができる。

図２１３−２１Ｋについて説明する。「スロープ計算」ルーチン１９７６の自明の流れ図を示す。流れ図かられかるように、このルーチンは１／２と１／８の基準信号レベル間に作成した人工の線のスロープを計算し、ａ１定値に等しくなるまで、記憶したスＯ−ブを調節するように操作し、コづつ値を区切る（ルーチンを通過するごとの）。ルーチンによって作成されたこれらの値は、アナログ回路により導入されたオフセットおよびゲインエラーのフィールド測定値を修正するために使用される。

図２１Ｌについて説明する。図２１Ａの試験ルーチン１９１８の流れ図を示す。

このルーチンはＳＡＯ基板がフィールド・コンピュータ装置１２そのものよりむしろ試験治具に差し込まれるかどうかを検知する（判断ブロック２０１４）。ＳＡＯＭ板が試験治具に差し込まれている場合、所定の出力値はＳＡＯ基板の操作を試験するために使用される。（ブロック２０１６）図２１Ｍについて説明する。図２１Ａの通信ルーチン１９１６の流れ図を示す。これは自明の流れ図であるが。

図２１Ａの判断ブロック１９１２に示したウォッチドッグ割り込みがオフとなり（ブロック２０１８）、このルーチン（２０２０）の間に続いてリセットされることに注目すべきである。

図２１Ｎについて説明する。図２１Ａの「データ読み取り」ルーチン１９２０の流れ図を示す。このルーチンのＡＤＣコンバータ制御ブロック２０２２を図２１０の流れ図に示す。この点に関して、ＳＡＯマイクロプロセッサは差動式カマルチブレクサＥＵ２５からＥＵ２６おヨヒコンバータ入カマルチブレクサＥＵ２３からＥＵ２４用に特定な入力信号選択を指令する必要があることを評価しなければならない。「データ読み取り」ルーチンは次に図２１Ｐの「直線化」ルーチン２０２４に進む。

図２ＩＰに示すように、「スロープ計算」ルーチンから測定したスロープ値が評価される（判断ブロック２０２６）。スロープ値が１より大きい場合には、このスロープ値は指令出力値と比較される（判断ブロック２０２８）。出力値がスロープの２倍以上である場合には、データの直線化の結果として数学的にオーバーフローとなるため、「直線化」ルーチンは終了する。その他の場合は。

ブロック２０３０に示すように計算を行なう。この計算の目的は、アナログ回路により導入されたオフセットおよびゲインエラーの測定電圧を修正することにある。

「直線化」ルーチン２０２４がいったん完了すると。

「データ読み取り」ルーチン１９２０は図２ＩＱの［トラックろ波」ルーチン２０３２に進む。このルーチンは新たに測定したトラック値と最後の５チヤネルサイクルのこのチャネルで行なわれる計算から記憶されるトラック値とを比較することから開始される（プロ・ツク２０３４と判断ブロック２０３６）。新しいトラ・ツクと古いトラックの間の差の絶対値が最初の所定量を超えると、古いトラック値が完全に新しいトラック値と置換され、指令した出力値を達成しようとして自らＳＡＯ基板の応答の速度を上げる（ブロック２０３８）。トラ・ツク値のこの差の絶対値が第１の所定量以下であると、この差が第２の低所定量以下であるかどうか調べるために検査が行なわれる（判断ブロック２０４０）。この判断の結果により「不安定なトラック」フラグがセットされるかどうかを決定する。

いずれにしても、差値を４で割り（ブロック２０４２）、差値が正か負かによって、この割った差値の一部が古いトラック値に加算または減算される（判断ブロック２０４４およびプロ・ツク２０４６−２０４８）。記憶したトラック値の比例変化によりトラ・ツク信号上に発見したほとんどの騒音がろ波される。

「データ読み取り」ルーチン２１ＮはマルチプレクサＥｔＪ２５からＥＵ２６をＭＥレジスタ高高低低値指示し。

これらの値を読み取り記憶する（ブロック２０５０）。

次に同様の操作がマルチプレクサ６４０によってＯＡＴ値に対して行なわれる（ブロック２０５２）。

図２１Ｒについて説明する。図２１Ｂの「エラー条件を処理する」ルーチン１９２２の流れ図を示す。この自明の流れ図は赤色ＬＥＤフラグがどのようにセットされＤＡＣをランプダウンするためにどのように使用されるかを示す（ブロック２０５４）。この点に関して、ランプダウンＤＡＣルーチン２０５４を図２２１との関係で説明する。同様に、ｒＤＡＣのフィールド送信」ルーチン２０５６を図２２０との関係において説明する。

図２１３について説明する。図２１Ｂの「フィールド・ループ検査」ルーチン１９３６の流れ図を示す。この流れ図かられかるように、ＳＡＯマイクロプロセッサはそれぞれの各アナログ出力チャネルについて実際の出力信号を測定し、この信号の大きさで識別される検査を行なう（判断ブロック２０５８−２０６２）。

フィールドに送信される信号がこれらの試験限界のいずれかの範囲外にある場合には、適当なフラグが立てられるか、または以後の処理のために確保される（ブロック２０６４−２０６８）。これらの試験では、フィールド負荷はインダクターと直列のレジスタによってモデル化され、駆動されている負荷は５０と４７０ｏｈｍｓ　（＋／−３０゜ｈｍｓ）の間にあることが前提となっている。従って。

例えば１判断ブロック２０６０と２０６２は、接地に対してトラックレジスタの低位側からの測定値と、この出力値の最大および最低許容電圧とを比較する。しかし。

チャネル用の出力値（ブロック２０５８）が２ｍＡ未満であるときは、出力値がこの大きさよりも小さいと現在のハードウェアでは信号を確実に読み取ることができないため、ループ抵抗検査をおこなわないことに注目しなければならない。

１、　ＯＯｏ　ｈ　ｍ　Ｐ　Ｔ　Ｃレジスタがトラックレジスタ６２４の低い側とフィールドループの間で直列に接続さることが好ましいことに注目しなければならない。従って。

最大と最小の許容測定値は全目盛幅で（例えば、２２ｍＡ）下記の式から４算できる。

Ｖｍａｘ　−（Ｒｍａｘ　＋　Ｒｐｔｃ）　本　（２２ｍＡ）　。

ここでＲｍａ　ｘ−４７０ｏｈｍＶｍｉｎ−（Ｒｍｉｍ　＋　Ｒｐｔｃ）＊（２２ｍＡ）。

ここでＲｍ　ｉ　ｍ　−５０ｏ　ｈ　ｍこれらの式を使って、いかなる希望出力値についても９判断ブロック２０６０−２０６２が用いる最大および最低電圧レベルを（ｍＡで）計算できることは評価すべきである。従って、フィールドループルーチン１９３６が用いる試験は、詳しくはＳＡＯ基板用コントローラによって指令される出力値に合せて設計されている。

図２２Ａについて説明する。同図は図２１Ｂの出力計算ルーチン１９２４の全体の流れ図である。この出力制御ルーチンは図２２Ｂに示（７た設定ルーチン２１００を含んでいる。この点に関しては１図２２Ｂは指令された出力値の初期評価が行なわれることを示している（判断ブロック２１０４）。出力値が最大許容値のほぼ１００％であれば、処理中のチャネルについての出力はこの最大値の直下のレベルに強制設定される（ブロック２１０４）。こねは９９．７５％より上の出力が現われることが出来るように、また２２　ｍＡ未満の電流がフィールドに送信されないように行なわれる。

出力制御ルーチンはまた図２２Ｃに更に詳細に示した計算ルーチンを含んでいる。出力値と測定したトラック値の間の差である出力エラーが計算されると（ブロック３２０８）、アナログ出力の増加または減少が発生するかどうかが決定され、また適当な状ｇ標識が設定される。

図２２Ａについて説明する。出力制御ルーチンの残部をスキップすべきかどうかについて、ＦＰ価が行なわれる（判断ブロック２１１２）。この場合、出力制御ルーチンは、エラー条件処理ルーチン（Ｈａｎｄｌｅ　Ｅｒｒｏｒ　Ｃｏｎｄｉｔｉｏｎ　ルーチン）に依り基板上で問題が検出された時にはスキップされる。

出力制御ルーチンが実行されることになっている時には、赤色のＬＥＤがＯＮであるかどうかチェックされる（判断ブロック２１１４）。赤色ＬＥＤがＯＮであると、計算した出力エラーが大き過ぎるか否かについて決定がなされる（判断ブロック２１１６）。エラーが大き過ぎると（例えば。

３．５％）、このＳＡＯ！板が制御されていることを示すフラグが立てられ（ブロック２１１８）、また制御外（Ｏｕｔ　ｏｆ　Ｃｏｎｔｒｏｌ）ルーチン２１２０が実行される。上記以外の場合には１反対の表示のフラグが立てられ、ＳＡＯ基板はその出力をゼロに戻しくブロック２１２２）、また制御ルーチン２１２４が実行される。

これまで説明してきた方法から理解出来るように、３つのＳＡＯ基板６００〜６０４は、互いに効果的に競合して本発明に従って負荷を駆動する。しかし、いずれのＳＡＯ基板も他のＳＡＯ基板の１つが出力を制御していることを検出すると１非寄与レベルへの復帰を開始する。

このようにして、３つのＳＡＯＭ板のうち１つのみが作動して、他のＳＡＯ基板の１つがその寄与を指令された出力値を達成するために必要であると決定した場合を除いて、常時負荷を駆動する。

赤色ＬＥＤがＯＦＦであると、戻り計算（ＢａｃｋＣａｌｃｕｌａｔｉｏｎ）ルーチン２１２６が実行される。この戻り計算ルーチンを図２２Ｄ〜２２Ｈに示す。

２２Ｄ〜２２Ｅから分かるように、戻り計算ルーチンは「戻り計算」定数を設定し、またこの定数を出力エラーから減算または加算するために用いられる（ブロック２１２８）。戻り計算定数はＰＩ制御ループに於いてトラック測定値の差（Ｓへ〇Ｍ板の間の何らかのハードウェアの差に依る）を説明するために、またそれによって出力寄与の交換が最も円滑に行なわれるように使用される。

戻り計算定数は出力値とトラック値との間の差である（ブロック２１３０）。この場合、戻り計算の計算値がＮｌ試験が実行中である等の要因に依存していることを評価すべきである。それはこれらが全ＳＡＯ基板が責任を交換しなければならないサイクルであるからである。

すなわち、駆動基板はその出力をゼロに下げなければならず、またその他の基板はその出力を駆動しなければならない。

一度戻り計算ルーチン２１２６が実行されると、「出力制御中（Ｏｕｔｐｕｔ　ｉｎ　Ｃｏｎｔｒｏｌ）７Ｊルーチン２１３６がＳＡＯマイクロプロセッサに依って実行される。出力制御中ルーチン２１３６は、その実行中に評価されている条件に依って制御中ルーチン２１２４または制御外ルーチン２１２０のいずれかに終了するので疑問形がとられている。制御中出力ルーチン２１３６を図２２Ｆ〜２２Ｈに一括して示す。この場合１図２２Ｆは一連の評価が行なわれ、Ｎｌ試験が行なわれているかを決定しく判断ブロック２１４０）、　またそうならば、現在どの試験が行なわれているかを確認する（判断ブロック２１４０〜２１４８）。これらの質問に対する返答とそれらの従属質問に対する返答（即ち１判断ブロック２１５２〜２１６４）、はＳＡＯ基板がどのモードにあるかを決定する。

特に１図２２Ｆは３つの操作モード、即ち「厳しい制御（Ｔｈｉｇｈｔ　ｃｏｎｔｒｏｌ）」、「モニタリング（Ｍｏｎｉｔｏｒｉｎｇ）Ｊ、および「クリア状態（Ｓｔａｙ　ｃｌｅａｒ）Ｊを識別する。

操作モードの使用は図２２Ｆ〜３３Ｈの概観および以下に説明から明らかになるであろう。

Ｎｌ試験が「００」であるときは、如何なるＮｌ試験も実際に行なわれていないことが理解されるべきである。

判断フロック２１５２〜２１５４により示されているように、厳しい制御モードは、ＳＡＯ基板のフィールド出力への寄与が指令された出力値の０％以外であることを前提としている。図２２Ｇの判断ブロック２１６６は。

出力エラー（出力値−トラックの差）が厳しい偏差範囲（例えば２２　ｍＡの０．０５％）内にあることを示している。出力がこの厳しい偏差範囲外にあれば１図２２Ｈに示したように制御外ルーチン２１２０が実行される。

それ以外の場合には、「制御中」ルーチンが実行される。

ＳＡＯ基板が出力に何らの寄与をもしないときには（判断ブロック２１５４）、クリア状態モードが前提されている。クリア状態モードでは、出力エラーが１．６％のような広い偏差範囲外にあるかどうかのチェックおこなわれる。出力エラーがこの広い偏差範囲内にあれば「制御中」ルーチン２１２４が実行される。

Ｎｌ試験が試験＃１であるときには（判断ブロック２１４２）ＳＡＯ基板が指令された出力値の５０％より多くを駆動しているかどうかについての決定が行なわれる（判断ブロック２１．５６　）。返答がＹＥＳであれば１判断ブロック２１６６の「厳しい制御」評価が行なわれる。

その他の場合には、ＳＡＯ基板はモニタリングモードが前提になっている。モニタリングモードでは、ＳＡＯ基板が何らかの出力を駆動そているかについての決定が行なわれる（判断ブロック２１７０）。返答がＹＥＳであれば、出力エラーが０．１０％のようなモニタ偏差内にあるかのチェックが行なわれる（判断ブロック２１７２）。この質問に対する返答がＮＯであれば、「制御外」ルーチン２１２０が実行される。しかし、この質問に対する返答がＹＥＳであれば、出力値が１１定されたトラック値よりも大きいかどうかについての決定が行なわれる（判断ブロック２１７４）。判断ブロック２１７４の決定は、またＮｌ′：ｉ験がｒｏｌ−０７Ｊであり、また出力が広い偏差内に在るときにも行なわれる（判断ブロック２１７８）。

出力値がトラック値よりも大きければ（判断ブロック２１７４）、ｒ制御中」ルーチン２１２４が実行される。

トラック値よりも大きくなければ、「制御中コルーチンに入る前に一連の質問が提出される（判断ブロック２１８０〜２１９０）。したがって１例えばＮｌ試験が試験＃０７であり、また出力が最大可能出力の９３．７５％を超えて達成されなければランプダウンＤＡＣルーチン２１９２が実行される。この作用により２２ｍＡ以上のフィールドへの送信が防止されるが、ここでブロック２１７４でトラックが既に出力値よりも大きく確立されていることに注目しなければならない。

ランプダウンＤＡＣルーチン２１９２を図２２１の流れ図に示す。この場合には、流れ図には、ＳＡＯ基板が出力値の２５％より以上を駆動しているかどうかに依って、出力が比較的小さなまたは大きな増分でランプダウンされることを示している（判断ブロック２１９４）。

例えば、使用される増分定数が小さいと（ブロック２１９６）、出力はこのルーチンに約０．１％／　ｃ　ａ　ｌ　ｌでランプダウンされることがある。コントローラ９２〜９６は特定のプロセス制御タイミングサイクルで作動するが、これは厳密にはＳＡＯ回路基板６００〜６０４につイテは、ＳＡＯマイクロプロセッサは繰り返してこノブログラムを（図２１Ａ〜２１Ｂに示したように）出来るだけ速く実行するので、当て嵌まらない。換言すれば。

各ＳＡＯ基板はコントローラ９２〜９６のプロセス制御１サイクル（例えば、１秒）当たりほぼ５０〜１００回そのプログラムの全てを実行することが出来る。

図２２Ｈはまた。出力エラーがモニタ偏差よりも大きいと判別される点まで解答されるならば、一連の質問を使用することが出来る（判断ブロック２１９０）。

パワーランプダウンＤＡＣルーチン２１９８が図２２３の簡単な流れ図に示されている。この点に関しては、出力がモニタ偏差の許容限界を超えるでいるのが検出されたという事実のために、利用されるデクリメント速度が非常に速いことが評価されるべきである。

図２２Ｆはまた。ＭＥ　ＳＡＯ基板が所要の出力値の１００％を駆動することが判別したときには常に「厳密制御」モードが前提となっていることを示している（判断ブロック２１５８．２１６２〜２１６４）。１００％駆動でなければ１判断ブロック２１５８．２１６２〜２１６４のいずれかに対する返答がＯＮであるときには。

モニタリングモードが前提になっている。同様に、ＭＥＳＡＯ基板が出力の何れをも駆動していないときは（判断ブロック２１５０および２１６０）、ｒクリア状態」モードが前提になっている。

図２２Ｋに「制御中」ルーチン２１２４についての流れ図を示す。このルーチンは「殆ど制御外（Ａｌｍｏｓｔ　Ｏｕｔ　ｏｆ　Ｃｏｎｔｒｏｌ）Ｈｉｇｈ　ＭＥ−０」フラグをクリアすることに依って開始される（ブロック）。このフラグは「制御外」カウンタが予め設定した限界に達した後に０ＯＣＨＭＥ−０条件が発信されないことを知らせるためにクリアされる。次いで出力値が最大許容出力値の９９．７％よりも大きかどうかについて評価が行なわれる（判断ブロック２２０２）。出力値が本質的にこの最大値よりも小さい時は、プログラムのフローは「制御外」カウンタが減分されるこのルーチンの終了までスキップダウンする（ブロック２２０４）。

しかし、出力値がその最大値にあると、更に３回の評価が行なわれる（判断ブロック２２０６〜２２１０）。Ｎｌ試験が試験番号＃ｏ１がら＃ｏ６までの１つであるときには、「制御外」カウンタが減分される。しがしＮｌ試験が判断ブロック２２ｏ６にリストされた試験の１つであると、ランプダウンＤＡＣルーチン２１９２が実行される。同様に、Ｎｌ試験が試験＃ｏ７であり、またＳＡＯ基板が最大出力値の９３．７％より以上を出力している時は、ランプダウンＤＡＣルーチン２１９２が実行される。

ランプダウンＤＡＣルーチン２１９２がこの時点で実行される場合には、フィールドへの出力ルーチン２２１２が図２２Ｎと連結して検討される。フィールドへの出力ルーチン２２１２はまた。一度「制御中」ルーチン２１２４が完了した場合に実行される次のルーチンとして。

図２２Ａに示されている。ところでＳＡＯ基板の出力を増加させるように決定された場合には、最も早い機会にバックオフさせるようにすることが好ましい。

「制御外」ルーチン２１２０の流れ図を示す図２２Ｌ〜２２Ｍについて説明する。このルーチンは検出したエラー量等の多数の係数に応答してＤＡＣ出力を変化させるために使用される。最初に、ブロック２２１４が二のルーチンが以後のルーチンをスキップさせることを示している。これは、出力が正しくないければ、Ｎｌ試験が実行されるべきではないからである。次に、ｓｔｂｌｉｎｇｗａｉｔカウンタが計数される。ｓｉｂｌｉｎｇｗａｉｔカウンタは出力エラーに対する反応を遅らせ。

その代わりに隣接ＳＡＯ基板の１つが反応出来るようにするために使用される。

この時、「制御外」カウンタの計数が増分される（ブロック２２２０）。次に、ＤＡＣ出力値を変化させる速度を決定するために出力エラー量が計量される（判断ブロック２２２２−２２２４）。

図２２Ｌに示したように、出力エラーが負であるがどうかに依ってプログラムが分岐される（判断ブロック２２２６）。もしこの差が負であれば、ＤＡＣ値はそれに従って減少される（図２２Ｆ、ブロック２２２８）。さもなければ、ＤＡＣ値は適当な値まで増加する（ブロック２２３０）。従って１例えばＤＡＣ値はブロック２２３２で１０ｖの出力に設定され、もしトラックの出力値が最大電圧値に達しないようにデバイスが構成されていれば、フィールドに２０Ｖを送る無駄な試みを防止する。

この作動に依って、外したフィールド線を接続したときに、衝突する機会が低下する。

フィールドへの出力ルーチン２２１２の簡略流れ図を示す図２２Ｎについて説明する。準備工程（ブロック２２３４）後に、このルーチンは単に２バイト値をディジ御ルーチンを呼出すだけである。

再び図２２Ａについて説明する。実行する次のルーチンを「試験＃０７エラーチエツク」ルーチン２２３８であることが示されている。このルーチンは図２２Ｐの流れ図に示されている。図２２Ｐに示されているように。

一連の評価が行なわれ、Ｎｌ試験不合格カウンタが加算されるべきかを決定し、また不合格になった試験が多すぎると（判断ブロック２２４４）、Ｎｌ試験不合格のフラグを立てる（ブロック２２４２）。この場合、試験＃０７中ＭＥ　ＳＡＯ基板は単独でその各チャネルの全出力を駆動していなければならないということが想起される。従ってＳＡＯ基板が全出力を単独で駆動しておらず。

その出力電圧は最大になっており、また電流がフィールドに流れているときは、Ｎｌ試験不合格カウンタは所要の目標に達するのにある期間を必要とする。しかし、出力の駆動の目標が単独で正当な期間内に達成することが出来ない（例えばＮｌ試験不合格カウンタが３０を超えている）ときには、エラー状態のフラグが立てられる。

図２２Ａは、実行すべき最終ルーチンが出力問題処理ルーチン２２４６であることを示している。出力問題処理ルーチン２２６４は図２２Ｑ〜２２Ｒに示されている。

これらの３つの図から分かるように、このルーチンは特定の条件に応じて数値または種々のフラグを設定したりチャネルの「制御外」カウントが所定の値（例えば５３）を超えないときは、３つの異なるフラグがクリアされる（判断ブロック２２４８）。「制御外」が所定値を超えたときは、そのトラックの測定値が出力値よりも小さいか否かについて評価が行なわれる（判断ブロック２２５２）。返答がＹＥＳであれば、「殆ど制御外Ｈｉ　ｇｈＪ　。

「制御外ＨｉｇｈＪおヨヒ「制御外Ｈｉｇｈ　ＭＥ−ＯＪのフラグがクリアされる（ブロック２２５４）。更に。

フィールドへの出力があるべき値よりも低いときは。

「制御外ＬｏｗＪフラグが設定される。

逆ニ、エラーが高レベル側にあるときは（ブロック２２５０がＯＮを発生する）、［制御外ｈ　ｉ　ｇｈＪのフラグが立てられ、「制御外Ｌ　ｏ　ｗ　Ｊのフラグがクリアされる（ブロック２２５８）。次いで演算増幅器トラック信号ＯＡＴが、ゼロに近いかを見るために計数される（判断ブロック）。ゼロでないときは、ＤＡＣが前もってその出力を低下するように指令されているので、ＯＡＴ信が所要の応答を示さない時は、ｒＯＡＴ＜＞ＤＡＣＪフラグが立てられる（ブロック２２６４）。

図２２Ｒは、出力値とトラック測定値との間の差がアホート偏差値１例えば２％、よりも大きいときは（判断ブロック２２６８〜２２７０）、ｒ殆ど制御外ＨｉｇｈＭｅ−ＯＪフラグがまず設定され（ブロック２２２６６）、「制御外」カウントゼロになる（ブロック２２６５）。次にこのルーチンをパスしている間に、エラーカウントが所定の数値を超えていない時は、「殆ど制御外Ｈｉｇｈ　ＭＥ＝ＯＪフラグがクリアされないと（２２７４）、ｒ制御外Ｈｉｇｈ　ＭＥ＝ＯＪフラグが立てられる（２２７２）。このようなＯＯＣＨＭＥ−０ビツトの設定時にこの遅れを強制することによって、誤りエラーのレポートが防止される。

ここで１図２１８のＮｌ試験ルーチン１９２６についての１組の流れ図を示す図２３Ａ〜２３１について説明する。判断ブロック２３００は１例えばエラーが「エラー条件処理」ルーチンに依って検出されているときに。

Ｎｌ試験がスキップされることがあることを示している。

判断ブロック２３０２はＮｌ試験ルーチンが、試験＃００の記号が利用されない１秒間の期間中実施されないことを示している。更に１判断ブロック２３０４〜２３０６はＮｌ試験ルーチンが、エラーが試験されるチャネルで発生したとき、またはＳＡＯ基板用のコントローラが最低値（例えば４　ｍＡ）よりも小さい出力値を指令したときには、実行されない。指令された出力値がゼロに近いときにＮｌ試験が延期されている間は、Ｎｌ試験は。

何れかの出力チャネル用のアボートスイッチが開であり。

試験を完全に行なうこと（例えば試験＃７）が不可能であるので、延期させることが好ましい。

このＳＡＯ基板またはその他のＳＡＯ基板の１つが試験中であるときに（判断ブロック２３０８）、このＳＡＯ基板はどんな試験が行なわれているが検知する。

この点に関して、このＳＡＯ基板（例えばＳＡＯ回路基板６００）は、何らかの必要な動作がそのコントローラ（例えばコントローラ９２）に依ってとられるので、試験＃１２〜１６のための何らかの動作をとる必要があることを評価すべきである。試験＃１１が実施中である場合には（判断ブロック２３１０）、Ｎｌ試験ルーチンは、このＳＡＯ基板がＮ１の名称を与えられた隣接ＳＡＯ基板（例えばＳＡＯ基板６０２）によって必要な出力が与えられていることを前提とするように実行される。ただしこの点に於いて注意すべきは、Ｎｌ試験ルーチン１２が特に試験＃２１について試験を行なっているのではないことである。これはＮＩ　ＳＡＯ基板が実行しているＮ１試験ルーチンが、その隣接Ｎ１としてＮ２　ＳＡＯ基板を指定されているという事実に依るためである。換言すれば、Ｎｌ試験ルーチン１９２６は、いずれかのＳＡＯ基板が、他のＳＡＯ基板に依って出力の与えられることを前提として、そのＳＡＯ基板を優先するように構成される。この場合、この特殊な試験は全出力を想定するＳＡＯ基板の能力を評価するのであるから、最も近い時点で試験＃７を完了したＳＡＯ基板が優先される。

実施中のＮｌ試験が試験＃１１でない場合には、シブリング待ちカウンタがクリアされて、必要ならば直ちに動作が行なわれる（ブロック３２１２）。次いで、実施中のＮｌ試験が試験＃１７またが＃２７であるかどうかが決定される（図２３ｂの判断ブロック２３１４）。返答がＮｏであれば、Ｎｌ試験ルーチン１９２６がこのコールに対して終了される。しかし、これらの２つの試験の１つが実施中であるときは、シブリング待ちカウンタに試験中のＳＡＯ基板にその出力をランプアップさせることの出来る値が加えられる。ここでこのＳＡＯ基板が出力の何れかを駆動しているかどうかについて決定がなされ（判断ブロック２３１８）、その結果適当なランプダウン速度が選定され（ブロック２１９２および２１９８）、また出力値がフィールドへ送られる（ブロック２２１２）。ＤＡＣ出力がゼロでないと、このＳＡＯ基板はランプダウンをか終了していないことを示すフラグが立てられる（ブロック２３２０）。

このＳＡＯ基板が現在試験中であると（判断ブロック２３０８）、このＳＡＯサイクル中の低位のＮｌルーチンがすべてスキップされることを示すフラグが立てられる（ブロック２３２２）。次に試験＃０７が実施中であるか（判断ブロック２３２４）または試験＃１１が実施中であると、このＳＡＯ基板が何らかの動力を駆動しているかいなかについて、ＭＥ抵抗器にかかる電圧を検査することに依って決定がなされ（判断ブロック２３２６）、また適当なフラグが立てられる（ブロック２２３２８）。次にフィールドへの貢献が、ＭＥ抵抗器の両端の電圧降下を検査することによって、評価される（判断ブロック２３３０〜２３３６）。

このＳＡＯ基板が出力の１００％を駆動しており、ＤＡＣ出力が最高値にあり。

またトラック出力が適正値にあると、Ｎｌ試験は合格となって終了する。合格でなければ、Ｎｌ試験ルーチン１９２６を実行中に更に判別を行ない、適当な行動を取ることが必要である。例えば、このＳＡＯ基板は出力値の２５％より以上を駆動し、また出力値の１００％未満を駆動しているときは（判断ブロック２３３６）、ＤＡＣに供給される値に０６０５％が加えられる。次にＮｌ試験ルーチン１９２６は、このＳＡＯ基板の出力に対する寄与を評価するために再びコールされるまでこの点にある。ＤＡＣ出力がその最大値にあり、またこの基板が出力の１００％を駆動していないときには、試験不合格カウンタが増加する。

図２３Ａの判断ブロック２３２４に対する返答がＯＮであると、Ｎｌ試験ルーチン１９２６は図２３ＣのｒＡＪ点まで飛び越し、他のＮｌ試験のうちのどれが行なわれているかチェックを開始する（図２３Ｃの判断ブロック２３４２〜２３４４．図２３Ｄの判断ブロック２３４６〜２３６８．図２３Ｈの判断ブロック２３５０および図２３Ｈの判断ブロック２３５２）。図２３Ｃ〜２３１を概観すれば分かるように、Ｎｌ試験ルーチンは各Ｎｌ試験に特有の方式に従っている。そのため１例えば、試験＃０１の場合には、ＳＡＯ基板はそれ自体の出力を、ゼロに到達するまで、低下させようとする（判断ブロック２３５４〜２３５６）。一度山力がゼロになると、Ｎｌ試験ルーチン１９２６は図２３１の「０１点まで飛び越す◎この低下が不成功であると、コントローラはこのチャネルを試験しないというフラグを立て、サイクル中の以後の試験に依って隣接基板の問題点が突き止められる。

図２３１に示したように、ＭＥ抵抗器の接地に対して低位側の測定電圧がゼロのＤＡＣ出力にとって高すぎないかがチェックされる（判断ブロック）、電圧が高すぎるときには（例えば０．０３７）、ダイオードが短絡しており、またＮＩ試験不合格カウンタが加算される（ブロック２２３６０）。次いでＮｌ試験不合格カウンタ自体について、現在のカウントが所定の限度（例えば不合格４０回）を超えたか検査される（判断ブロック２３６２）。この不合格カウントは、ＳＡＯ基板がコントローラ９２〜９６により使用されるプロセス制御サイクルに比較して、より頻繁に繰り返してプログラムを実行することを考慮に入れて、コントローラにより維持される不合格カウント（例えば不合格数１のみがコントローラのレベルで許される）に較べて相対的に高く設定される。

カウント限界を超えると、Ｎｌ試験不合格の発生したことを示すフラグが立てられる（ブロック２３６４）。しかし１判断ブロック２３６６および追加の人力点 ”Ｂ”および°により示されているように、Ｎｌ試験不合格フラグは、このＳＡＯ基板がそれに隣接する５ＡＯＣ基板とは対照的に、Ｎｌ試験を行なっている時にのみ立てられる。

試験＃０２の場合に於いては９図２３Ｄは、ＳＡＯ基板がこのチャネルをのレベルを低下させることが出来たかどうか決定するためにＤＡＣ出力がＭ１定されることを示している（判断ブロック２３６ｇ）。このチャネルがゼロまで低下することが出来たと仮定すると、ＳＡＯマイクロプロセッサはチャネル出力をアボート試験電圧に設定しくブロック２３７０）、出力する時間を決定せしめ（ブロック２３７２）、また演算増幅器トラックじＯＡＴ”　）の電圧信号を測定する（ブロック２３７４）ことが出来る。次いでこのチャネルのＯＡＴ電圧レベルが所期のまたは受信可能な帯域１例えば１５０〜７００ｍＶ、内にあるかどうかについて決定がなされる（判断ブロック２３７６）。もし返答がＹＥＳであれば、試験＃０２がこの特定のチャネルを合格として完了する。

しかし、もしも返答がＮＯであればＮｌ試験ルーチン１９２６が図２３１の”Ｅ ”点までジャンプし、Ｎｌ不合格カウンタが計数増加する。いずれにしても、各アナログ出力チャネルが、Ｎｌ試験ルーチン１９２６が主ＳＡＯプログラム１９００から呼び出されるごとに順番に使用されることを評価しなければならない。

試験＃０３の場合に於いて図２３Ｅは、このチャネルがゼロに低下することが出来（判断ブロック２３８０）。

また十分に低い（例えば１５０　ｍＶ）かどうか判別することが出来たときは（判断ブロック２３８２）・　Ｎｌ試験ルーチン１９２６が最終的にＭＥ抵抗器の接地に対して高位側の電圧を測定する（ブロック２３７８）。電圧が十分に低くないと、アボートスイッチのいずれか１つまたは両方が開とならない。この場合には、ＤＮＩおよびＤＮ２のアボートスイッチが、上で説明したタイムチャートに従ってそれぞれ独立に、ＮｌおよびＮ２コントローラに依って開となることに注目しなければならない。

試験＃５の場合には１図２３Ｅ〜２３Ｇは２回試験が行なわれることを示している。まず、ＡＴＶ信号が発生している間に、アボートスイッチＤＮＩおよびＤＮ２がＭＥ抵抗器の１１定に依って再度試験される。このとき試験に合格したときには、演算増幅器を使用禁止状態にする能力が試験される。この試験はまずＳＡＯ基板のデツトマンが「開」であるかチェックすることに依って行なわれる（判断ブロック２３８６）。このチェックはマイクロプロセッサ６１０に図１２Ｄのデツトマンタイマ６４９からのｒＤ　Ｅ　Ａ　ＤＪ倍信号読み取らせることによって行なわれる。その返答がＹＥＳであると、演算増幅器６０８が使用禁止状態になる。返答がＮｏであるときには、試験を行なっている演算増幅器６０８の演算のすべてが使用禁止状態になる（ブロック２３８８）。次いでＤＡＣが「デツトマン試験電圧」、たとえば３Ｖ、を出力するように指令される（ブロック２３９０）。Ｎ０ＴＤＥＡＤ信号が再確認され（判断ブロック２３９２）。

次いでデツトマンが開でなければ試験中のチャネルに対するＱＡＴ信号が読み取られる（ブロック２３９４）。

この場合、ＳＡＯ基板の演算増幅器６０８は、すべて再使用可能状態にあり（ブロック２３９６）、またＯＡＴ電圧が十分に高いか確認される（判断ブロック２３９８）。ＯＡＴが十分に高いと（例えば「デツトマン試験電圧」レベル）、またはデツトマンが既に開状態にないときには、演算増幅器は使用禁止状態にある（ブロック２４００）。次にＯＡＴ電圧が測定される（ブロック２４０２）。その後、ＤＡＣＣがＡＴＶレベルにリセットされ（ブロック２４０２）、また演算増幅器が再使用可能となる（ブロック２４０６）。この工程後１演算増幅器を使用禁止にすることが可能かどうかを見るために。

デツトマン電圧入力からの電圧がｔｐｊ定される（判断ブロック２４０８））。

試験＃０４〜０６の場合には（判断ブロック２３５２）、図２３Ｈに電圧測定がＭＥ抵抗器の高位側で行なわれることが示されている（ブロック２４１０）。ここで。

アボートスイッチＤＮＩおよびＤＮ２を開閉する必要な工程が前述のタイムチャートに従って隣接コントローラにより処理されることが評価されるべきである。

上記の実施例の説明から理解されることは、フィールド・コンピュータ装置１２が所定のプロセス制御サイクルに従って作動することである。換言すれば、フィールド・コンピュータ装置の信号通信および処理機能はすべて２例えば１秒間隔の、信号制御サイクル内に実行される。各ネットワーク・コントローラ１６およびフィールド・コンピュータ装置のコントローラ９１〜９６用のクロック信号はすべてこのプロセス制御サイクル中に調整されてクロック信号を一定の許容誤差内に維持するが。

これらのインタフェースシステムの構成装置間の協働を容易にするために、一般に調節可能なタイムラインが与えられている。例えば１本発明の１つの形態では、同期化メツセージが新たなプロセス制御サイクルの始めにネットワーク・コントローラ１６により各フィールド・コンピュータ装置１２へ送られる。フィールド・コンピュータ装置１２は順次この２バイトのメツセージを一定の期間（例えば１．５ｍ５）探索する。ネットワーク・コントローラ１６が必要な通信経路を決定すると、コントローラは適当なデジタル出力およびアナログ出力を各フィールド・コンピュータ装置に送る。次いでコントローラ９２〜９６が前述のそれぞれ独立の裁定法を実行するために情報を交換する。しかし、ネットワーク・コントローラ１６からの通信をフィールド・コンピュータ装置が受信しないとき、またはコントローラ９２〜９６の１つが隣接コントローラからの通信かを受信しないときに於いても、これらの構成装置は適当な期間後にそれぞれのタスクの実行を開始する。その結果例えば、それ以前に与えられたＦａｉｌ−ＬａｓｔおよびＦａｉｌ−３ａｆｅ命令は前述の出力裁定法に従って実施される。

更に、動作タイムラインもまた前述のように、デジタル出力およびアナログ出力の非割り込み試験を周期的に実行させることが出来なければならない。タイムラインはまた更にシステム構成装置の試験を行なえるように構成されなければならない。例えば、利用可能なタイムスロット内でコントローラ９２〜９６の各々のＲＡＭメモリ４２を試験することが有利なこともある。この試験はある特定の値（例えば１６進数５５）をＲＡＭメモリの未使用部分の各記憶位置に書き込み１次いでメモリのこの部分の完全束を検証するために各記憶位置を読み出すことによって行なうことが出来る。次いで人出力データテーブルの１部をＲＡＭメモリのこの検証された部分に移動することも出来、またこのデータを取り出したメモリ部分を同様の方法で検証することも出来る。しかし。

別の値（例えばを１６進数ＡＡ）をこのメモリの使用部分に書き込むことが好ましい。でデータは次いで、記憶エラーのないことが決定されると、置き換えることが出来る。このようにして、ＲＡＭメモリ４２の全体を周期的に試験することが出来る。記憶エラーが発見されると。

このメモリ部分は再度試験され、および／または一般「問題」状態ピットを設定してプロセス制御コンピュータ１４にエラーの存在すことを知らせる。前述のその他のエラーがある時にも、プロセス制御コンピュータがＲＡＭメモリＵ４２中のエラーを識別する特定のエラーピットの状態を要求することも出来る。

総括的に図２４Ａ〜２７Ｍについて説明する。本発明に従って更新されたソフトウェアをダウンロードする方法について説明するために、−組のフローチャートが示されている。この点に関しては１本発明は制御中の物理的プロセスを害することなくプロセス制御インタフェースシステム１０を通して更新されたソフトウェアをダウンロードする能力を有利に提供するものである。更に詳しくは１本発明は更新されたソフトウェアまたは新規のソフトウェアを、ネットワーク・コントローラ１６の１つからインタフェースシステム内の各ブレークアウト回路２６およびインタフェースシステム内の各フィールドコンピュータに選択的に伝送せしめることが出来る。

従って１本発明による分散型プロセス制御インタフェースシステム１０の各主要構成装置に格納されているソフトウェアは、単独で更新されるかまたはグループごとに一括更新される。換言すれば、各フィールド・コンピュータ装置１２用のソフトウェアを一度に更新し、また各ブレークアウト回路２６用のソフトウェアを他の時点で更新することが有利なことがある。逆に、インタフェースシステムの更新を、ブレークアウト回路２６から始めてフィールド・コンピュータ装置１２で終わるようにすることが適当であることもある。

これらの各更新操作を、プロセス制御操作を続けている間に１行なうことの出来ることも重要である。例えば。

プロセス制御コンピュータ１４ａ〜１４ｂの１つがプロセス制御用に使用されている間に、他のプロセス制御コンピュータを切り替えて、より多くのダウンロード操作の１つを実行させることも出来る。本発明の方法とシステムの別の利点は、更新したソフトウェアのダウンロードを、同様のダウンロード操作中の複数のブレークアウト回路２６またはフィールド・コンピュータ装置１２に対して行なうことも出来る。従って１例えば各フィールドコンピュータについてダウンロード方法が有効に実行されたことが検証された時は、新規のソフトウェアを受信した各フィールド・コンピュータ装置１２内の冗長コンピュータ９２〜９６は、この同じプロセス制御サイ欠ルのソフトウェアを用いてスタートアップすることも出来る。

本発明の１つの形態に於いて、インタフェースシステムの構成装置であって、それらのシステム構成装置のいずれかが新規のソフトウェアでスタートアップすることか出来るようになる前にその新規のソフトウェアがアドレスを割り当てられたすべてのインタフェースシステム構成装置について、ダウンロード操作の実行されたことが検証されることが好ましい。換言すれば、フィールド・コンピュータ装置１２中のＬｅｆｔコントローラ９２が新規のソフトウェアを完全に正確に受け入れたことが検証されると、それらの装置は新規のソフトウェアでスタートアップする出来るようになる。そうでなければ。

すべてこれらのコントローラ９２に以前含まれていた古いソフトウェアを使用してバックアップするように指令される。この時点で、ダウンロード方法を再度試みてもよく、または新規のソフトウェアの正確であることが検証不可能であったコントローラ用のハードウェアをチェックすることも出来る。

更新されたソフトウェアがすべてのＬｅｆｔコントローラ９２について検証されると、これらのコントローラにこのソフトウェアのコピーを、各フィールド・コンピュータ装置１２中のＭｉ　ｄｄ　ｌ　ｅコントローラ９４に伝送するように指令される。この点に関して、フィールド・コンピュータ装置１２中のコントローラ９２〜９６の間の直列通信リンクにより、他のコントローラの１つまたは両方に更新されたソフトウェアのコピーを転送することが出来ることが評価されるべきである。別法として。

ＬｅｆｔコントローラとＭｉｄｄｌｅコントローラ９２〜９４が更新されたソフトウェアで操作されていると。

Ｒｆｇｈｔコントローラ９６ははこの更新されたソフトウェアのコピーをプロセス制御コンピュータ（例えばプロセス制御コンピュータ１４ｂ）から受け取ることも出来る。換言すれば、プロセス制御コンピュータ１４ａは。

そのプロセス制御操作に戻り、またプロセス制御コンピュータ１４ｂはダウンロード操作に切り替えることが出来る。

勿論１両方のプロセス制御コンピュータ１４ａ〜１４ｂは、プロセス制御の立脚点から遮断することが出来、従って、各フィールド・コンピュータ装置のＬｅｆｔコントローラ９２およびＲｉｇｈｔコントローラ９６は共に同一の更新ソフトウェアを受け取ることが出来る。いずれにしても、プロセス制御操作を行なっているプロセス制御コンピュータ１４ａ〜１４ｂの両方によって行なうことの出来る唯一のダウンロード機能は、プロセス制御コンピュータ１４ａ〜１４ｂが本発明に従うこの方法に関係する必要はないので、更新されたソフトウェアをＬｅｆｔコントローラ９２またはＲｉｇｈｔコントローラ９６のいずれかからＭｉｄｄｌｅコントローラへ転送することにある。

フィールド赤コンピュータ装置本体ｒＦｅｍｍａｉＪ２４２０の概略流れ図を示す図２４．Ａについて詳細に説明する。流れ図２４２０は、ｒＤＯＷＮＬＤＦＪビットがダウンロード・コマンドに応答して設定されていなければ（判断ブロック２４２４）、各フィールド・コンピュータ装置１２は一般に前述のプロセス制御活動を行なっていないことを示している（ブロック２４２２）。

ｒＤＯＷＮＬＤＦＪビットの設定は１図２４Ｂに示した直列ボート割り込みルーチン２４２６によって実際に実行される。この特別の使い方では、フィールド・ダウンロード・コマンドは、コマンドｒｌ１３Ｊとして簡単に識別される。Ｓ　ＯＷＮ　Ｌ　Ｄ　Ｆビットをクリアする前に（ブロック２４３０）、このビットの値は、このコントローラが新規のソフトウェアを受け取りつつあることを隣接コントローラに知らせるために隣接通信メツセージ中に、加えられる。この動作によって、隣接コントローラが更新されたソフトウェアを受け取っているコントローラをリセットしようとする試みが防止される。図２４０のフィールド通信ルーチン「ＦｃｏｍｍＪが、プロセス制御コンピュータ１４からダウンロード・コマンドを受信するために使用される。　プロセス制御コンピュータ１４がダウンロード中コマンドを発行すると、フィールド・コンピュータ装置１２は図２４Ｅ〜２４Ｇ中に示されたｒＦＩｏ　ｄｏｗｎ　ＬＤＪルーチンへ飛び越す。

ＦＩＯＤｗｕｎ　ＬＤルーチン２４３２は１本明細書中では、ダウンロードルーチンとして引用されることがある。この流れ図から明らかなように、ＦＩＯＤＯＷＮ　ＬＤルーチンに依って図２６Ｇ〜２６ｐおよび図２７Ｉ〜２７Ｍ中に示された一連のサブルーチンにメインルーチンが与えられる。これらのサブルーチンに依りフィールド・コンピュータ装置はダウンロードされたソフトウェアを受信し、このソフトウェアがフィールド・コンピュータ装置用に向けられたものであるか検証することが出来る。しかし、さらにこれらの流れ図について述べる前に、ダウンロード・コマンドの伝送について始めに検討する。

「ネットメイン」プログラムまたはルーチン２５００の概略流れ図を示す図２５Ａについて説明する。ここ１こおいて、ネットメインプログラム２５００はネットワーク・コントローラ１６用のメインプログラムを表わす。

このネットメインプログラムは１例えばｒＤｏ　Ｐｒ。

ｃｅｓｓ　ＣｏｎｔｒｏｌＪプロ・ツク２５０２で示したような通常のプロセス制御タイムラインに従う。ただし。

ネットメインプログラムの主ループ中の初期の時点で。

ダウンロード操作が要求されているかどうかが決定される（判断ブロック２５０４）。この要求は１図２５Ｂζこ示した流れ図中に設定されたｒＤＯＷＮＬＤＪビットカ（存在するかチェックすることに依って決定される。ＤＯＷＮＬＤビットが設定されると、ネットメインプログラムは１図２５Ｃ〜２５Ｈに全般的に示したＧＥＴ　Ｃ０ＤＥルーチンへ飛び越す。設定されない時には、プロセス制御コンピュータがプロセス制御管理を中止しなければ、フィールド・コンピュータ装置１２から受信したデータをプロセス制御コンピュータ１４へ転送する等の。

通常のプロセス制御機能が実行される。

その後、ＮＣ０ＭＭルーチン２５０８が実行される。

このルーチンは図２５Ｐの流れ図によって示される。この流れ図が示すようにＮＣ０ＭＭルーチンはフィールド・コンピュータ装置１２のＭ　ｉ　ｄ　ｄ　ｌ　ｅコントローラ９４に更新したソフトウェアのロードに関係している。さらに明確に言うと、ＮＣ０ＭＭルーチンはコマンドがＭｉｄｄｌｅコントローラ９４に更新したソフトウェアをロードするために入力されているか確認する（判断ブロック２５１０）。図２５８のＣＢＴＤＥＣルーチンについて以下の説明から理解出来るように、Ｍｉｄｄｌｅダウンロードに対する要求はデバッグパネル１８を介してオペレータによって人力される。Ｍ　ｉ　ｄ　ｄ　ｌ　ｅダウンロードが要求されると、特殊コマンドが図２５０に示す送信コマンドルーチン２５１４によりフィールド・コンピュータ装置のすべてにネットワーク・コントローラ（ブロック２５１２）によって下流側に送信される。Ｍ　ｉ　ｄｄｉｅコントローラ９４のすべてが一緒に更新されることが好ましい場合、適当な用途で、すべてのＭｔｄｄｌｅコントローラ９４ではなく、一部を選択することが許されることを評価されなければならない。

Ｍ　ｉ　ｄ　ｄ　１　ｅダウンロード・コマンドはプロセス制御コンピュータ１４ａ〜１４ｂの１つに接続された各ブレークアウト回路２６に包含された図２４ＤのＢＣＯＭＭルーチンによって受信および実行される。Ｂ　ＣＯＭ　Ｍルーチン２５１６によりＭ　ｉ　ｄ　ｄ　１　ｅダウンロード・コマンドは出力ポートのすべてを通り、ＦＣＯＭＭルーチン２５１８により、各フィールド・コンピュータ装置中で操作される。ＦＣＯＭＭルーチンを図２４Ｃに示す。ＦＣＯＭＭルーチン２５１８はＭｉｄｄｌｅダウンロード・コマンドをＸＲＡＭに書き込み、そのコマンドは１図２６Ｑ〜２６Ｒの５ＩＤＥ　ＬＯＡＤルーチン２５２０によって読み出される。Ｌｅｆｔコントローラ９２またはＲｉｇｈｔコントローラ９６の５ＩＤＥ　ＬＯＡＤルーチン２５２０はＭｉｄｄｌｅ：７ントローラ９４のポートアドレスを決定し、Ｍｉｄｄｌｅダウンロード・コマンドをＭ　ｉ　ｄ　ｄ　１　ｅコントローラに送信し返答を聴取する。Ｍ　ｉ　ｄ　ｄ　ｌ　ｅコントローラ９４にある図２６ＳのＮＥ　Ｉ　ＧＨＢＯＲサブルーチン２５２２はこのコマンドを受信し、コマンドを送信した隣接コントローラから受信するためにシリアルポートを設定して、そのプロセス制御タイムラインから図２４Ｅ〜２４ＧのＦＩＯＤＯＷＮ　ＬＤルーチン２５２４に飛越して、新規のソフトウェアを受信する。

その間に、ＮＣ０ＭＭルーチン２５０８は図２６Ｒ〜２６ＳのＣＨＥＣＫ　ＭＩＤルーチン２５２６を使用可能にしく図２６Ｐのブロック２５２８）、ＣＨＥＣＫ−ＭＩＤルーチンが実行される待ち時間を初期設定する。

ＣＨＥＣＫ　ＭＩＤルーチン２５２６はＬｅｆｔコントローラ９２またはＲｉｇｈｔコントローラ９６のいずれかからの更新されたソフトウェアのコピーがうま（Ｍ　１ｄｄｌｅコントローラ９４に転送されることを検証するために使用される。この場合、Ｍｉｄｄｌｅコントローラ９４は検査合計計算と比較を行ない、完了に成功すると、検査合計について送信コントローラに応答する。これらの検査合計は「排他的論理和」、「循環排他的論理和」および「コード合計」の検査合計から成る。これらの検査合計はＭ　ｉ　ｄ　ｄ　ｌ　ｅコントローラ９４に送信されたソフトウェアコードに組込まれている検査合計と比較される。送信コントローラはＭｉｄｄｌｅフントローラ９４からの検査合計を比較し、独自の検査合計に一致すれば、正常な入力通信中に、ネットワーク・コントローラに送信されるバイト中に１ビツトが設定される。

一度検査合計良好メッセージのすべてがネ・ノドワーク・コントローラ１６によって受信されると、同様の確認メツセージがネットワーク・コントローラ１６のデバッグパネル１８に表示される。デバッグパネル１８に検査合計良好メツセージを表示することにより、オペレータはＭ　ｉｄ　ｄ　ｌ　ｅコントローラ９４が新ソフトウェアで始動可能であることを知ることができる。この場合、オペレータは、デバッグパネル１８のボタンを押して図２６ＰのＮＣ０ＭＭルーチン２５０８を経由して各フィールド中コンピュータ装ｒｉ１１２に「トランスプラント」コマンドを送信することが出来る。しかし、すでに検査合計エラーが検出されていると、「コールドフィート」コマンドは自動的にＮＣ０ＭＭルーチン２５０８を通してフィールド・コンピュータ装置のすべてに送信される。コールドフィートコマンドは、古いまたは前のソフトウェアを使って、Ｍｉｄｄｌｅコントローラ９４を始動させる（すなわちリセットされる）。この効果への適切なメツセージはまたデバッグパネル１８に表示される。

共通のボタンデコーダｒＣＢＴＤＥＣＪルーチン２５２８の関連部分を図２５Ｂに示す。ＣＢＴＤＥＣルーチン２５２８は好ましくはデバッグパネルを含む各インタフェースシステムの構成装置、（すなわち、ネットワーク・コントローラ１６．ブレークアウト・サーキット２６とフィールド・コンピュータ装置１２）に含まれる点で共通であるとみなされる。このため、ＣＢＴＤＥＣルーチン２５２８にはこの構成装置がリストに挙げた各機能に対するネットワーク・コントローラ１６であるがどうかについての決定が含まれている（例えば１判断ブロック２５３０）。ＣＢＴＤＥＣルーチンで識別される機能はそれぞれ特定のダウンロード操作に関係している。

ｅコントローラ９４へのダウンロードを開始するために使用される。判断ブロック２５３２が示すように、インタフェースシステム１ｏによれば、ＬｅｆｔまたはＲｉｇｈｔコントローラの少なくとも１つが更新したソフトウェアの受信に成功した後では、Ｍｉｄｄｌｅダウンロード・コマンドを送信することができるのみである。オペレータが一度適当なデバッグパネルボタンを押すと。

ＭＩＤ　ＬＯＡＤビットが設定される（ブロック２５３４）。このとき１つ以上のメツセージをデバッグパネルに「ローディングＭｉｄｄｌｅフィールド１１０」などと表示されることもできる（表示ブロック２５３６）。

機能ＩＤは新しいソフトウェアコードがアドレス指定された構成装置のすべてに、コールドフィートコマンドを送信するために使用される。この場合、ダウンロードされたソフトウェアコードは無視され、構成装置は古いソフトウェアコードで始動する。

同様に機能ＩＣはオペレータがトランスプラント・コマンドを新しいソフトウェアコードがアドレス指定されたすべてのデバイスに送信できるようにするために使用される。トランスプラント・コマンドはまたネットワーク・コントローラ１６がプロセス制御タイムラインを実行しているときには、Ｍｉｄｄｌｅコントローラ９４を新しいソフトウェアコードで始動するために、ＮＣ０ＭＭルーチン２５０８によって送信できる。このコマンドがいったん受信されると１図２６ＤのＲＥＰＲＯＧルーチン２５３８が実行される。ＲＥＰＲＯＧルーチン２５３８は新たにダウンロードされたソフトウェアをデータメモリから（例えばＸＲＡＭ）プログラムメモリにコピーする。ＣＢＴＤＥＣルーチン２５２８は、検査合計の検証によりエラーの存在が示されているときには、トランスプラント・コマンドを送信できないことに注目しなければならない。（判断ブロック２５４０）機能ＩＢは新しいソフトウェアをプロセス制御コンピュータ１４ａ〜１４ｂの１つがらネットワーク・コントローラ１６に内蔵されたＸＲＡＭ回路に転送するために使用される。機能ＩＢを選択することよりコマンドコードｒｌ　１３Ｊはネットワーク・コントローラ１６から送信される。この場合１判断ブロック２５４２はこのプロセス制御コンピュータが現在プロセス制御用に使用されているときには、この機能が実行されないことを示す。

新しいソフトウェアコードを受信する下流側のデバイスまたはインタフェースシステムはブレークアウト回路２６の「始動と停止」スイッチから決定される。ブレーク続するか未知であるため、そのオプションが選択される場合２　これらのデバイスのすべてがブレークアウト回路を目的とした新しいコードを受信することが好ましい。

この場合、好ましい方法は、受信デバイスが新しいソフトウェアコードを使用するべきがどうがを決定するために、新しい「オーバーヘッド」ソフトウェアコードが。

下流側で使用可能な組み込みプログラムＩＤをもつようにすることである。ネットワーク・コントローラ１６は初めにどのデバイスがコールからプロセス制御コンピュータまでの下流側で接続されているかわかっているが。

どのデバイスが現在接続されているかを決定するために。

ダウンロード操作の前に、ネットワーク・コントローラ１６が光フアイバネットワークをポーリングできることを評価しなければならない。

ダウンロードしたブレークアウトの回路ソフトウェアコードとフィールド・コンピュータ装置のソフトウェアフードの検証は光フアイバネットワークの公知のフィールド・コンピュータ装置ｉ！ｆ１２をポーリングすることによりネットワーク・コントローラ１６に於て完了する。この点に関しては、各ブレークアウト回路が、このソフトウェアをブレークアウト回路に接続されているデバイスに送信する前に、受信される新しいブレークアウト回路ソフトウェアを検証するのが好ましいことに注目しなけ回路２６ｆが完全または正確な送信を受けていないことを検出したときは、このソフトウェアはブレークアウト回路２６ｇに送信されない。本発明の１つの形態では。

ブレークアウト回路にはこのソフトウェアを検査するための十分なフリーメモリを持っていないために、新しいフィールド・コンピュータ装置ソフトウェアの正精度を検証するようには意図されていない。さらに詳しくは。

新しいブレークアウト回路ソフトウェアは単一送信（例えば３２Ｋ）を必要とするだけなのに対し、新フィールド°コンピュータ装置ソフトウェアは２つのパケットで送信される（例えば各３２Ｋ）。しかし、ブレークアウト回路２６の記憶容量は適切な用途では増加できることは理解されなければならない。

ネットワーク・コントローラ１６は公知のフィールド・コンピュータ装置１２のすべてから、送信したプログラムの検査合計と一致する検査合計を受信すると、デバッグパネル１８のメツセージプロンプトにより、新しいソフトウェアコードで始動するか、または古いソフトウェアコードで始動するかをオペレータに選択させる。しかし、公知のフィールド・コンピュータ装置１２のいずれかから検査合計メツセージを要求している時に、ネットワーク・コントローラ１６が検査合計不良またはタイムアウトを受信すると、これらのデバイスのすべてに自動的に古いソフトウェアで始動させるためのコールドフィートコマンドコードが送信される。実際に、公知のフィールド・コンピュータ装置１２のすべてが良好な検査合計メツセージを送信したとしても、オペレータが所定タイムアウト期間内でプロンプトされた選択に応答しないときには、インタフェースシステムが自動的に古いソフトウェアで始動することが好ましい。いずれにしても。

タイムアウトタイマーが検証処理の間に終了すると、ダウンロード操作は自動的にデバッグパネル１８に表示された「タイム−アウト」メツセージで終了する。

一度ＤＯＷＮＬＤビットがＣＲＴＤＥＣルーチン２５２８（ブロック２５４４）の機能ＩＢによって設定されると、このビットは図２５Ａのネットメインルーチン２５００によって検出される。このため順次ネット・ワークコントローラ１６が図２５Ｃ〜２５ＥのＧＥＴ−Ｃ０ＤＥルーチン２５０６にジャンプする。ＧＥＴ−ＣＯＤＥルーチン２５０６はどのデバイスがソフトウェア更新用に選択されるかを検出し、それに応じて反応する。判断ブロック２５４６に示されているように、フィールド・コンピュータ装置１２のＭ　ｉ　ｄ　ｄ　Ｉ　ｅコントローラ９４はＧＥＴ　Ｃ０ＤＥルーチン２５０６を通ってダウンロードできる。しかし、この方法はプロセス制御コンピュータ１４ａ〜１４ｂの両方がプロセス制御操作に関して「ダウン」である時にのみ、実行される。この場合。

ＧＥＴ　Ｃ０ＤＥルーチンは図２５Ｈに示すＪＵＭＰＯＵＴルーチン２５４８を呼出す。ＪＵＭＰＯＵＴルーチン２５４８は連続したダウンロード・コマンドを１秒間のバーストでネットワーク１６のメインボートから送信する。これらの連続ダウンロード・コマンドによってブレークアウト回路２６および／またはフィールド・コンピュータ装置！１２の一方がプロセス制御タイムラインからジャンプし、さらに上流側で命令を探索する厳しい受信ループに（タイムアウトタイマーが作動状態で）加わる。この時点から、ダウンロードと検証処理が自動的に行なわれる。

Ｍ　ｉ　ｄ　ｄ　ｌ　ｅコントローラ９４がこの時点でダウンロ−−ド処理と関係しない場合には、・ネット・ワーク・コントローラはプロセス制御コンピュータ１４から新しいソフトウェアを受信する。本発明の１つの形態では、このソフトウェアは下記の４ブロツク、または４パケツトで送信することがか好ましい。

：　（１）ネットワークソフトウェア（例えば３２Ｋ）（２）ブレークアウト回路ソフトウェア（例えば３２Ｋ）および（３）フィールドゆコンピュータ装置ソフトウェア（例えば各３２にのパス２回）。この場合、ｒＷｈｉｃｈ　０ｎｅＪ読取りブロック２５５０はこれらのソフトウェア転送について番号（１）、（２）および（３）で示されている。フィールド・コンピュータ装置ソフトウェアは送信またはパスを２回必要とするので１判断ブロック２５５２はネットワーク・コントローラ１６が番号（３）の第２のパスを受信しているかどうかを確認することを指示する。何らかの別の番号が検出されると、転送要求は不良選択（判断ブロック２５５４）とみなされ、ネットワーク・コントローラ１６はネットメインルーチンに戻る（ブロック２５５６）。

ソフトウェア転送要求が受け入れ可能である場合、ネットワーク・コントローラは、転送中のソフトウェアがネットワーク・コントローラ・ソフトウェアであるかどうかを決定する（判断ブロック２５５８）。ソフトウェアがネットワーク・コントローラ・ソフトウェアでないと、空の°ＭＴ”であることを確認するためにＦ２Ｏ表を検査する（図２５Ｄの判断ブロック２５６０）。この場合、用語ＦＩＯはフィールド人力／出力を表わし、フィールド・コンピュータ装置の簡単な別の表現である。

Ｆ２Ｏ表が空でないか、もしくはソフトウェアがネ・ノドワーク・ソフトウェアである場合には、ネットワーク・コントローラ１６はソフトウェアの次の３２にノくケ・ノドを要求する（ブロック２５６２）。ネットワーク・コントローラ１６は２次に、プロセス制御コンピュータ１４からの次のコマンド・コードを探す（ブロック２５６４）。コマンド・コードは図２５Ｇに示すように２ノ（イトで受信される。

これがＦＩＯソフトウェア用の第２回目のパスでない場合には（判断ブロック２５６６）、検査合計はＸＲＡＭに記憶される（ブロック２５６８）。この時点で、ネットワーク・コントローラ１６はこのソフトウェアがＦ１０ソフトウェアであることを確認しく判断ブロック２５７０）、　ソフトウェアがＦＩＯソフトウェアでないときには送信の精度を検証する（ブロック２５７２）。この場合１図２５０は検証ルーチン２５７２の流れ図である。検査合計がソフトウェアに組み込まれた検査合計と一致しなかったときには（判断ブロック２５７４）、デバッグ・パネル１８に″検査合計不良“のメツセージが表示され、ネットワーク・コントローラ１６は末端の。

旧゛プログラムに戻る（ブロック２５７６）。

検査合計が転送ソフトウェア内に組み込まれたものと一致したときには、ネットワーク・コントローラ１６はこのパケットがネットワーク・コントローラ・ソフトウェアであるかどうかを確認する（判断プロ・ツク２５７８）。ソフトウェアがネットワーク・コントローラでないと。

ネットワーク・コントローラ１６は図２５Ｈのジャンプアウト・ルーチン２５４８を呼び出して、下流側のデノ（イスを受信ループ内に入れる（ブロック２５８０）。ネットワーク・コントローラはついで次のソフトウェア転送を要求する（ブロック２５８２）。ネ・ノドワーク・コントローラ１６は次に受信したソフトウェアがＦＩＯソフトウェアであるかどうかを確認する（判断ブロック２５８４）。そのソフトウェアがＦＩＯソフトウェアであると、第１回目のバスであるか第２回目バスであるかを検査する（判断ブロック２５８６）。第１バスであると々には、ネットワーク・コントローラ１６は”Ｗｈｉｃｈ　Ｏｎｅ”番号を（４）にバンブして第２バスを設定する（ブロック２５８８）。第２バスであるときには。

ネットワーク・コントローラは図２５に〜２５Ｎのダウンロード・プログラム検証ルーチン２５９０を呼び出す。

ダウンロード・プログラム検証ルーチン２５９０が旧プログラムのブロックへ復帰して終了しなかった場合にはメツセージをデバッグパネル１８に表示して（ブロック２５９２）、オペレータが新しいプログラム（ブロック２５９４）を実行するかもしくは旧プログラムへ復帰（ブロック２５９６）するかを選択できるようにする。

図２５１は新プログラム・ルーチン２５９４を示し。

図２５Ｊは旧プログラム・ルーチン２５９６を示す。この点について、新プログラム・ルーチン２５９４は図２６Ｄ〜２６Ｆの再プログラム・ルーチン２５３８を呼び出すことに注目すべきである。図２５Ｈに示すように。

新プログラム・ルーチン２５９４は図２５Ｂの機能ＩＣの選択に応答して実行される。この場合１機能ＩＣが選択されるとネットワーク・コントローラ１６からコマンド・コード”１１４“が転送される。図２５Ｅもまた旧プログラム・ルーチン２５９６が図２５Ｂの機能ＩＤの選択に応答して実行されることを示している。機能ＩＤが選択されるとネットワーク・コントローラ１６がらコマンド・コード”１１５”が転送される。ダウンロード・プログラム検証ルーチン２５９ｏは図２５Ｆに示すようにゲット・ワン・ルーチン２５９８を呼び出す。ゲット・ワン・ルーチン２５９８は１例えば１秒間のタイムアウト等のために、相対的に大きい遅延を提供する方法である。図２５Ｆに示すように、ゲット・ワン・ルーチンは数個のカウンタの数値の減分を制御する（例えば、ブロック２６００）。

　ブレークアウト回路２６のダウンロード・プロセスに戻ると１図２４ＤのＢＣＯＭＭルーチン２５１６は１図２５Ｔ〜２５Ｕのブレークアウトダウンロード・ルーチン２６ｏ２を呼び出す。図２５Ｔ〜２５Ｕに示すように、ブレークアウト・ダウンロードルーチン２６０２は図２５２のジャンプアウト・ルーチン２６０４．図２７ＤのＲｃｖ　Ｉｎ１ｔルーチンおよび図２５Ｙのゲット　ワン・ルーチン２６０８などの。

各種のサブルーチンを呼び出す。ブレークアウト・ダウンロード・ルーチン２６ｏ２はまた。ネットワーク・コントローラ１６によりプロセス制御コンピュータ１４がら受信した各種コマンドに応答する。例えば、ブレークアウト・ダウンロード・ルーチン２６ｏ２は、コマンド１１８に応答して１図２５Ｖ〜２５Ｗの検査合計サブルーチン２６１０を呼び出す。コマンド１１８は、送信デバイスからの要求で、転送ソフトウェアで受信した検査合計を受信デバイスに返送する。これにより、送信デバイスはこれらの検査合計と自己のプログラムの記憶内に組み込まれた検査合計とを比較することができる。同様に、ブレークアウト・ダウンロード・ルーチン２６０２は、コマンド１２２に応答して１図２６Ａ〜２６Ｂの受信サブルーチン２６１２を呼び出す。次いで受信サブルーチン２６１２は図２５Ｘのダウンロード・サブルーチン２６１４を呼び出す。ブレークアウト・ダウンロード・ルーチン２６０４はまたコマンドコードをダウンストリーム側のデバイスにバスする図２６Ｃのチルオール・サブルーチン２６１６を呼び出す。

ソフトウェアがブレークアウト回路ソフトウェアであると判別すると（判断ブロック２６１８）、ブレークアウト・ダウンロード・ルーチン２６０２は図２５０の検証ルーチンＶＸＲＡＭ２５７２を呼び出す。検査合計が正しいと（判断ブロック２６２０）、図２６Ｄのりプログラム・ルーチン２５３８を実行する。さもなければ。

不良合計メツセージを表示して（ブロック２６２２）。

ブレークアウト回路は最終的にタイムアウトを実施して既存ソフトウェアに戻る。図２５０はまたブレークアウト・ダウンロード・ルーチン２６０２は、既存ソフトウェア・コード上での開始に使用するコマンド１１５にも応答することを示している（ブロック２６２４）。この場合、チルオール・サブルーチン２６１６がこのコマンドをダウンストリーム側にバスするために呼び出され。

ブレークアウト回路２６のメイン・プログラムヘジャンプする（ブロック２６２６）。

図２４Ｅ〜２４Ｇについて再び説明する。ＦＩＯダウンロード・ルーチン２５２４には１図２５Ｔ〜２５Ｕのブレークアウト・ダウンロード・ルーチン２６０２との類似点が多いことが評価される。従って２例えば、ＦｌＯダウンロード・ルーチン２５２４は、コマンド１２２に応答して図２６Ｇの受信ルーチン２５２４を呼び出す。

さらに、コマンド１１４は、フィールド・コンピュータ装置１２にダウンロード・コードがＦＩＯソフトウェアかどうかを判別せしめる（判断ブロック２６２８）。受信したソフトウェアがＦＩＯソフトウェアでない場合には１図２７Ｉの旧プログラム・サブルーチン２６３０を呼び出す。さもなければ１図２５０の検証ルーチン２５７２を呼び出す。

ＦＩＯダウンロード・ルーチン２５２４が、コマンド１２３に応答して、隣接サブルーチンを呼び出すこともまた評価されるべきである。隣接サブルーチン２６３２を図２６に〜２６Ｊに示す。隣接サブルーチン２６３２は、１つのコントローラ１００から同じフィールド・コンピュータ装置１２内の両隣接コントローラに新ソフトウェアを転送するために使用される。この場合、隣接サブルーチン２６３２は２ｗＲ接ｌコントローラにおいてシリアルポートを指示しくブロック７６３４）、　コマンドコード１１３信号のバーストが送信されて隣接コントローラをそのプロセス制御タイムラインから出す（ブロック２６３６）。次に隣接２コントローラにおけるシリアルポートを指示しくブロック２６３８）、コマンドコード１１３信号がこのコントローラに送信される（ブロック２６４０）。使用可能データ・モード・コマンド、コード１２２もまたこれらのコントローラに送信される。

コマンド・コード１２２を受信すると、隣接コントローラは受信サブルーチン２５２４にブランチし１次いで検証ルーチン２５７２により検査合計試験を行なう。

図２４Ｇはまた。ＦＩＯダウンロード・ルーチン２５２４がコマンドコード１２４を確認することを示している（判断ブロック２６４２）。このコマンドコードは。

新ソフトウェアを受信した隣接コントローラに対する要求であって、検査合計を送信コントローラに送り返す。

この場合、隣接コントローラがコマンドコード１２４を転送する前に隣接コントローラがソフトウェアを受信し検証するのに十分な時間待つことに注目すべきである。

検査合計が送信コントローラのプログラム内に組み込マれた検査合計に一致したときには、他の隣接コントローラについてこの処理を縁り返す。検査合計が一致しなかつたときは、送信コントローラがそのメイン・プログラムの開始点にジャンプしてダウンロード処理を終了する。

マイサイド受信ルーチン２６４４の流れ図である図２６Ｖについて説明する。フィールド・コンピュータ装置１２のプログラムがＲＡＭ内に記憶されているので、マイサイド受信ルーチン２６４４は、フィールド・コンピュータ装Ｗ内に設置されたばかりのコントローラ１００内ににオーバヘッド・ソフトウェアをロードするために使われる。マイサイド受信ルーチン２６４４はプログラム・ソースを探すことから始める。この場合、新しいコントローラは自己の隣接１コントローラを指示しくブロック２６４６）、次に図２６Ｗの隣接サブルーチン２６４８を呼び出す。隣接サブルーチン２６４８はコマンドコード１２０信号をこの隣接コントローラに送信しくブロック２６５０）、次いで、コマンドコーＦ１２１信号応答を待つ（ブロック２６５２）。設定したタイムアウト時間内に新コントローラが期待応答を受信しないときは、隣接２コントローラでこの処理を繰り返す（ブロック２６５４）。また１期待応答を受信しないときは、新しいコントローラは、インターフェース・ネットワークからそのプログラム・ソフトウェアを受信するために。

メイン・シリアルポートを指示する（ブロック２６５６）。新コントローラはそのメインボートを指示しているときにコマンドコード１１３を検出すると、Ｆ！０ダウンロード・ルーチン２５２４にジャンプして上記説明のようにそのソフトウェアを受信する。

新コントローラが期待コマンドコード１２１を受信しないときには１図２６Ｘ〜２６Ｙのコマン：Ｊ・サブルーチンを呼び出してオーバヘッド・ソフトウェアを受信する。図２６Ｑ　〜２６Ｒのモジュール５ｉｄｅ　Ｌｏａｄ内の隣接コントローラは、コマンドコード１２０を受信すると、この要求を送信してきたポートのアドレスを記憶シ、コマンドコード１２１を返答し、このコマンドコードをＸＲＡＭ内のＤＯＷＮバイトに書き込む。５ｉｄｅ　Ｌｏａｄルーチンの次の呼び出しで、送信隣接コントローラが、新コントローラにコマンドコード１２２を送信してこのコントローラをデータ受信モードに置き。

自己のプログラム記憶ＰＲＡＭがらのプログラム記憶１ブロツクを送信する。このプログラム転送方法においては、新ソフトウェアを受信コントローラのプログラム記憶に直接書き込み、プログラムを実行開始するまで検証は行なわない。転送に失敗した場合にはマイサイド受信ルーチン全体を再度繰り返す。

本発明を図を用いて説明してきた。これに関しては。

当業者は前記開示内容を知ったならば本発明の精神から逸脱することなくして１本明細書に説明した特定の実施例に変更を加え得ることは明らがである。ががる変更は。

添付の特許請求事項の範囲および精神によってのみ制限される本発明の範囲内にあるものとみなす。

要約書分散形３重冗長入出カフイールド・コンピュータ装置（１２）のネットワークを有するプロセス制御インターフェース・システム（１０）。本システムには複数の独立型の遠隔配置された３重冗長フィールド・コンピュータ装置（１２）が含まれており、これらの装置は少なくとも２つの同時能動通信チャネル（４６，４８）を有する双方向通信ネットワークを介して、意志決定冗長プロセス制御コンピュータ（１４）に接続されている。

フィールド・コンピュータ装置はそれぞれ、入力信号および出力信号の両方を裁定するための、少なくとも３台の冗長フィールド・コンピュータ（９２，９４，９６）を１組含んでいる。フィールド・コンピュータ装置はまた。物理的プロセスの操作に影響を及ぼすデバイス（８４，８６）に送信される各出力信号用の個別アボート回路を含んでいる。これらのアボート回路は多数決手続きにより、３台の各冗長フィールド・コンピュータにより。

それぞれ個別に裁定された出力値信号を有効に実行する。

ＦＩＧ、３ＦＩＧ、４＋、）６Ｖ　Ｏ／ｌと特殊入力ＭＵＸ −二一二＝−＝　巳Ｐ。

ＦＩＧ、７ＤＦＩＧ、７Ｆ　ＦＩＧ、７ＧＦＩＧ、７ＥＦＩＧ、７Ｍ ′ｐ・テェニ＝＝、コＤ。

二ｘｘ　、已Ｅ。

ＦＩＧ、８ＦＦＩＧ、８ＧＦＩＧ、８ＨＦＩＧ、８ＫＦＩＧ、８１　ＦＩＧ、８ＭＦＩＧ、８Ｎ　ＦＩＧ、８ＱＦＩＧ、８Ｐへ　へ　へ　へ　へ　〜％　蛸　％　％　嶋　嶋ＦＩＧ、１７ＤＦＩＧ、１７ＦＦＩＧ、１８ＢＦＩＧ、１８Ｅ　ＦＩＧ、１８Ｅ特表千７−５０７８８９　（８９）ＦＩＧ、１８Ｇ特表千７−５０７８８９　（９０ンＦＩＧ、１８０ＦＩＧ、１８ＲＦＩＧ、１８ＴＦＩＧ、１９ＤＦＩＧ、１９ＦＦＩＧ、１９ＪＦＩＧ、１９にＦＩＧ、１９ＭＦＩＧ、２ＯＡＦＩＧ、２ＯＦＦＩＧ、２０ＪＦＩＧ、２０Ｋ　ＦＩＧ、２ＯＬＦＩＧ、２ＯＮ特表千７−５０７８８９　（９８）ＦＩＧ、２０ＶＦＩＧ、２１　ＢＦｆＧ、２１　ＮＦＩＧ、２１　ＰＦＩＧ、２２ＥＦＩＧ、２２ＩＦＩＧ、２２ＪＦＩＧ、２２ＭＦＩＧ、２２０ＦＩＧ、２２ＲＦＩＧ、２３ＡＦＩＧ、２３ＢＦＩＧ、２３ＧＦＩＧ、２３ＨＦＩＧ、２３ＩＦＩＧ、２４Ｃ −−−−−・１−− ＦＩＧ、２４ＦＦＩＧ、２４ＧＦＩＧ、２５ＥＦＩＧ、２５ＪＦＩＧ、２５ＬＦＩＧ、２５ＭＦＩＧ、２５ＮＦＩＧ、２５ＳＦＩＧ、２５ＴＢＲＫ　ＤＯＷＮ　ＬＤ／ＣＨＥＣＫ　ＳＬＩＭＳＦＩＧ、２５ＶＦＩＧ、２５ＺＦＩＧ、２６Ｃ再プログラムｌブロックを読みとるＦＩＧ、２６Ｅ再プログラムｌブロックを書き込むＦＩＧ、２６ＦＦＩＧ、２６にＦＩＧ、２６ＭＦＩＯダウンロードｌ新プログラム／ＬＪＭＰ再プログラムＦＩＧ、２６ＮＦＩＯダウンロード／新プログラムルＪＭＰ再プログラム／ブロックツクトＦＩＧ、２６０再プログラム！ブロック書き込みＦＩＧ、２６ＰＦＩＧ、２６Ｓサイドロードｌブロックを送信ＦＩＧ、２６ＴＦＩＧ、２６ＵＦＩＧ、２６ＶＦＩＧ、２６ＹＦＩＧ、２６ＺマイサイドＲＣＶ／メイン　コードを得るｌＲＡＭをクリアＦＩＧ、２７Ａ　ＦＩＧ、２７Ｃ平成　７　年　４　月−日特　許　庁　長　官　殿ｌ　事件の表示ＰＣＴ／ＵＳ　９３１０２２５３平成　５年特許願第５１７４６０号２　発明の名称３　補正をする者事件との関係　特許出願人ザ、ダウ、ケミカル、カンパニー５　補正命令の日付フロントページの続き（８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＥ、ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＰＴ、ＳＥ）、０Ａ（ＢＦ、ＢＪ、ＣＦ、ＣＧ、　ＣＩ、　ＣＭ、　ＧＡ、　ＧＮ、　ＭＬ、　ＭＲ，ＳＮ、　ＴＤ。

ＴＧ）、　ＡＴ、　ＡＵ、　ＢＢ、　ＢＧ、　ＢＲ，ＣＡ、　ＣＨ。

ＣＺ、ＤＥ、ＤＫ、ＥＳ、ＦＩ、ＧＢ、ＨＵ、ＪＰ、ＫＰ、　ＫＲ，ＫＺ、　ＬＫ、　ＬＵ、　ＭＧ、　ＭＮ、　ＭＷ、　ＮＬ、Ｎｏ、ＮＺ、ＰＬ、ＰＴ、Ｒ○ 、　ＲＵ、　ＳＤ、　ＳＥ。

ＳＫ、ＵＡ（７２）発明者　グレイ、ティモジ−ジェイ。

アメリカ合衆国ミシガン州、サジノー、プランテーション、６６１（７２）発明者　ゴードロー、ディージ　ダブリュ。

アメリカ合衆国ミシガン州、ミドランド、スタージョン、クリーク、パークウェイ、（７２）発明者　ホゼスカ、ロバート　ジェイ。

アメリカ合衆国ミシガン州、サジノー、ビーン、ストリート、２３１９（７２）発明者　グリーンウィス、ドナルド　ジェイ。

アメリカ合衆国ミシガン州、ミドランド、バーリントン、２２０１（７２）発明者　カビット、グレゴリ−ジエイ。

アメリカ合衆国ミシガン州、フリーランド、ロックスリー、レイン、８８５６（７２）発明者　シーハン、ジョセフ　ジュニア。

アメリカ合衆国ミシガン州、ミドランド、ベリー、コート、５６１３（７２）発明者　トーマス、ローウェル　ブイ。

アメリカ合衆国テキサス用、レイク、ジャクソン、アーモンド、ドライブ、２２５

Claims

【特許請求の範囲】１．物理的プロセスに影響を及ぼすプロセス制御の決定を行なうプロセス・コンピュータ手段（１４）を有するプロセス制御システムにおいて，分散形インターフェース・システム（１０）が，少なくとも２つの能動双方向通信チャネル（４６，４８）を有する通信ネットワークを介して，前記コンピュータ手段に接続された，復数の独立型の遠隔配置された３重冗長コンピュータ装置（１２）であって，前記３重冗長コンピュータ装置がそれぞれ，前記物理的プロセスと組み合わせたセンサから，生のアナログ入力信号とディジタル入力信号とを受信するための手段（２００）と，前記の各入力信号を裁定するための手段（９２，９４，９６）と，前記裁定入力信号を前記ネットワークを介して前記プロセス・コンピュータ手段に送信するための手段（９０２）と，前記プロセス・コンピュータ手段から出力値信号を受信するための手段（９００）と，前記プロセス・コンピュータ手段から受信した前記出力値信号を，個別に冗長裁定するための手段（９２，９４，９６）と，前記物理的プロセスと関連する装置（８４，８６）に接続された１組の個別アボート回路（５１０，６０６）を介して，前記の各裁定出力値信号を処理するための手段（５００，６００）とを含むことを特徴とするシステム。２．請求項１記載のプロセス制御システムであって，前記出力値信号を裁定するための前記手段が，ソフトウエアにより選択可能な複数のデフォルト条件を含むことを特徴とするプロセス制御システム。３．請求項１記載のプロセス制御システムであって，前記ネットワークが前記の各通信チャネルについて，少なくとも１つの信号分配レベルにある通信信号フローの方向を，個別に変える制御装置を含むことを特徴とするプロセス制御システム。４．請求項３記載のプロセス制御システムであって，前記ネットワークが，前記プロセス・コンピュータ手段と前記の各３重冗長コンピュータ装置との間の，双方向シリアル通信の方向を指示するための，複数の相互接続されたブレークアウト回路を含むことを特徴とするプロセス制御システム。５．請求項４記載のプロセス制御システムであって，前記第１のブレークアウト回路が，前記プロセス・コンピュータ手段から前記プロセス・コンピュータ手段に接続されて，前記３重冗長コンピュータ装置の所定のグループに対して通信を行ない，また複数の第２のブレークアウト回路が，前記第１のブレークアウト回路に接続されて特定の３重冗長コンピュータ装置に対して通信を行ない，前記第２の各ブレークアウト回路が複数の前記３重冗長コンピュータ装置に接続されていることを特徴とするプロセス制御システム。６．請求項５記載のプロセス制御システムであって，前記の各ブレークアウト回路が，前記ブレークアウト回路の何れかを第１または第２のブレークアウト回路として構成せしめることを可能とするための手段を含むことを特徴とするプロセス制御システム。７．請求項６記載のプロセス制御システムであって，前記の各ブレークアウト回路が，前記ブレークアウト回路の何れかを所定の信号長で受信信号を反復可能とするための手段を含むことを特徴とするプロセス制御システム。８．請求項１記載のプロセス制御システムであって，前記ネットワークが，前記プロセス・コンピュータ手段から複数の前記３重冗長コンピュータ手段へ前記ネットワークを介して，更新されたソフトウエアを同報通信ダウンロードするための手段を含むことを特徴とするプロセス制御システム。９．請求項３記載のプロセス制御システムであって，前記の各通信チャネルが，前記ネットワーク用の第１の信号分配レベルに於いて，前記プロセス・コンピュータ手段に接続された物理的な光ファイバーリングを形成することを特徴とするプロセス制御システム。１０．請求項１記載のプロセス制御システムであって，前記３重冗長コンピュータ装置が３台の冗長コンピュータを含んでおり，また個別のアボート回路が前記の各冗長コンピュータからの各裁定された出力値用に投げられており，特定の裁定出力値信号用のその３つのアボート回路からの出力が，一括連結されて前記物理的プロセスと関連したデバイスに共通の出力を提供することを特徴とするプロセス制御システム。１１．１組の少なくとも３台の冗長コンピュータ（９２，９４，９６）を有するフィールド・コンピュータ（１２）であって，前記冗長コンピュータと関連し，前記フィールド・コンピュータの各入力チャネルおよび出力チャネルに対するアナログおよびディジタル入力信号を受信し，それぞれ別個に裁定するための手段（１０００，１１００）と，前記の各冗長コンピュータからのそれぞれ個別に裁定された出力信号を，前記の各出力チャネルと関連する１組の出力回路（５００，６００）に依り処理するための手段であって，前記の各出力回路が前記冗長コンピュータの１台から，前記出力回路に接続されたプロセス制御デバイス（８４，８６）へのフィールド出力値信号の送信を防止するためのアボート手段（５１０，６０６）を有することを特徴とするフィールド・コンピュータ。１２．請求項１１記載のフィールド・コンピュータであって，前記冗長コンピュータのいづれか２台が，残りの冗長コンピュータをリセット状態に保持せしめることを可能とするための前記の各冗長コンピュータ間に，専用の相互隣接通信手段を含んでいることを特徴とするフィールド・コンピュータ。１３．請求項１１記載のフィールド・コンピュータであって，前記の各冗長コンピュータが，１台のコンピュータ・プロセッサと，複数のアナログ信号源およびディジタル信号源からのシリアル入力信号を，前記コンピュータ・プロセッサが単一の導線を通して受信できるようにするための，シリアル入力回路手段とを含んでおり，前記シリアル入力信号が前記の別の各冗長コンピュータからの個別の隣接信号を含んでいることを特徴とするフィールド・コンピュータ。１４．請求項１１記載のフィールド・コンピュータであって，前記の各出力回路が，前記の各出力チャネル用の個別のアボート回路を含んでおり，特定の出力チャネルの前記の各個別アボート回路用の出力導線を一括接続することにより，少なくとも３つの個別アボート回路を１組として各プロセス制御デバイスに設けることを特徴とするフィールド・コンピュータ。１５．請求項１１記載のフィールド・コンピュータであって，前記裁定手段が，ソフトウエアにより選択可能な複数の入出力デフォルト条件を含むことを特徴とするフィールド・コンピュータ。１６．請求項１４記載のフィールド・コンピュータであって，前記の各冗長コンピュータが出力信号値を，前記の各出力チャネル用の前記１組のアボート回路中の，前記の１つのアボート回路に送信し，前記の各冗長コンピュータが，また前記の各出力チャネル用の前記１組のアボート回路中の，残りのアボート回路に個別のアボート信号値を送信することを特徴とするフィールド・コンピュータ。１７．請求項１１記載のフィールド・コンピュータであって，さらに，前記の各冗長コンピュータと前記アボート回路の１つとの間に設置された少なくとも１つのアナログ出力回路を含んでおり，前記の各アナログ出力回路が裁定されたアナログ出力信号を，自己調整手段によって別個に決定される方法により，冗長コンピュータの命令する前記アナログ出力回路用の，所要の出力レベルに到達せしめるための自己調整手段を有していることを特徴とするフィールド・コンピュータ。１８．請求項１１記載のフィールド・コンピュータであって，さらに，前記の各冗長コンピュータ用の少なくとも１つのアナログ入力回路を含んでおり，前記アナログ入力回路が，所定の期間の間複数の異なる入力パルス信号を報告するための選択可能なモード手段を有しており，前記の選択可能なモード手段がパルスカウントを報告するための第１のモードと，平均周波数値を報告するための第２のモードとを含むことを特徴とするフィールド・コンピュータ。１９．請求項１１記載のフィールド・コンピュータにおいて，前記の各出力回路が，前記冗長コンピュータによる前記出力回路の非干渉試験を実行せしめるための手段を含むことを特徴とするフィールド・コンピュータ。２０．少なくとも３台の冗長コンピュータ（９２，９４，９６）を有するフィールド・コンピュータ・システムからアナログ・デバイス（８６）を制御する方法であって，前記の各冗長コンピュータにアナログ出力回路（６００）を設けて，その出力信号を前記アナログ・デバイスの共通制御出力に結合させる工程と，前記の各アナログ出力回路において，前記アナログ・デバイスに送信された前記アナログ出力回路の合計出力が，前記アナログ・デバイスヘの制御入力のアナログ・レベルから所定の限界まで偏位しているかどうかを，独立して決定する工程と，斯かる偏位により，前記アナログ回路の出力が，アナログ・デバイスヘの制御入力に与えられるアナログ・レベルに寄与することができないレベルに個別に設定されていることを，前記の各アナログ出力回路のいずれかが検知する工程と，前記アナログ出力回路の２つ以上が，そのアナログ出力信号を強制的に前記の非寄与レベルに設定したか否かを決定する工程と，前記のアナログ出力回路の２つ以上が，そのアナログ出力信号を強制的に前記の非寄与レベルに設定した場合には，かかるアナログ出力回路のアナログ出力信号をそれぞれの冗長コンピュータが命令するレベルに復帰させ，残りのアナログ出力回路のアナログ出力信号を前記の非寄与レベルに設定するための工程とを有する方法。２１．請求項２０記載の方法において，前記の非寄与レベルが，実質的にはゼロの出力レベルであることを特徴とする方法。２２．請求項２０記載の方法において，前記の各アナログ出力回路が前記の所定の限界を超えて出力レベルの偏位するアナログ出力信号を発生するか否かの前記決定を個別に行なうことを特徴とする方法。２３．請求項２２記載の方法において，前記の各アナログ出力回路が，定期的に非干渉試験法を実行し，前記試験法が，アナログ出力回路が前記アナログデバイズヘの制御入力のアナログレベルに実質的に寄与出来ない少なくとも１つの試験レベルに強制的にアナログ出力を設定する工程と，そのアナログ出力信号が前記の試験レベルに達したか否かを決定する工程と，試験後のアナログ出力回路のアナログ出力信号を，その冗長コンピュータの命令するレベルまで復帰させる工程とを有することを特徴とする方法。２４．一組の冗長プロセス制御コンピュータ（１４ａ，１４ｂ）および前記物理的プロセスに関連するセンサ（５８，６０，６２）から複数の生のアナログおよびディジタル信号入力を受信することができるとともに，少なくとも１つのプロセス制御デバイス（８４，８６）への出力信号を発生することのできるフィールド装置（１２）を有するコンピュータシステムにおいて故障発生に対する実質的な許容力を有するコンピュータにより実行されるプロセス制御方法であって，前記フィールド装置内に含まれている少なくとも３台の冗長フィールド・コンピュータにおいて少なくとも若干の前記の原始入力信号を裁定された入力値信号に変換することと，少なくとも若干の前記の裁定された人力値信号を復数の通信チャネル（４６，４８）により前記一組の冗長プロセス・コンピュータに同時送信することと，少なくとも２台の前記冗長プロセス・コンピュータからの出力値信号を前記複数の通信チャネルにより前記フィールド装置に同時送信することと，前記の各冗長フィールド・コンピュータにおいて前記出力値信号を独立して裁定して，前記の各冗長フィールド・コンピュータが前記フィールド装置の受信する前記の各出力値信号用に個別の裁定された出力信号を発生させることと，少なくとも１台の前記裁定出力信号の前記プロセス制御デバイスヘの送信することを禁止することのできる出力実行装置（５１０，６０６）により前記裁定出力信号を処理することとを特徴とするコンピュータにより実行されるプロセスの制御方法。２５．請求項２４記載の方法において，前記の各冗長フィールド・コンピュータがその裁定されたアナログ出力信号を各プロセス制御デバイスに実際に送信されたアナログ出力信号と比較するアナログ出力回路を含み，また前記アナログ出力回路の１つが所定の限界を超える偏位を検出したときには，その裁定された出力信号を強制的に非寄与レベルに設定することを特徴とする方法。２６．請求項２４記載の方法であって，隣接する２つのいずれの冗長フィールド・コンピュータも前記の第３の冗長フィールド・コンピュータの裁定出力信号の送信を禁止することが出来ることを特徴とする方法。２７．請求項２６記載の方法であって，前記出力実行装置が冗長フィールド・コンピュータの裁定された各出力信号用のアボートスイッチを有しており，前記の各アボートスイッチが隣接する冗長フィールドコンピュータによって制御されて，特定の出力チャネルに対して前記アボートスイッチが連給して開作動し裁定出力信号の送信を禁止することを特徴とする方法。２８．請求項２７記載の方法であって，裁定出力値がゼロである任意の出力チャネルに対するアボートスイッチを開作動する工程を含むことを特徴とする方法。２９．請求項２７記載の方法であって，前記のいずれの冗長フィールド・コンピュータも，その隣接冗長フィールド・コンピュータが前記出力チャネルの少なくとも１つのアボートスイッチを開とすることを要求することが出来ることを特徴とする方法。３０．少なくとも３台の冗長コンピュータ（９２，９４，９６）を有するフィールド・コンピュータ（１２）内の入出力信号を処理する方法であって，対応する入力信号間で多数決一致に達することが出来ない場合において，多数決およびソフトウエア選択可能な複数の入力値条件の１つを使用することに依って，前記の各冗長コンピュータにおいて独立して対応する複数の入力データ信号を裁定する工程（１０００，１１００）と，対応する出力信号間で多数決一致に達することが出来ない場合において，多数決およびソフトウェアによる選択可能な複数の入力値条件の１つを使用することに依って，前記の各冗長コンピュータにおいて独立して対応する複数の出力データ信号を裁定する工程（１０６８，１２７４）とを有することを特徴とする方法。３１．請求項３０記載の方法であって，前記入出力データ信号の妥当性を検査する工程と，正しいデータ信号のみを裁定せしめる工程とを含む方法。３２．請求項３０記載の方法において，前記ソフトウエアによる選択可能な入力値条件が，Ｓｅｌｅｃｔ−Ｈｉｇｈ条件とＳｅｌｅｃｔ−Ｌｏｗ条件とを含むことを特徴とする方法。３３．請求項３０記載の方法において，前記ソフトウエアによる選択可能な出力直条件が，Ｆａｉｌ−Ｓａｆｅ条件とＦａｉｌ−Ｌａｓｔ条件とを含むことを特徴とする方法。３４．請求項３０記載の方法において，前記ソフトウエアによる選択可能な入出力値条件を，各プロセス制御サイクルに依って変化させることが出来ることを特徴とする方法。３５．請求項３０記載の方法であって，対応するアナログ人力データ信号対について少なくとも１回許容試験を行なう工程と，その中から前記許容試験をパスしたアナログ入力データ信号のみの裁定を可能とする工程とを含むことを特徴とする方法。３６．請求項３５記載の方法であって，対応するアナログ入力データ信号対に対して広帯域および狭帯域の両許容試験を行ない，初期プロセス制御サイクル中での裁定に対応するアナログ入力データ信号を限定するために前記狭帯域の許容試験をパスすることが要求され，また以後のプロセス制御サイクル中での裁定に対応するアナログ入力データ信号を限定し続けるために前記狭帯域の許容試験をパスすることが要求されることを特徴とする方法。３７．請求項３０記載の方法であって，対応する各アナログ入力信号間で差の値を決定し，また直前のプロセス制御サイクルに対応する差の値を合計して現在のプロセス制御サイクルに対して裁定されたアナログ入力値とすることを特徴とする方法。３８．請求項３３記載の方法において，最後に裁定したアナログ出力値に最も近いアナログ出力値をＦａｉｌ−Ｌａｓｔ条件下で選択することを特徴とする方法。３９．請求項３０記載の方法において，対応する入力データ信号と出力データ信号間の特定の不一致を示す信号を発生することを特徴とする方法。４０．少なくとも１つの制御回路（１００）と複数の出力回路（５００，６００）とを有するフィールド・コンピュータ装置（１２）内にあって，電源システム（５０）が，異なる電圧レベルを有する複数の電力線を提供するための手段と，少なくとも１つのバックアップ用バッテリー電源（５２）を提供するための手段と，前記電力線の１つから前記バッテリー電源を充電するための手段（Ｋ２，９１０）と，高電流負荷条件下での前記バッテリー電源の蓄電容量を定期的に試験するための手段（Ｋ１，１Ｕ９）と，前記電力線の少なくとも１つから前記出力回路への電送を禁止することによって，前記バッテリー電源の蓄電容量が第１の所定のしきい値に達したときに，前記バッテリー電原から得られる電力を一定に保つための手段（９１２，９１８）とを備えていることを特徴とする電源システム。４１．請求項４０記載の電源システムであって，さらに前記バッテリー電源の蓄電容量が第２の所定しきい値に達したときに，前記バッテリー電源からの電力をターンオフする手段を有することを特徴とする電源システム。４２．請求項４０記載の電源システムにおいて，前記バッテリー電源の蓄電容量を試験する手段が，前記バッテリー電源を高電流負荷と低電流負荷に交互に接続するための切換え手段と，前記バッテリーが前記高電流負荷に接続されたときに前記バッテリー電源の電圧レベルを測定するための検出手段とを含むことを特徴とする電源システム。４３．少なくとも３台の冗長コンピュータ（９２，９４，９６）を制御する方法であって，前記の各冗長コンピュータにおいて隣接する冗長コンピュータに関連する所定のエラー条件の有無を検出する工程と，前記冗長ｂコンピュータの１台が前記所定のエラー条件を検出したときに隣接する冗長コンピュータに対するリセット条件を要求する工程と，前記冗長コンピュータの２台が前記の隣接する冗長コンピュータに対する前記所定のエラーを検出したときに，隣接する冗長コンピュータに対するリセット条件を発生する工程（１０２）とを有することを特徴とする方法。４４．請求項４３記載の方法において，前記所定のエラーが検出された前記隣接冗長コンピュータを一時的にリセットすることを特徴とする方法。４５．請求項４４記載の方法において，前記冗長コンピュータの２台が所定時間の経過後に再び前記所定のエラー条件を検出したときに，一時的にリセットされている隣接冗長コンピュータが永久に不能になることを特徴とする方法。４６．請求項４４記載の方法において，前記の所定のエラー条件が通信故障であることを特徴とする方法。４７．請求項４０記載の方法において，前記の各冗長コンピュータがその電源系統の少なくとも１つをモニタし，また前記モニタされた電源系統が所定のレベルより下がると，前記冗長コンピュータのいずれもがそれ自体のリセット条件を発生できることを特徴とする方法。４８．プロセスデータを格納するためのＲＡＭメモリ（Ｕ４２）を有するプロセス制御フィールド・コンピュータ（１２）を制御する方法であって，前記プロセス制御フィールド・コンピュータ用の電源系統の少なくとも１つをモニタする工程と，前記のモニタされている電源系統が所定のレベルに下がったときに前記ＲＡＭメモリヘの書込み操作を阻止する工程と，前記ＲＡＭメモリヘの電源をバックアップ用バッテリー電源（Ｂ１）に切り換える工程（Ｕ２８）とを特徴とする方法。４９．少なくとも３台の冗長コンピュータ（９２，９４，９６）を有するフィールド・コンピュータ装置内の１組の対応するディジタル出力回路（９２，９４，９６）の受動非干渉試験を行なう方法において，複数の出力チャネルを有する前記の各ディジタル出力回路が，複数の前記出力チャネルの受動試験を行なうために所定の時間を提供する工程と，前記の所定時間中に前記の複数の出力チャネルの受動試験を行なう工程（１４００）とを有し，前記の復数の各出力チャネルの前記受動試験が，前記チャネルがオンのときに第１の信号の振幅を第１の所定の高試験レベルと比較する工程と，前記チャネルがオフのときに第２の信号の振幅を所定の低トラック信号と比較する工程とを有しており，前記第１の信号と第２の信号が前記ディジタル出力回路に関連する異なる信号であり，また前記の各比較工程が異なるエラー条件を決定することとを特徴とする方法。５０．請求項４９記載の方法であって，受動試験中の出力チャネルがオンのときに，前記第１の信号の振幅を第２の所定の高試験レベルと比較する工程を含むことを特徴とする方法。５１．請求項５０記載の方法であって，受動試験中の出力チャネルがオンであって，かつ第２の信号の振幅が前記所定の最低トラック信号より低いときに，第２の信号の振幅を所定の最低トラック・レベルと比較する工程を含むことを特徴とする方法。５２．請求項５１記載の方法において，前記第１の信号と第２の信号によって，前記ディジタル出力回路からの高出力信号を送信するダイオードの反対側の電圧レベルを表示せしめることを特徴とする方法。５３．請求項５２記載の方法であって，前記第１の信号と第２の信号を比較して試験中の出力チャネルがオンのときに，前記ダイオードによる電圧降下の存在することを決定する工程を含むことを特徴とする方法。５４．請求項４９記載の方法において，前記出力チャネルを，前記所定時間中に逐次試験することを特徴とする方法。５５．請求項５４記載の方法において，前記の各対応ディジタル出力回路用の出力チャネルを，種々の所定時間中に試験することを特徴とする方法。５６．請求項４９記載の方法であって，試験中の出力チャネルがディジタル状態を変更したと決定されたときに，出力チャネルの受動試験を一時的に停止する工程を含むことを特徴とする方法。５７．それぞれ対応する冗長コンピュータ（９２，９４，９６）によって制御される，少なくとも３台の冗長ディジタル出力回路（５００，５０２，５０４）を有するフィールド・コンピュータ装置（１２）内の，ディジタル出力回路（５００）の非干渉試験方法において，前記の各ディジタル出力回路が複数の出力チャネルを有しており，前記の各出力チャネルが，前記冗長コンピュータ中の１台によって制御される電源スイッチ（５１６）と，隣接する冗長コンピュータによってそれぞれ制御される１組のアボートスイッチ（５１８，５２０）とを有しており，（ａ）前記ディジタル出力回路の１つについて能動試験を行なう第１の出力チャネルを選択する工程と，（ｂ）選択された出力チャネルが，前記電源スイッチが閉で，前記アボートスイッチの少なくとも１つが閉であるオンの状態にあるか，または少なくとも前記電源スイッチが開であるオフ状態にあるかを決定する工程と，（ｃ）選択された出力チャネルがオフ状態にある場合に，一連の能動オフ試験を行なう工程と，（ｄ）選択された出力チャネルがオン状態にある場合に，一連の能動オン試験を行なう工程と，（ｅ）前記ディジタル出力回路の１つについて能動試験を行なうために，次の出力チャネルを選択し，能動試験を行なう次の出力チャネルについて（ｂ）から（ｄ）に記載する工程を反復する工程と、（ｆ）全ての前記ディジタル出力回路について全ての前記出力チャネルの能動試験が行なわれるまで，（ｂ）から（ｅ）に記載の工程を周期的に反復する工程とを有することを特徴とする方法。５８．請求項５７記載の方法において，前記一連の能動オフ試験が，順次能動試験中のディジタル出力回路の選択された出力チャネル用の前記の各アボートスイッチを個別に閉とし，次いで開とする工程と，試験信号レベルが前記の各アボートスイッチの閉に応答して，所定の限度だけ変化するか否かを決定する工程とを含むことを特徴とする方法。。５９．請求項５８記載の方法であって，前記アボートスイッチが，能動オフ試験を行なう冗長コンピュータによって，隣接する各冗長コンピュータに送信されるコマンドに応答して閉となり，前記アボートスイッチが次いで所定時間後に，前記の各隣接冗長コンピュータによって開となることを特徴とする方法。６０．請求項５８記載の方法において，前記一連の能動オフ試験が，前記アボートスイッチのすべてが開の間，前記電源スイッチを閉とし，次いで開とする工程を含むことを特徴とする方法。６１．請求項５７記載の方法において，前記一連の能動オン試験が，（ａ）前記アボートスイッチがすべて閉状態にある間，前記電源スイッチを開にして，前記試験信号レベルが第１の所定限度だけ変化するか否かを決定し，前記電源スイッチを閉にする工程と，（ｂ）前記の各アボートスイッチを順次開閉し，前記の試験信号レベルが変化したか否かを決定する工程と，（ｃ）前記アボートスイッチのすべてを開にして，前記試験信号レベルが第２の所定限度だけ変化したか否かを決定する工程と，（ｄ）前記電源スイッチと前記アボートスイッチのすべてを開にして，前記試験信号レベルが第３の所定限度だけ変化したか否かを決定し，前記電源スイッチを閉にし，前記アボートスイッチのすべてを閉にする工程とを含むことを特徴とする方法。６２．請求項６１記載の方法であって，前記アボートスイッチが能動オン試験を行なう冗長コンピュータによって，隣接する各冗長コンピュータに送信されるコマンドに応答して閉となり，前記アボートスイッチが引き続いて所定時間後に，前記の各隣接冗長コンピュータによって開となることを特徴とする方法。６３．請求項６２記載の方法において，前記の各隣接コンピュータが，前記能動オン試験を行なう冗長コンピュータから受信したコマンドが実行可能か否かを決定し，前記の各隣接コンピュータが前記能動オン試験を行なう冗長コンピュータに，実行可能な各受信コマンドを返送することを特徴とする方法。６４．対応する冗長コンピュータ（９２，９４，９６）によってそれぞれ制御される，少なくとも３台の冗長ディジタル出力回路（５００，５０２，５０４）を有するフィールド・コンピュータ装置内のディジタル出力回路（５００）の非干渉試験の方法において，前記の各ディジタル出力回路が複数の出力チャネルを有しており，前記の各出力チャネルが前記冗長コンピュータ中の１台によって制御される電源スイッチ（５１６）と，隣接冗長コンピュータによってそれぞれ制御される１組のアボートスイッチ（５１８，５２０）とを有しており，前記の複数の出力チャネルの受動試験を行なうために所定の時間を提供する工程と，前記出力チャネルのオンもしくはオフの状態に関係なく，前記所定の時間中，前記複数の出力チャネルの受動試験を行なう工程と，前記所定時間の満了後に，能動試験のための前記ディジタル出力回路の１つについて，少なくとも前記出力チャネルの１つを選択する工程と，一連の能動試験を行なう工程であって，前記能動試験が，選択した出力チャネルがオフ状態にあるときは複数の能動オフ試験を含み，また選択した出力チャネルがオン状態にあるときは複数の能動オン試験を含む工程とを含むことを特徴とする方法。６５．請求項６４記載の方法において，前記の複数の各出力チャネルの前記受動試験が，前記チャネルがオンのときに第１の信号の振幅を第１の所定の高試験レベルと比較する工程と，前記チャネルがオフのときに第２の信号の振幅を所定の低トラック信号と比較する工程とを含み，前記第１の信号と第２の信号とが前記ディジタル出力回路に関連する異なる信号であり，前記の各比較工程が異なるエラー条件を決定することを特徴とする方法。６６．請求項６４記載の方法において，前記複数の能動オフ試験が，順次能動試験中のディジタル出力回路の選択出力チャネル用の前記の各アボート・スイッチを個別に閉とし，次いで開とする工程と，試験信号レベルが，前記の各アボート・スイッチの閉作動に応答して，所定の限度だけ変化するか否かを決定する工程とを含むことを特徴とする方法。６７．請求項６４記載の方法において，前記の復数の能動オフ試験が，（ａ）前記アボート・スイッチがすべて閉状態にある間，前記電源スイッチを開にして，前記信号レベルが第１の所定の限度だけ変化するか否かを決定し，前記電源スイッチを閉にする工程と，（ｂ）前記の各アボート・スイッチを順次開閉し，前記試験信号レベルが変化したか否かを決定する工程と，（ｃ）前記アボート・スイッチのすべてを開にして，前記試験信号レベルが第２の所定限度だけ変化したか否かを決定する工程と，（ｄ）前記電源スイッチと前記アボート・スイッチのすべてを開にして，前記試験信号レベルが第３の所定限度だけ変化したか否かを決定し，前記電源スイッチを閉にし，前記アボート・スイッチのすべてを閉にする工程とを含むことを特徴とする方法。６８．対応する冗長コンピュータ（９２，９４，９６）によってそれぞれ制御される，少なくとも３つの冗長アナログ出力回路（６００，６０２，６０４）を有するフィールド・コンピュータ装置（１２）内のアナログ出力回路（６００）の非干渉試験方法であって，前記の各アナログ出力回路が複数の出力チャネルを有しており，前記の各出力チャネルが前記冗長コンピュータ中の１台に応答するアナログ信号ドライバ（６０８）と，隣接冗長コンピュータによってそれぞれ制御される１組のアボート・スイッチ（ＤＮ１，ＤＮ２）とを有しており，（ａ）前記非干渉試験を受けるべき前記アナログ出力回路の１つを選択する工程と，（ｂ）前記の選択したアナログ出力回路の少なくとも１つの前記出力チャネル用のアナログ信号ドライバについて，そのアナログ信号レベルを，少なくとも１台の前記隣接冗長コンピュータのアナログ信号レベル出力を増大せしめ得る時間中，所定のレベルに低減せしめて，このアナログ信号レベルを前記非干渉試験を開始する前に，この出力チャネル用のフィールド・デバイスに与えられた状態に維持する工程と，（ｃ）前記フィールド・デバイスに与えられたアナログ信号レベルが，前記アナログ信号ドライバからのアナログ信号レベルが低減している時間中に，所定量だけ低減したか否かを決定する工程と，（ｄ）前記アナログ信号ドライバのアナログ信号レベル出力を，低減する前に与えられたアナログ信号レベルに復元する工程とを有することを特徴とする方法。６９．請求項６８記載の方法であって，前記の選択したアナログ出力回路用の複数のアナログ信号ドライバからのアナログ信号レベル出力が同時的に低減され，従って複数の前記出力チャネルが同一時間内に試験されることを特徴とする方法。７０．請求項６９記載の方法において，前記の選択したアナログ出力回路用の前記のすべてのアナログ信号ドライバからのアナログ信号レベル出力が同時的に低減され，従って前記のすべての出力チャネルが同一時間内に試験されることを特徴とする方法。７１．請求項６８記載の方法において，前記の所定のレベルが，そのレベルに於てアナログ信号ドライバがもはや前記フィールド・デバイスに送信されるアナログ信号レベルに，実質的に影響を与えないレベルであることを特徴とする方法。７２．請求項７１記載の方法において，前記の所定レベルのレベルヘの影響が実質的にゼロであることを特徴とする方法。７３．請求項６８記載の方法において，前記アナログ信号ドライバのアナログ信号レベル出力が，前記フィールド・デバイスに与えられたアナログ信号レベルが前記アナログ信号ドライバからのアナログ信号レベルが低減している時間内に，前記の所定量だけ低減したと決定された場合には，低減前に与えられたアナログ信号レベルに復元することを特徴とする方法。７４．対応する冗長コンピュータ（９２，９４，９６）によってそれぞれ制御される，少なくとも３つの冗長アナログ出力回路（６００，６０２，６０４）を有するフィールド・コンピュータ装置（１２）内のアナログ出力回路（６００）の非干渉試験方法であって，前記の各アナログ出力回路が複数の出力チャネルを有しており，前記の各出力チャネルが前記冗長コンピュータ中の１台に応答するアナログ信号ドライバ（６０８）と，隣接冗長コンピュータによってそれぞれ制御される１組のアボート・スイッチ（ＤＮ１，ＤＮ２）とを有しており，（ａ）前記非干渉試験を受けるべき前記アナログ出力回路の１つを選択する工程と，（ｂ）前記の裁定したアナログ出力回路の少なくとも１つの前記出力チャネル用のアナログ信号ドライバにより与えられたアナログ信号レベルが，所定のしきい値レベルよりも低いか否かを決定する工程と，（ｃ）前記アナログ信号ドライバについて，そのアナログ信号レベルを，この出力チャネル用のフィールド・デバイスに与えられたアナログ信号レベルを変化させることのない所定の試験レベルまで増大させる工程と，（ｄ）前記アナログ信号ドライバからのアナログ信号レベル出力が，所定の試験レベルに到達できたか否かを決定する工程とを有することを特徴とする方法。７５．請求項７４記載の方法において，前記所定の試験レベルが，前記の選択したアナログ出力回路の出力チャネル内のブロッキング・ダイオードの順方向のカットイン・ポテンシャルよりも低い電圧レベルであることを特徴とする方法。７６．前記プロセス制御コンピュータと複数の前記フィールド・コンピュータ装置（１２）間で，双方向通信を行なうネットワーク制御装置（１６）を備えたプロセス制御コンピュータ（１４）用の分散形インターフェース・システム（１０）において通信を指示する方法であって，復数の第１のブレークアウト回路（２６ｂ）間に通信リンクを提供する工程であって，前記ネットワーク制御装置によりリングを形成し，前記ネットワーク制御装置が信号を前記リングを回っていずれかの方向に送信することができるようにする工程と，前記の各第１ブレークアウト回路と少なくとも１つの第２ブレークアウト回路（２６ｃ）の間に通信リンクを設定する工程と，前記の各第２ブレークアウト回路と複数の前記フィールド・コンピュータ装置の間に通信リンクを設定する工程と，前記リングを回るメッセージを一方の方向に送信し，次に前記リングを回る前記メッセージを反対の方向に送信する工程と，前記の各メッセージに対する応答を，所定の時間内に前記ネットワーク制御装置が受信したか否かを決定する工程と，前記の決定に応答して前記の各フィールド・コンピュータ装置への通信経路を記憶する工程とから成ることを特徴とする方法。７７．請求項７６記載の方法において，各プロセスサイクルごとにデータ通信が許可される前に前記方法が反復されることを特徴とする方法。７８．請求項７７記載の方法において，前記の各第１および第２のブレークアウト回路が，前記各メッセージをそれぞれのフィールド・コンピュータ装置へ送信し，前記の各フィールド・コンピュータ装置が前記メッセージヘの応答を送信することを特徴とする方法。７９．請求項７８記載の方法において，少なくとも前記メッセージの１つが，前記の各フィールド・コンピュータ装置がクロック信号を前記プロセス制御コンピュータのクロック信号に調整できるようにすることを特徴とする方法。８０．請求７６記載の方法において，少なくとも２台のプロセス制御コンピュータを備え，前記の各プロセス制御コンピュータと前記の各フィールド・コンピュータ装置間の双方向通信を可能にするために，対応する１組の第１および第２のブレークアウト回路を備えていることを特徴とする方法。８１．リバイズしたコンピュータ・プログラムを複数のフィールド・コンピュータ装置（１２）に同時的にインストールする方法であって，前記の各フィールド・コンピュータ装置が，物理的プロセスを制御するための出力信号を継続発生する少なくとも３台の冗長コンピュータ（９２，９４，９６）を有し，ソース・コンピュータ（１４）から前記フィールド・コンピュータ装置に信号を送信するための通信ネットワークを設定し，前記通信ネットワークがネットワーク制御装置（１６）と復数のブレークアウト回路（２６）を有する工程と，前記リバイズしたコンピュータ・プログラムを前記ネットワーク制御装置を介して前記ソース・コンピュータから前記フィールド・コンピュータ装置内の第１の前記冗長コンピュータに送信する工程と，選択した前記の各フィールド・コンピュータ装置内の前記の第１台目記冗長コンピュータにおいて，前記のリバイズしたコンピュータ・プログラムの送信の妥当性を検査する工程と，前記の各フィールド・コンピュータ装置内の第１の前記冗長コンピュータにおいて，前記のリバイズしたコンピュータ・プログラムを起動する工程であって，前記のリバイズしたコンピュータ・プログラムをすでに受信している前記の各フィールド・コンピュータ装置内で，前記のリバイズしたコンピュータ・プログラムの妥当性が確認されると，前記の各フィールド・コンピュータ装置が前記のリバイズしたコンピュータ・プログラムを受信した状態となる工程とを有することを特徴とする方法。