JPH07506922A - 高速バスシステム - Google Patents
高速バスシステムInfo
- Publication number
- JPH07506922A JPH07506922A JP5515808A JP51580893A JPH07506922A JP H07506922 A JPH07506922 A JP H07506922A JP 5515808 A JP5515808 A JP 5515808A JP 51580893 A JP51580893 A JP 51580893A JP H07506922 A JPH07506922 A JP H07506922A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- bus
- stage
- swing
- bus system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0298—Arrangement for terminating transmission lines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
- H03K3/356043—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
- H04L25/0282—Provision for current-mode coupling
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Dc Digital Transmission (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
高速バスシステム
技術分野
本発明は、高速コンピュータ・バスの分野に関するものであり、特に、電流駆動
高速コノピユータ・バスに関するものである。
背景技術
]ンピュータ・バスは、複数のコンピュータ装置を、相互間で通信できるよう、
相互に接続する手段を提供する。バスは、通常、マイクロプロセッサまたは周辺
装置コントローラのようなマスク装置と、メモリ・コンポーネントまたはバス・
トラ/ンーバのようなスレーブ装置とを接続する。一般に、マスク装置及びスレ
ーブ装置は、バスに沿った位置に配置され、バスは、バスの伝送ラインの両端で
終端する。かかる二重終端バスの場合、バスhJ号ラインの両端は、信号ライン
のインピーダンスに対応するインピーダンスを備丸な終端抵抗器にそれぞれ接続
される。従って、信号が、バスの伝送ラインに沿って終端抵抗器まで伝送される
と、該抵抗器が信号を吸収l1、発生するとエラーを含む信号を生じさせる可能
性のあるrM号反射を除去する。
バスに二重終端を施すと、バス上の装置の各ドライバは、2つのバスを、すなわ
ちバス上の当該装置から左に延びるものと、右に延びるものとの2つのバスを、
並列に有効に駆動しなければならない。これらの信号は、バスを伝搬し、信号双
方が終端抵抗器に達すると、バスは整定する。このバス構成における最悪の整定
時間は、バスの一方の端部のドライバにより、他方の端部のレシーバに向けて伝
送が行われるときに遭遇する、バス上の経過時間(time−of−fligh
t)遅延1.に等しい。このタイプの構成に関する問題は、バスのインピーダン
スが比較的低いので、バスを駆動する装置によって消費される電力が、極めて大
きいということである。
一般に、バスは、電圧レベル信号によって駆動される。しかし、電流によって駆
動されるバスを形成するのが有利になってきた。電流モード・バスの利点の1つ
は、ピーク・スイッチングflif&の減少である。電圧モード装置の場合、ド
ライバの出力トランジスタは、最悪のケースの動作条件下における仕様上の最大
電流を駆動するサイズでなければならない。最大負荷未満Q通常の条件下では、
出力のスイッチング時における(レール(rail)に達する前の)過渡電流は
、11常に大きくなる可能性がある。これに対して、電流モードのドライバは、
負荷及び動作条件に関係なく、既知の電流を引き出す。また、駆動中のドライバ
が送信状態時に低出力インピーダンス特性を呈する場合には、インピーダンスの
不連続性が生じることになる。これらの不連続性によって、余分なバス整定時間
を必要とさせる反射が生じることになる。しかし、電流モード・ドライバは、高
出力インピーダンスを特性とするので、バスを伝搬する信号は、ドライバが送信
状態のため、ライン・インピーダンスの大きい不連続性に遭遇することはない。
従って、反rA4は、回避され、必要なバス整定時間が短縮される。電流モード
・バスの一例が、1984年11月6日に発行されたrlllgh 5peed
Data Bus 5ysLe−」と題する米国特許第4481625号に開
示されている。電流モード・バスについては、1991年4月16日に提出され
、1991年10月31日に公開された、本願出願人に譲渡された「lnLag
raLed C1rcui+ 110 Llslng a lllgh Par
rorysance Bu■
InterraceJと題する、PCT国際特許出願PCT/US911025
90号にも開示されている。
設計上、MO3回路の使用が要件となる可能性がある。バス・ドライバが、CM
OS集積回路から構成される場合、外部信号の信号電圧の振れ(swing)は
、一般にレールからレールまで(高レベル電圧が一般に3.3〜5ボルトで、低
レベル電圧がゼロ・ボルト)の振れになる。こうした高電圧の振れは、誘発され
るノイズ及び電力消費が高レベルになる、高速伝送ラインにおいては望ましくな
い。池のシステムでは、GTL (ガンニング・トランジスタ論理回路(Gun
ning Transistar 1.ogic))の信号レベル(0,8〜1
.4ボルト)のような、さまざまな減少させて電圧の振れを利用することによっ
て、この問題を解決しようとしてきた。
GTLレベルは、過去において、電圧モード・ドライバに対して最適化されたも
のであるが、有効電流モード・ドライバの実施には電圧が低すぎる。こうしたシ
ステムの一例については、rDrivers and Receivers r
or Interfacing VLSI C0M5 C1rcuits to
Transmlsslon LinesJと題する米国特許第5,023,4
88号に論じられている。
発明の概要
従って、本発明の目的は、バスの整定時間を最短にする、高速711iaモード
のコノピユータ・バスを提供することにある。
本発明のもう1つの目的は、CMO3回路とイン−ターフェイスする高速電流モ
ード・コンピュータ・バスを提供することにある。
本発明のもう1つの目的は、CMO3Vl、SI@路と高速電流モード・/イス
をインターフェイスするためのバス受信機をIN供することにある。
本発明の高速バス・/ステムにおいて、バス構成は、全てのマスク装置が、バス
の非終端端部においてクラスタ化される構1戊である。スレーブ装置は、バスの
残りの長さに沿って配置され、バスの伝送ラインの他方の端部は、終端されてい
る。マスク装置が配置されている側のバス端部の終端抵抗器をなくすことによっ
て、電力消費は最小限に抑えられ、バスの駆動に必要な電圧出力の振れが維持さ
れる。バス・ドライバ及びレシーバは、CMO3集積回路が望ましい。本発明の
バスは、低インピーダンス・バス信号に対する電流モード・ドライバの効果的実
施を可能にする、振れの小さい信号を利用することによって、動作する。すなわ
ち、本発明のバス入力し/−バは、バスからの振れの小さい信号を受信して、サ
ンプリングを行い、サンプリング・プロセスにおいて生じる逆注入信号による歪
みを最小限に抑えるためバッファが施されたCMO3回路を利用して、単一クロ
ック・サイクル内において、振れの小さい信号を最大の振れ信号に増幅する。
図面の簡単な説明
本発明の目的、特徴、及び、If点については、下記の3Y細な説明から明らか
になる。
図1には、本発明の望ましい実施例に利用されるバス構成が示されている。
図28及び2bには、本発明の高速バスの望ましい実施例において電流源として
動作するNMOS装置が示されている。
図3は、本発明の高速バスに利用されるバスレ/−バのブロック図である。
図4aは、本発明のバスレンーバにおいて利用される、クロックされたバッファ
増幅器をブロック図で表わしたものであり、図4bは、本発明による高速バスの
し/−バのクロックされたバッファ増幅器の訂細な回路図を示すものである。
発明の詳細な説明
本発明の高速低インピーダンス電流駆動バスにおいてII用されるバス構成が、
図1のブロック図に示されている。バスに接続されたマスタ装置10.20は、
バスの伝送ライン5の一方の端部25に結合されている。スレーブ装置30.3
5.40.45は、伝送ライン5に沿って結合されている。伝送ライン5の6う
一方の端部50は、終端抵抗器δ5によって終端されている。前述のように、先
行技術のバス構成に関する問題は、バスのインピーダンスが比較的低いので、バ
スの駆動装置によって消費される電力が、極めて多いということである。
本発明の構成によれば、バスの端部25における終端抵抗器を除去することによ
って、所定の出力の振れを生じさせるのに必要な駆動電流が減少するので、y・
要とされる電力量は、このバス構「戊を用いることによって減少することになる
。
マスク装置は、バスの端部に配置されているので、マスク装置によって駆動され
る電流は、最大の振れの信号を生じ、これがバスに沿つてスレーブ装置まで伝搬
される。バスに沿って2つの端部ポイン) 25.50の間のある。12インド
に配置されたスレーブ装置から発生される駆動電流は、その出力点で分割されて
、第1の端部25に向かうl/2の振れ信号と、第2の端部50に向かう1/2
の振れ信号が生じる。バスの端部25にマスク装置を配置し、終端抵抗器を省く
ことによって、l/2の触れ信号と、1/2の振れ信号の反則である1/2の振
れ信号とを合計した結果として生じる、最大の振れ信号を、マスク装置は受信す
る。従って、1/2の振れ信号が倍になる領域内に配置されたマスク装置は、信
号と反射信号の合計によって、最大の振れ信号を受信することになる。マスク装
置は、信号の反射が生じるポイントに配置するのが望ましい。しかし、領域の範
囲は、信号幅、及び、バスに沿った信号伝搬時間によって表される。
一方の端部で終端抵抗器を除去することによって、バスの整定はより緩やかにな
るが、バスのトランジスタぴンが、バス25のマスタ端において開始または終了
するので、こうして付加される遅延は問題υ囚にはならない。バスの一方の端部
から終端抵抗器を除去しても、最悪のケースの遅延は【いすなわち、先行技術の
バス構成において生じる同じ最悪のケースの遅延のままである。
この遅延I+については、例を挙げて解説したほうが分かりやすいかもしれなし
+。
マスク装置?lIoがスレーブ装置に伝送をする場合には、ノ<スの開放端に接
続されているので、マスク装置には、インピーダンスZの単一1云送ラインだけ
しか見えない。駆動装置の電流源の強度が1の場合、信号電圧1”Zが、t4ス
上を伝送される。信号が終端抵抗器に達し、終端抵抗1iii55で停止すると
、/<スは、経過時間遅延tlの後、整定する。信号がスレーブ装置からマスク
装置に伝送される場合、スレーブ装置は、何れの2つの方向にも1つ、併せて2
つの伝送ラインを見ることになり、信号電圧ピZ/2を両方向に伝送する。終端
50に向かう信号は、終端抵抗器55に達すると、停止する。非終端25に向か
う信号は、非端部25に違すると、逆方向に反Q・jされ、振幅が2倍になるの
で、必駅な振れが得られる。
しかし、マスク装置1O520は、バスの端部25にあるので、Iくスが完全に
整定していな(でも、わずかt、後には、最終値に遭遇する。
バスを戻って(る反U・I信号によって、ミスス上の他のスレーブ装置に対する
インター・/ノボル・インターフェイスンスが生じるが、スレーブのデータ通信
は、マスタにff・l t、て行っているだけであり、他のスレーブには行って
いないので、これは重要ではない。しかし、環1j波が、マスクへ向1〕て(マ
スクとのインターフェイスノスを生じさせ得る)二次反+t4を戻させるような
、それ以」二の妨害に遭遇しないことはffi要である。こうした妨害の潜在的
な発生源は、/ (スにおけるオリジナルなスレーブのトランスミ・ツタである
。電圧源を利用するより一般的なタイプのバストランスミッタの場合、低インピ
ーダンス・ドライ1<によって、二次反射が生じ、これが、バスの非終端端部2
5から再度反+14され、ライン損失によって波のエネルギが消散するまで、続
行される。こうした状況の結果として、整定時間は極めて長いものになる。本発
明の高速バスの場合、反射波に対して高インピーダンスを示す電流モード源が利
用される。従って、反Q、1波は、1<スの[まで伝搬を続け、P喘抵抗器55
によって吸収される。
MOSトランジスタは、正しい条件下で動作する場合、良好な電流源を提供する
。図23のグラフには、典型的なNMOS装置におけるドレーン電流対電圧が示
されてねり、図2bには、典1!的な電流ドライバが示されている。図28から
明らかなように、ドレーン・ソース電圧が最低レベル75を超えるように保持さ
れている限り、出力電流は、一定であり、■、とはほとんど関係がない。従って
、バス電圧レベルvIll+及びvIlLが十分高い値に選択さ、れる限り、単
純なNMOS装置は、電流源としてうまく機能する。しかし、voN及び■。、
が高くなると、デバイスのオン時に消費する電力がそれだけ大きくなる。従って
、電流モードでの挙動と電力消費の間で、バランスをとらなければならない。例
えば、図28に例示の範囲75.80では、最低レベルを超えるようにV□を維
持することによって、電流のV□からの独立性を保ち、同時に、■、を最低限に
抑えることによって、volI及びV。L、従って、装置を作動させるために消
費される電力を最小限にとどめている。Van(2,5ボルト)及び■。L(2
,0ボルト)の電圧レベルを利用することによって、電流モードの動作と電力消
費との間におニブる相応な妥協点が得られる。これらのレベルによって、同じド
ライバ回路を、5.0ボルトの動イ1にも、3.0〜3.3ボルトといった、よ
り低い電圧のCMOSテクノロノにも利用することが可能になる。
電流モード・ドライバ動作の利用に付加される利点には、電圧モード・ドライバ
に比べた、ピーク・スイッチングの減少がある。電圧モード・ドライバの場合、
出力トランジスタは、最悪のケースの動作条件下で、仕様上の最大電流を駆動す
るサイズのものでなければならない。通常の条(’I下では、最大負6;1未満
の場合、出力のスイッチング時における(レールに達する前の)過ifl流は、
極めて大きくなる可能性がある。一方、電流モード・ドライバは、負荷及び動作
条f’lには関係なく、既知の電流を引き出す。
図3を参照すると、本発明の電流モードによる高速バスに利用されるレンーバが
示されている。本発明の望ましい実施例では、電流ドライバの出力は、25ミリ
アンペア程度の電流である。バス・ラインが20オームのインピーダンスを有す
る場合、バス電圧の振れは、500iリボルi・になる。従って、バス入力し/
−バは、振れの小さい信号を受信して、できれば、lバス・サイクルの、比較的
短い受信時間周期内において、CMO5回路に適合する振れの大きいレールから
レールまでの信号に増幅することが可能でなければならない。しかし、現在入手
可能なCMOSプロセスを利用して、振れの小さい信号の→Jンブリングを行い
、単一クロック・サイクル内に、振れの大きいレール・レール間信号に増幅する
のは困難である。この限界を克服するためには、入力回路は、図3に示すように
ピ/ボ/式に交互に動作する2つの人力す/ブラで構成するのが望ましく、この
場合、各サンプラは、交互のクロック・エツジにおいて受イ3した信号のサンプ
リングを行う。代替案として、直角位相(q13drALurc)サンプリング
のような他の技法によって、づノブリング周波数を高くすることも可能である。
設計を単純化して、人カレ/−バのコモン・モー1′・ノイズ@度を低下させる
ため、バスには、通常は、バスの高電圧と低電圧の中間点に位置する追加信号v
、、2が供給される。このIX;号は、バス・データ信号が高いか低いかを判定
するための比較基準として利用される。
図3をINすると、バスからの入力信号は、サンプラ150.160に入力され
る。第1の→タンブラ150は、振れが最大の信号(full swing s
ignal)を出力し、一方、第2の入力づンプラ+60は、現在受信中の振れ
の小さい信号に処理を施している。サンプラ150.160の出力は、直列・並
列変換器170に入力され、そこから振れが最大の信号が装置へと並列にシフト
される。入力サンプラ回路は、バスの速度を増し、同時に、クロック・スキュー
及びバスの整定時間を設定できるようにするため、クロック・サイクルの所要時
間に対して厳格な+Jノブリノグ・ウィンドウを備えていることが望ましい。さ
らに、し/−バは、2バス・づイクル(例えば、4ns)未満の間にバス信号を
増幅可能であることが望ましい。さらに、各バスに接続されたし/−バには、ノ
イズを増し、従って、バスにおけるエラーの確率を高める、多数のこうしたサン
プラ回路が存在する可能性があるから、なるべく、バスに逆注入されるノイズは
ごく僅かでなければならない。Cの性能を獲得するため、入力サンプラ回路は、
図48に示すように、クロックされたバッファm衝増幅器として実現することが
望ましい。
1991年4月 16日に提出され、1991年 10月 31日に公開された
r IntegratCd C1rcuit Ilo Using a Ili
gh Performance Bus Interrac■i I!:題する
PCT国際特許出願PCT/US91102590号に開示のような先行技術の
回路の場合には、ノイズは、サンプリング・ゲートに存在する寄生容量のために
、データ・バスに導入される。信号のサンプリングが済むと、ゲートはオフにな
る。
その後、ゲートがオンになり、次の信号のサンプリングを行う際には、寄生コン
デンサが放電して、電圧をバス信号ラインに戻す。これが、バスへの逆注入と呼
ばれるものである。導入されるノイズは、わずかななものとすることが可能であ
るが、バスに結合されるレシーバの数が増すにつれで、レシーバがらの逆注入ノ
イズの合算されるので、ノイズ量が大幅に増大することになる。さらに、バス信
号ラインに印加される電圧レベルが低いので、サンプリング回路が受信する信号
は、CMO3回路に適合するように増幅される。従って、寄生容量のために注入
される電荷量は、より高い、増幅されたレール・レール間電圧に比例する。
従って、本発明では、必要とされる厳格な号ノブリング・ウィンドウに合致し、
同時に、バスに対する逆注入ノイズの有害な影響を最小限に抑える、画期的なサ
ンプリング回路が設けられる。図48を参照[ると、本発明の受信回路は、2段
すンプラ/増幅器と説明することができる。バス200がらの入力電圧(D A
TA)及び基準電圧(V*−r) 205は、クロック(CI−K )の第1
のエツジにおいて、サンプラ210,215によるサンプリングを受け、低利得
のバッファ増幅器220に人力される。バッファ増幅器220は、す/グラ21
0.215およびバス人力200,205を後段から分用する働きをする。クロ
ック(CLK)の後続エツジにおいて、バッファ増幅i!1i220から出力さ
れるl) A TA及び■、。
2信号は、それぞれ、サンプラ225.230によるサンプリグを受け、差動信
りを完全なレール・レール間信号に増幅するセンス増幅器に235に入力される
。
サンプラ210.215には、放電によってその容fl!?+!荷をバス・ライ
ンに戻4−寄生容量が存在するが、初段のサンプラ及び増幅器には、はんの僅が
な振れの電圧しか存在せず、第2段から生じるレール・レール間の大信号出力は
、サンプラ210.215から51Mされるので、電圧mは最小限にとどまる。
従って、回路の初段において入力のサンプリングを行い、サンプリグした入力を
初段から分離された回路の第2段に転送し、第2段において人力を増幅すること
によって、バスにおける逆注入ノイズの量を最小限に抑えるCMO3適合し/−
バが得られる。
図4bには、2段号ンプラ/増幅器の望ましい実施例が示されている。サンプリ
ング段は、トランジスタM1〜M9、及び、転送ゲートTI、]゛2がら構成さ
れる。第1のクロ1りにおいて、すなわち、クロック(CI k)が低の場合、
分離トランジスタM5及びM6はオフであり、TI、第2.Mlはオンになる。
Mlは、M 3 及ヒM 4のドレーン・ノードの平衡をとり、M3及びM4の
ドレーン・ゲーi−間結合が、コモン・モードになることを確実にする。I・ラ
ンジスタM3及びM4のゲート・ノードは、バスの電圧DATA及び■11.F
人カに追従する。次のクロックにわいて、すなわち、クロックが高に遷移すると
、転送ゲートTI。
第2はツヤノドオフされ、トランジスタMl及び分離トランジスタM5及びM6
がオンになる。非え1称遅延素子(すなわち、紙から高へゆっくりと上昇し、高
がら低へ急速に降下する)I+を利用して、ノード100及び105が等しくな
るまで、M5及びM6がオンになるのを遅延させる。これによってM3及びM4
のドレーン・ゲート間結合がコモン・モードになることが保証される。Mlがオ
ンになると、電力が供給されて、電流gMI、Ml、電流操向(current
steering)!・う/ジスタM3、M4、及び、負荷トランジスタM8
、M9がら構成される差動増幅器が作動する。差動増幅器の出力は、入力D A
TA及び■□、にほぼ等しく、僅かに利得がある。増幅器の利得は、入力DA
TA及び■□、に逆注入されるノイズを最小限に抑えるため、故意に小さく、で
きればlに保持される。5)離トランジスタM5及びM6がオフになると、差動
増幅器の出力は、M3及びM4がらノード100.105に転送される。
回r611段の目的の1つは、トランジスタMIO−M16がら構成された(第
2段をなす)交差結合されたセンス増幅器に、入力差動電圧を転送することであ
る。
分離トランジスタがオフになると、第2段が初段から分離されるので、振れの大
きい電圧レベルは、DATA及び■。、入力に逆注入されない。クロ・ツクが高
の間、MIOはオフであり、これは、先行うロックからセンス増幅器を平衡にす
る動きをするが、回路の差動増幅段によって生じる差動電圧を短絡させることに
もなる。
しかし、負荷トランジスタM8及びM9に十分な強度を持たせれれば、差動信号
のバイアス・レベルは、i・う/ジスタM16のしきい値を超えるように維持さ
れる。従って、Ml6は、相当の抵抗性であり、差動電圧を発生させることが可
能である。クロ、りが低に遷移すると、交差結合されたセンス増幅器が作動し、
初期設定の電圧差が増幅されて、振れが最大の信号が出力される。
こうして1ワられる回路によって、高速電流モード・バスで動作するCMO3に
適合するし/−バが得られる。望ましい実施(31に関連して、本発明の説明を
行った。以」二の説明にかんがみて、当業者には、多数の代替案、修正、変更、
及び、用途が明らかになるであろう。すなわち、望ましい実施例として開示のC
MO3し/−バは、当業者であれば、他のMOSテクノロジに適合させ、なおか
つ、本発明の精神及び範囲内に含まれるようにすることが可能である。
浄書(内容に変更なし)
Figure 2a
Figure 4a
手 わy 相i 正 書 (ノゴデ()平成7年3月150
Claims (22)
- 1.信号を伝送するための少なくとも1つの伝送ラインを含み、伝送ラインにそ れぞれ結合されている少なくとも1つのマスタ装置と少なくとも1つのスレーブ 装置とを結合するための高速バス・システムにおいて、各マスタ装置及びスレー ブ装置が、バス・ドライバ及びバス・レシーバを含み、前記バス・ドライバには 、伝送ラインに沿って電流を駆動ずる電流モード源が含まれ、 前記バス・レシーバには、受信信号のサンプリングを行って、振れの小さい電圧 レベルからバス・レシーバに結合された装置に適合する振れの大きい電圧レベル ヘと信号を増幅する、複数のサンプラ/増幅器回路が含まれ、前記サンプラ/増 幅器回路それぞれが、バス・レシーバのスループットを増大させるよう交互クロ ツクで作動し、 前記サンプラ/増幅器回路それぞれが、受信信号のサンプリングを行う初段サン プラ回路と、受信信号をバス・レシーバに結合された装置に適合する電圧レベル まで増幅する、初段とは電気的に分離された第2段の増幅器回路と、初段から第 2段にサンプリングした受信信号を転送する手段とを備え、 初段において振れの小さい信号を維持し、振れの小さい信号を振れの大きい信号 に増幅する前に、サンプリングした振れの小さい信号を分離された第2段に転送 することによって、初段サンプラ回路によって伝送ラインに逆注入される寄生容 量電荷が、最小限に抑えられ、かつ、バス・レシーバにより受信された信号が、 バス・レシーバに結合された装置に適合する形で、迅速に出力されることを特徴 とする、高速バス・システム。
- 2.請求項1に記載の高速バス・システムにおいて、前記バス・レシーバ回路が 第1および第2のサンプラ/増幅器回路を含み、前記第1のサンプラ/増幅器回 路がクロックの第1のエッジで作動し、前記第2のサンプラ/増幅器回路がクロ ツクの第2のエッジで作動することを特徴とする、高速バス・システム。
- 3.請求項1に記載の高速バス・システムにおいて、前記振れの小さい信号が約 500ミリボルトの振れを有しており、VOLが約2.0ボルトに等しく、VO Hが約2.5ボルトに等しいことを特徴とする、高速バス・システム。
- 4.請求項1に記載の高速バス・システムにおいて、前記レシーバ回路がCMO S回路を含むことを特徴とする、高速バス・システム。
- 5.請求項4に記載の高速バス・システムにおいて、前記振れの小さい信号が約 500ミリボルトの振れを有しており、VOLが約2.0ボルトに等しく、VO Mが約2.5ボルトに等しく、前記振れの大きい信号が約5ボルトの振れからな り、VOLが約0.0ボルトに等しく、VOMが約3.3〜5.0ボルトに等し いことを特徴とする、高速バス・システム。
- 6.請求項1に記載の高速バス・システムにおいて、前記初段のサンプラ回路が 、利得が1に近い差動増幅器を含むことを特徴とする、高速バス・システム。
- 7.請求項1に記載の高速バス・システムにおいて、前記第2段の増幅器回路が センス増幅器を含むことを特徴とする、高速バス・システム。
- 8.請求項1に記載の高速バス・システムにおいて、前記初段のサンプラ回路が 、分離トランジスタによって前記第2段の増幅器回路から分離され、前記分離ト ランジスタがオフ状態の場合に、第2段の増幅器回路から初段のサンプラ回路を 分離するということを特徴とする、高速バス・システム。
- 9.求項8に記載の高速バス・システムにおいて、サンプリングした受信信号を 初段から第2段へ転送する前記手段が、オン状態の前記分離トランジスタで構成 されることを特徴とする、高速バス・システム。
- 10.請求項9に記載の高速バス・システムにおいて、バス・ドライバが、定電 流源として働くNMOSトランジスタを含むことを特徴とする、高速バス・シス テム。
- 11.信号を伝送するための少なくとも1つの低インピーダンスの伝送ラインを 含み、伝送ラインにそれぞれ結合されている少なくとも1つのマスク装置と少な くとも1つのスレーブ装置とを結合するための高速バス・システムにおいて、各 マスタ装置及びスレーブ装置が、少なくともバス・ドライバ及びバス・レシーバ を含み、 前記バス・ドライバには、振れの小さい低電圧で伝送ラインに沿って電流を駆動 ずる電流モード源が含まれ、 前記バス・レシーバには、受信信号のサンプリングを行って、振札の小さい電圧 レベルからバス・レシーバに結合された装置に適合する振れの大きい電圧レベル ヘと信号を増幅する、複数のサンプラ/増幅器回路が含まれ、前記サンプラ/増 幅器回路それぞれが、バス・レシーバのスループツトを増大させるよう交互クロ ックで作動し、 前記サンプラ/増幅器回路それぞれが、利得が1に近い差動増幅器を含む、受信 信号のサンプリングを行う初段回路と、 受信信号をバス・レシーバに結合された装置に適合する電圧レベルまで増幅する センス増幅器を含む、初段とは電気的に分離された第2段の回路と、 初段から第2段にサンプリングした受信信号を転送する手段とを備え、 これにより、初段において振れの小さい信号を維持し、振れの小さい信号を振れ の大きい信号に増幅する前に、サンプリングした振れの小さい信号を分離された 第2段に転送することによって、初段の回路によって伝送ラインに逆注入される 寄生容量電荷が、最小限に抑えられ、バス・レシーバが受信された信号が、バス ・レシーバに結合された装置に適合する形で、迅速に出力されることを特徴とす る、高速バス・システム。
- 12.請求項11に記載の高速バス・システムにおいて、前記振れの小さい信号 が約500ミリボルトの振れを有し、VOLが約2.0ボルトに等しく、VOH が、約2.5ボルトに等しいことを特徴とする、高速バス・システム。
- 13.請求項11に記載の高速バス・システムにおいて、前記レシーバ回路がC MOS回路を含むことを特徴とする、高速バス・システム。
- 14.請求項1に記載の高速バス・システムにおいて、前記初段のサンプラ回路 が、分離トランジスタによって前記第2段の増幅器回路から分離されており、前 記分離トランジスタは、オフ状態の場合に、第2段の増幅器回路から初段のサン プラ回路を分離することを特徴とする、高速バス・システム。
- 15.請求項14に記載の高速バス・システムにおいて、サンプリングした受信 信号を初段から第2段へ転送する前記手段が、オン状態の前記分離トランジスタ で構成されることを特徴とする、高速バス・システム。
- 16.信号を伝送するための少なくとも1つの伝送ラインを含み、伝送ラインに 結合されている少なくとも1つのマスク装置と少なくとも1つのスレーブ装置と を結合するための高速バス・システムにおいて、マスタ装置及びスレーブ装置の 送信装置および受信装置の間で信号を伝送する方法であって、振れの小さい電圧 で伝送ラインに沿って電流を駆動ずる電流モード源を利用して、信号をバス上に 駆動するステップと、受信装置の初段で信号のサンプリングを行うステップと、 初段から電気的に分離された受信装置の第2段に、サンプリングした受信信号を 転送するステップと、 サンプリングした受信信号を、振れの小さい電圧から受信装置に結合された装置 に適合する振れの大きい電圧レベルに増幅するステップとを含み、初段において 振れの小さい信号を維持し、振れの小さい信号を振れの大きい信号に増幅する前 に、サンプリングした振れの小さい信号を分離された第2段に転送することによ って、初段の回路によって伝送ラインに逆注入される寄生容量電荷が、最小限に 抑えられ、受信装置が受信する信号が、受信装置に結合された装置に適合する形 で、迅速に出力されることを特徴とする、マスタ装置及びスレーブ装置の送信装 置および受信装置の間で信号を伝送する伝送方法。
- 17.請求項16に記載の伝送方法において、前記振れの小さい信号が約500 ミリボルトの振れを有し、VOLが約2.0ボルトに等しく、VOHが約2.5 ボルトに等しいことを特徴とする、伝送方法。
- 18.少なくとも1つのマスタ装置を少なくとも1つのスレーブ装置に結合する ための高速バス構造において、 少なくとも1つの伝送ラインにして、その第1の端部に前記マスタ装置が結合さ れ、その第1の端部と第2の端部の間のあるポイントに前記スレーブ装置が結合 されている、少なくとも1つの伝送ラインと、伝送ラインの第2の端部に配置さ れ、伝送ラインのインピーダンスに等しいインピーダンスを有し、伝送ラインの 第2の端部に送られてくる信号を吸収する終端抵抗器とを含み、 前記スレーブ装置からマスク装置への通信が、スレーブ装置の出力において分割 されて、伝送ラインの第2の端部に向かって伝搬する振れが1/2の第1の信号 と、伝送ラインの第1の端部に向かって伝搬する振れが1/2の第2の信号を生 ヒる、駆動電流を発生することによって行われ、前記終端低抗器により振れが1 /2の第1の信号が吸収され、振れが1/2の第2の信号は、伝送ラインの第1 の端部に達すると、反射して、バスの第2の端部に戻され、バスの第1の端部に 配置された前記マスタ装置によって、振れがI/2の第1の信号と反射した振れ がI/2の第1の信号との合計によって生ヒた、振れが最大の信号が受信され、 バスの経過時間遅延(tl)を増すことなく、バスに沿った電力消費が最小限に 抑えられ、バス・ドライバとしてのマスク装置及びスレーブ装置の有効性が増す ことを特徴とする、 高速バス構造。
- 19.請求項18に記載の高速バス構造において、マスタ装置及びスレーブ装置 のバス・ドライバが電流ドライバであり、バスに対して高インピーダンスを呈し 、バス・ドライバに送られてくる信号が、低インピーダンス・ドライバによる二 次反射を生じることなく、バスを伝搬し続けることを特徴とする、高速バス構造 。
- 20.請求項18に記載の高速バス構造において、マスク装置及びスレーブ装置 のバス・レシーバが、受信信号のサンプリングを行って、振れの小さい電圧レベ ルからバス・レシーバに結合された装置に適合する振れの大きい電圧レベルヘと 信号を増幅する、複数のサンプラ/増幅器回路を含み、前記サンプラ/増幅器回 路それぞれが、バス・レシーバのスループットを増大させるよう交互クロックで 作動し、 前記サンプラ/増幅器回路が、それぞれ、受信信号のサンプリングを行う初段サ ンプラ回路と、受信信号をバス・レシーバに結合された装置に適合する電圧レベ ルまで増幅する、初段とは電気的に分離された第2段の増幅器回路と、初段から 第2段にサンプリングした受信信号を転送するための手段とを備え、 初段において振れの小さい信号を維持し、振れの小さい信号を振れの大きい信号 に増幅する前に、サンプリングした振れの小さい信号を分離された第2段に転送 することによって、初段のサンプラ回路によって伝送ラインに逆注入される寄生 容量電荷が、最小限に抑えられ、バス・レシーバが受信する信号が、バスレシー バに結合された装置に適合する形で、迅速に出力されることを特徴とする、高速 バス構造。
- 21.請求項18に記載の高速バス構造において、マスタ装置及びスレーブ装置 のバス・ドライバが電流ドライバであり、約500ミリボルトの振れを持つ振れ の小さい信号を伝送し、VOLが約2.0ボルトに等しく、VOMが、約2.5 ボルトに等しいことを特徴とする、高速バス構造。
- 22.請求項18に記載の高速バス構造において、マスタ装置からスレーブ装置 への通信が、伝送ラインの第1の端部におけるマスク装置から、スレーブ装置に 向かって及び伝送ラインの第2の端部に向かって伝搬する、振れが最大の信号を 駆動ずることによって行われることを特徴とする、高速バス構造。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US847,635 | 1992-03-06 | ||
US07/847,635 US5355391A (en) | 1992-03-06 | 1992-03-06 | High speed bus system |
PCT/US1993/001816 WO1993018462A1 (en) | 1992-03-06 | 1993-03-03 | High speed bus system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07506922A true JPH07506922A (ja) | 1995-07-27 |
Family
ID=25301110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5515808A Pending JPH07506922A (ja) | 1992-03-06 | 1993-03-03 | 高速バスシステム |
Country Status (4)
Country | Link |
---|---|
US (1) | US5355391A (ja) |
JP (1) | JPH07506922A (ja) |
DE (1) | DE4391003T1 (ja) |
WO (1) | WO1993018462A1 (ja) |
Families Citing this family (147)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5498990A (en) * | 1991-11-05 | 1996-03-12 | Monolithic System Technology, Inc. | Reduced CMOS-swing clamping circuit for bus lines |
AU4798793A (en) * | 1992-08-10 | 1994-03-03 | Monolithic System Technology, Inc. | Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration |
JPH07131471A (ja) * | 1993-03-19 | 1995-05-19 | Hitachi Ltd | 信号伝送方法と信号伝送回路及びそれを用いた情報処理システム |
US5818884A (en) * | 1993-10-26 | 1998-10-06 | General Datacomm, Inc. | High speed synchronous digital data bus system having unterminated data and clock buses |
US5721875A (en) * | 1993-11-12 | 1998-02-24 | Intel Corporation | I/O transceiver having a pulsed latch receiver circuit |
JP2882266B2 (ja) * | 1993-12-28 | 1999-04-12 | 株式会社日立製作所 | 信号伝送装置及び回路ブロック |
US5655113A (en) * | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
GB9414331D0 (en) * | 1994-07-15 | 1994-09-07 | Thomson Consumer Electronics | Combined I*C and IM bus architecture |
US6262277B1 (en) | 1994-09-13 | 2001-07-17 | G.D. Searle And Company | Intermediates and processes for the preparation of benzothiepines having activity as inhibitors of ileal bile acid transport and taurocholate uptake |
US5483188A (en) * | 1994-09-27 | 1996-01-09 | Intel Corporation | Gil edge rate control circuit |
WO1996016505A2 (en) * | 1994-11-10 | 1996-05-30 | Brooktree Corporation | System and method for generating video data and video control data in a computer system |
US5732279A (en) * | 1994-11-10 | 1998-03-24 | Brooktree Corporation | System and method for command processing or emulation in a computer system using interrupts, such as emulation of DMA commands using burst mode data transfer for sound or the like |
US5808487A (en) * | 1994-11-30 | 1998-09-15 | Hitachi Micro Systems, Inc. | Multi-directional small signal transceiver/repeater |
JPH08278916A (ja) * | 1994-11-30 | 1996-10-22 | Hitachi Ltd | マルチチャネルメモリシステム、転送情報同期化方法及び信号転送回路 |
US5578943A (en) * | 1995-01-05 | 1996-11-26 | Bell-Northern Research Ltd. | Signal transmitter and apparatus incorporating same |
US5926032A (en) * | 1995-08-14 | 1999-07-20 | Compaq Computer Corporation | Accommodating components |
JPH0981289A (ja) * | 1995-09-20 | 1997-03-28 | Fujitsu Ltd | データ伝送方式及びデータ伝送回路 |
US6470405B2 (en) * | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
US5760620A (en) * | 1996-04-22 | 1998-06-02 | Quantum Effect Design, Inc. | CMOS limited-voltage-swing clock driver for reduced power driving high-frequency clocks |
US5994926A (en) * | 1996-04-29 | 1999-11-30 | Texas Instruments Incorporated | Circuit and method for programmably changing the transconductance of a transconductor circuit |
US5764925A (en) * | 1996-06-27 | 1998-06-09 | Compaq Computer Corporation | Multiple long bus architecture having a non-terminal termination arrangement |
JP3712476B2 (ja) * | 1996-10-02 | 2005-11-02 | 富士通株式会社 | 信号伝送システム及び半導体装置 |
US5872736A (en) * | 1996-10-28 | 1999-02-16 | Micron Technology, Inc. | High speed input buffer |
US5917758A (en) | 1996-11-04 | 1999-06-29 | Micron Technology, Inc. | Adjustable output driver circuit |
US5949254A (en) * | 1996-11-26 | 1999-09-07 | Micron Technology, Inc. | Adjustable output driver circuit |
US6115318A (en) * | 1996-12-03 | 2000-09-05 | Micron Technology, Inc. | Clock vernier adjustment |
US5923611A (en) * | 1996-12-20 | 1999-07-13 | Micron Technology, Inc. | Memory having a plurality of external clock signal inputs |
US5838177A (en) * | 1997-01-06 | 1998-11-17 | Micron Technology, Inc. | Adjustable output driver circuit having parallel pull-up and pull-down elements |
US5920518A (en) * | 1997-02-11 | 1999-07-06 | Micron Technology, Inc. | Synchronous clock generator including delay-locked loop |
US6912680B1 (en) | 1997-02-11 | 2005-06-28 | Micron Technology, Inc. | Memory system with dynamic timing correction |
US5940608A (en) * | 1997-02-11 | 1999-08-17 | Micron Technology, Inc. | Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal |
US5977798A (en) * | 1997-02-28 | 1999-11-02 | Rambus Incorporated | Low-latency small-swing clocked receiver |
US5946244A (en) | 1997-03-05 | 1999-08-31 | Micron Technology, Inc. | Delay-locked loop with binary-coupled capacitor |
US5844913A (en) * | 1997-04-04 | 1998-12-01 | Hewlett-Packard Company | Current mode interface circuitry for an IC test device |
US6266379B1 (en) | 1997-06-20 | 2001-07-24 | Massachusetts Institute Of Technology | Digital transmitter with equalization |
US6173432B1 (en) * | 1997-06-20 | 2001-01-09 | Micron Technology, Inc. | Method and apparatus for generating a sequence of clock signals |
US5953284A (en) * | 1997-07-09 | 1999-09-14 | Micron Technology, Inc. | Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same |
US6018260A (en) * | 1997-08-06 | 2000-01-25 | Lucent Technologies Inc. | High-speed clock-enabled latch circuit |
US6011732A (en) * | 1997-08-20 | 2000-01-04 | Micron Technology, Inc. | Synchronous clock generator including a compound delay-locked loop |
US5926047A (en) * | 1997-08-29 | 1999-07-20 | Micron Technology, Inc. | Synchronous clock generator including a delay-locked loop signal loss detector |
US6101197A (en) | 1997-09-18 | 2000-08-08 | Micron Technology, Inc. | Method and apparatus for adjusting the timing of signals over fine and coarse ranges |
US5917340A (en) * | 1997-10-08 | 1999-06-29 | Pericom Semiconductor Corp. | Twisted-pair driver with staggered differential drivers and glitch free binary to multi level transmit encoder |
US5963053A (en) * | 1997-10-09 | 1999-10-05 | Pericom Semiconductor Corp. | Self-biasing CMOS PECL receiver with wide common-mode range and multi-level-transmit to binary decoder |
JP3488612B2 (ja) * | 1997-12-11 | 2004-01-19 | 株式会社東芝 | センス増幅回路 |
US6184714B1 (en) | 1998-02-25 | 2001-02-06 | Vanguard International Semiconductor Corporation | Multiple-bit, current mode data bus |
US6269451B1 (en) | 1998-02-27 | 2001-07-31 | Micron Technology, Inc. | Method and apparatus for adjusting data timing by delaying clock signal |
US6327205B1 (en) | 1998-03-16 | 2001-12-04 | Jazio, Inc. | Signal latching of high bandwidth DRAM arrays when skew between different components is higher than signal rate |
PL343258A1 (en) | 1998-03-16 | 2001-07-30 | Jazio | High speed signaling for interfacing vlsi cmos circuits |
US6160423A (en) * | 1998-03-16 | 2000-12-12 | Jazio, Inc. | High speed source synchronous signaling for interfacing VLSI CMOS circuits to transmission lines |
US6195395B1 (en) * | 1998-03-18 | 2001-02-27 | Intel Corporation | Multi-agent pseudo-differential signaling scheme |
US6216185B1 (en) | 1998-05-01 | 2001-04-10 | Acqis Technology, Inc. | Personal computer peripheral console with attached computer module |
US6345330B2 (en) | 1998-05-01 | 2002-02-05 | Acqis Technology, Inc. | Communication channel and interface devices for bridging computer interface buses |
US6016282A (en) * | 1998-05-28 | 2000-01-18 | Micron Technology, Inc. | Clock vernier adjustment |
US6453377B1 (en) | 1998-06-16 | 2002-09-17 | Micron Technology, Inc. | Computer including optical interconnect, memory unit, and method of assembling a computer |
US6510503B2 (en) * | 1998-07-27 | 2003-01-21 | Mosaid Technologies Incorporated | High bandwidth memory interface |
US6338127B1 (en) | 1998-08-28 | 2002-01-08 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same |
US6349399B1 (en) | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same |
US6279090B1 (en) | 1998-09-03 | 2001-08-21 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device |
US6029250A (en) * | 1998-09-09 | 2000-02-22 | Micron Technology, Inc. | Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same |
JP2000090683A (ja) * | 1998-09-11 | 2000-03-31 | Internatl Business Mach Corp <Ibm> | センスアンプ回路 |
US6321335B1 (en) | 1998-10-30 | 2001-11-20 | Acqis Technology, Inc. | Password protected modular computer method and device |
US6278740B1 (en) | 1998-11-19 | 2001-08-21 | Gates Technology | Multi-bit (2i+2)-wire differential coding of digital signals using differential comparators and majority logic |
US6430696B1 (en) | 1998-11-30 | 2002-08-06 | Micron Technology, Inc. | Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same |
US6184717B1 (en) * | 1998-12-09 | 2001-02-06 | Nortel Networks Limited | Digital signal transmitter and receiver using source based reference logic levels |
US6374360B1 (en) | 1998-12-11 | 2002-04-16 | Micron Technology, Inc. | Method and apparatus for bit-to-bit timing correction of a high speed memory bus |
CA2263061C (en) * | 1999-02-26 | 2011-01-25 | Ki-Jun Lee | Dual control analog delay element |
US6470060B1 (en) | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
US6426984B1 (en) * | 1999-05-07 | 2002-07-30 | Rambus Incorporated | Apparatus and method for reducing clock signal phase skew in a master-slave system with multiple latent clock cycles |
US6643777B1 (en) | 1999-05-14 | 2003-11-04 | Acquis Technology, Inc. | Data security method and device for computer modules |
US6718415B1 (en) | 1999-05-14 | 2004-04-06 | Acqis Technology, Inc. | Computer system and method including console housing multiple computer modules having independent processing units, mass storage devices, and graphics controllers |
US6643787B1 (en) | 1999-10-19 | 2003-11-04 | Rambus Inc. | Bus system optimization |
US6646953B1 (en) | 2000-07-06 | 2003-11-11 | Rambus Inc. | Single-clock, strobeless signaling system |
JP3481176B2 (ja) * | 1999-11-16 | 2003-12-22 | 松下電器産業株式会社 | 信号伝送回路 |
US20020070782A1 (en) * | 1999-12-13 | 2002-06-13 | Afghahi Morteza Cyrus | High speed flip-flop |
US6557065B1 (en) | 1999-12-20 | 2003-04-29 | Intel Corporation | CPU expandability bus |
US6453422B1 (en) * | 1999-12-23 | 2002-09-17 | Intel Corporation | Reference voltage distribution for multiload i/o systems |
US6392448B1 (en) | 2000-02-03 | 2002-05-21 | Teradyne, Inc. | Common-mode detection circuit with cross-coupled compensation |
US6300804B1 (en) | 2000-02-09 | 2001-10-09 | Teradyne, Inc. | Differential comparator with dispersion reduction circuitry |
US6963941B1 (en) | 2000-05-31 | 2005-11-08 | Micron Technology, Inc. | High speed bus topology for expandable systems |
US6384637B1 (en) | 2000-06-06 | 2002-05-07 | Rambus | Differential amplifier with selectable hysteresis and buffered filter |
US6791555B1 (en) | 2000-06-23 | 2004-09-14 | Micron Technology, Inc. | Apparatus and method for distributed memory control in a graphics processing system |
US6573772B1 (en) | 2000-06-30 | 2003-06-03 | Intel Corporation | Method and apparatus for locking self-timed pulsed clock |
US6606675B1 (en) | 2000-07-20 | 2003-08-12 | Rambus, Inc. | Clock synchronization in systems with multi-channel high-speed bus subsystems |
TW530248B (en) * | 2000-08-09 | 2003-05-01 | Hitachi Ltd | Data transmission system of directional coupling type using forward wave and reflective wave |
US6441649B1 (en) * | 2000-12-29 | 2002-08-27 | Intel Corporation | Rail-to-rail input clocked amplifier |
US7123660B2 (en) * | 2001-02-27 | 2006-10-17 | Jazio, Inc. | Method and system for deskewing parallel bus channels to increase data transfer rates |
US6801989B2 (en) | 2001-06-28 | 2004-10-05 | Micron Technology, Inc. | Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same |
US7941056B2 (en) | 2001-08-30 | 2011-05-10 | Micron Technology, Inc. | Optical interconnect in high-speed memory systems |
KR100425466B1 (ko) * | 2001-09-27 | 2004-03-30 | 삼성전자주식회사 | 폴디드 차동 전압 샘플러를 이용하는 데이터 리시버 및데이터 수신 방법 |
KR100468717B1 (ko) * | 2001-10-23 | 2005-01-29 | 삼성전자주식회사 | 신호적분을 이용하는 데이터 리시버 및 데이터 수신 방법 |
US20030101312A1 (en) * | 2001-11-26 | 2003-05-29 | Doan Trung T. | Machine state storage apparatus and method |
US7133972B2 (en) * | 2002-06-07 | 2006-11-07 | Micron Technology, Inc. | Memory hub with internal cache and/or memory access prediction |
US7200024B2 (en) | 2002-08-02 | 2007-04-03 | Micron Technology, Inc. | System and method for optically interconnecting memory devices |
US7117316B2 (en) | 2002-08-05 | 2006-10-03 | Micron Technology, Inc. | Memory hub and access method having internal row caching |
US7254331B2 (en) | 2002-08-09 | 2007-08-07 | Micron Technology, Inc. | System and method for multiple bit optical data transmission in memory systems |
US6744283B2 (en) * | 2002-08-12 | 2004-06-01 | Sun Microsystems, Inc. | Clocked half-rail differential logic with sense amplifier |
US7149874B2 (en) | 2002-08-16 | 2006-12-12 | Micron Technology, Inc. | Memory hub bypass circuit and method |
US7836252B2 (en) | 2002-08-29 | 2010-11-16 | Micron Technology, Inc. | System and method for optimizing interconnections of memory devices in a multichip module |
US6820181B2 (en) | 2002-08-29 | 2004-11-16 | Micron Technology, Inc. | Method and system for controlling memory accesses to memory modules having a memory hub architecture |
US7102907B2 (en) | 2002-09-09 | 2006-09-05 | Micron Technology, Inc. | Wavelength division multiplexed memory module, memory system and method |
US7245145B2 (en) | 2003-06-11 | 2007-07-17 | Micron Technology, Inc. | Memory module and method having improved signal routing topology |
US7168027B2 (en) | 2003-06-12 | 2007-01-23 | Micron Technology, Inc. | Dynamic synchronization of data capture on an optical or other high speed communications link |
US7120727B2 (en) | 2003-06-19 | 2006-10-10 | Micron Technology, Inc. | Reconfigurable memory module and method |
US7428644B2 (en) | 2003-06-20 | 2008-09-23 | Micron Technology, Inc. | System and method for selective memory module power management |
US7107415B2 (en) | 2003-06-20 | 2006-09-12 | Micron Technology, Inc. | Posted write buffers and methods of posting write requests in memory modules |
US7260685B2 (en) | 2003-06-20 | 2007-08-21 | Micron Technology, Inc. | Memory hub and access method having internal prefetch buffers |
US7389364B2 (en) | 2003-07-22 | 2008-06-17 | Micron Technology, Inc. | Apparatus and method for direct memory access in a hub-based memory system |
US7210059B2 (en) | 2003-08-19 | 2007-04-24 | Micron Technology, Inc. | System and method for on-board diagnostics of memory modules |
US7133991B2 (en) | 2003-08-20 | 2006-11-07 | Micron Technology, Inc. | Method and system for capturing and bypassing memory transactions in a hub-based memory system |
US7136958B2 (en) | 2003-08-28 | 2006-11-14 | Micron Technology, Inc. | Multiple processor system and method including multiple memory hub modules |
US7310752B2 (en) * | 2003-09-12 | 2007-12-18 | Micron Technology, Inc. | System and method for on-board timing margin testing of memory modules |
US7194593B2 (en) | 2003-09-18 | 2007-03-20 | Micron Technology, Inc. | Memory hub with integrated non-volatile memory |
US7120743B2 (en) | 2003-10-20 | 2006-10-10 | Micron Technology, Inc. | Arbitration system and method for memory responses in a hub-based memory system |
DE10350337A1 (de) * | 2003-10-29 | 2005-06-16 | Infineon Technologies Ag | Booster-Schaltung |
KR100564593B1 (ko) * | 2003-12-12 | 2006-03-28 | 삼성전자주식회사 | 반도체 메모리 소자의 입력신호 수신장치 |
US7330992B2 (en) | 2003-12-29 | 2008-02-12 | Micron Technology, Inc. | System and method for read synchronization of memory modules |
US7188219B2 (en) | 2004-01-30 | 2007-03-06 | Micron Technology, Inc. | Buffer control system and method for a memory system having outstanding read and write request buffers |
US7412574B2 (en) | 2004-02-05 | 2008-08-12 | Micron Technology, Inc. | System and method for arbitration of memory responses in a hub-based memory system |
US7788451B2 (en) | 2004-02-05 | 2010-08-31 | Micron Technology, Inc. | Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system |
US7181584B2 (en) | 2004-02-05 | 2007-02-20 | Micron Technology, Inc. | Dynamic command and/or address mirroring system and method for memory modules |
KR100532507B1 (ko) * | 2004-03-05 | 2005-11-30 | 삼성전자주식회사 | 안정된 출력 스윙 폭과 안정된 지연 시간을 가지는 증폭회로 |
US7366864B2 (en) | 2004-03-08 | 2008-04-29 | Micron Technology, Inc. | Memory hub architecture having programmable lane widths |
US7257683B2 (en) | 2004-03-24 | 2007-08-14 | Micron Technology, Inc. | Memory arbitration system and method having an arbitration packet protocol |
US7120723B2 (en) | 2004-03-25 | 2006-10-10 | Micron Technology, Inc. | System and method for memory hub-based expansion bus |
US7213082B2 (en) | 2004-03-29 | 2007-05-01 | Micron Technology, Inc. | Memory hub and method for providing memory sequencing hints |
US7447240B2 (en) | 2004-03-29 | 2008-11-04 | Micron Technology, Inc. | Method and system for synchronizing communications links in a hub-based memory system |
US6980042B2 (en) | 2004-04-05 | 2005-12-27 | Micron Technology, Inc. | Delay line synchronizer apparatus and method |
US7590797B2 (en) | 2004-04-08 | 2009-09-15 | Micron Technology, Inc. | System and method for optimizing interconnections of components in a multichip memory module |
US7162567B2 (en) | 2004-05-14 | 2007-01-09 | Micron Technology, Inc. | Memory hub and method for memory sequencing |
US7222213B2 (en) | 2004-05-17 | 2007-05-22 | Micron Technology, Inc. | System and method for communicating the synchronization status of memory modules during initialization of the memory modules |
US7129753B2 (en) | 2004-05-26 | 2006-10-31 | Infineon Technologies Ag | Chip to chip interface |
US7363419B2 (en) | 2004-05-28 | 2008-04-22 | Micron Technology, Inc. | Method and system for terminating write commands in a hub-based memory system |
US7310748B2 (en) | 2004-06-04 | 2007-12-18 | Micron Technology, Inc. | Memory hub tester interface and method for use thereof |
US7519788B2 (en) | 2004-06-04 | 2009-04-14 | Micron Technology, Inc. | System and method for an asynchronous data buffer having buffer write and read pointers |
US7392331B2 (en) | 2004-08-31 | 2008-06-24 | Micron Technology, Inc. | System and method for transmitting data packets in a computer system having a memory hub architecture |
US7996590B2 (en) * | 2004-12-30 | 2011-08-09 | Samsung Electronics Co., Ltd. | Semiconductor memory module and semiconductor memory system having termination resistor units |
US7756495B2 (en) * | 2005-09-29 | 2010-07-13 | Intel Corporation | High speed receiver |
JP4600827B2 (ja) * | 2005-11-16 | 2010-12-22 | エルピーダメモリ株式会社 | 差動増幅回路 |
US7990724B2 (en) | 2006-12-19 | 2011-08-02 | Juhasz Paul R | Mobile motherboard |
US8030972B2 (en) * | 2009-11-17 | 2011-10-04 | Zoran Corporation | High-speed latched comparator circuit with variable positive feedback |
US8648739B2 (en) * | 2010-08-12 | 2014-02-11 | Mediatek Inc. | Transmission interface and system using the same |
US9093987B1 (en) * | 2012-09-28 | 2015-07-28 | Xilinx, Inc. | Differential level shifter for improving common mode rejection ratio |
CN109716312B (zh) * | 2016-07-27 | 2022-12-02 | 哈贝尔公司 | 用于数据通信总线上的双线路入站检测的系统、装置和方法 |
KR102005394B1 (ko) * | 2017-03-16 | 2019-10-01 | 주식회사 엘지화학 | 에너지저장장치(ess)의 통신 종단 저항 자동 설정방법 |
US10447290B2 (en) * | 2017-12-11 | 2019-10-15 | Texas Instruments Incorporated | Reduced noise dynamic comparator for a successive approximation register analog-to-digital converter |
KR102562118B1 (ko) * | 2018-06-26 | 2023-08-02 | 에스케이하이닉스 주식회사 | 신호 수신 회로 |
US10861507B2 (en) * | 2019-03-28 | 2020-12-08 | Advanced Micro Devices, Inc. | Sense amplifier with increased headroom |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4247817A (en) * | 1978-05-15 | 1981-01-27 | Teradyne, Inc. | Transmitting electrical signals with a transmission time independent of distance between transmitter and receiver |
US4811202A (en) * | 1981-10-01 | 1989-03-07 | Texas Instruments Incorporated | Quadruply extended time multiplexed information bus for reducing the `pin out` configuration of a semiconductor chip package |
US4481625A (en) * | 1981-10-21 | 1984-11-06 | Elxsi | High speed data bus system |
US4519034A (en) * | 1982-06-30 | 1985-05-21 | Elxsi | I/O Bus clock |
US4493092A (en) * | 1982-12-17 | 1985-01-08 | Gte Automatic Electric, Inc. | Interface circuit for digital signal transmission system |
US4803699A (en) * | 1984-05-22 | 1989-02-07 | Rolm Corporation | Bus apparatus with a plurality of transmitters |
JPS61175845A (ja) * | 1985-01-31 | 1986-08-07 | Toshiba Corp | マイクロプロセツサシステム |
CA1241084A (en) * | 1985-06-10 | 1988-08-23 | Terry O. Wilson | Bidirectional bus arrangement for a digital communication system |
US4785394A (en) * | 1986-09-19 | 1988-11-15 | Datapoint Corporation | Fair arbitration technique for a split transaction bus in a multiprocessor computer system |
JPH0379134A (ja) * | 1989-08-22 | 1991-04-04 | Fujitsu Ltd | 直列―並列変換回路を用いたフレーム位相同期回路 |
AU6417990A (en) * | 1989-08-24 | 1991-04-03 | E.I. Du Pont De Nemours And Company | Immunoassay to detect pseudocercosporella antigen in cereal plants |
US5023488A (en) * | 1990-03-30 | 1991-06-11 | Xerox Corporation | Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines |
IL93969A (en) * | 1990-04-01 | 1997-04-15 | Yeda Res & Dev | Ultrafast x-ray imaging detector |
US5077756A (en) * | 1990-05-31 | 1991-12-31 | Acculan Ltd. | Data network line driver |
US5097157A (en) * | 1990-11-01 | 1992-03-17 | Hewlett-Packard Company | Fast cmos bus receiver for detecting low voltage swings |
-
1992
- 1992-03-06 US US07/847,635 patent/US5355391A/en not_active Expired - Lifetime
-
1993
- 1993-03-03 WO PCT/US1993/001816 patent/WO1993018462A1/en active Application Filing
- 1993-03-03 DE DE4391003T patent/DE4391003T1/de active Pending
- 1993-03-03 JP JP5515808A patent/JPH07506922A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
DE4391003T1 (de) | 1995-02-23 |
US5355391A (en) | 1994-10-11 |
WO1993018462A1 (en) | 1993-09-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH07506922A (ja) | 高速バスシステム | |
US6549971B1 (en) | Cascaded differential receiver circuit | |
US6054881A (en) | Input/output (I/O) buffer selectively providing resistive termination for a transmission line coupled thereto | |
US7750666B2 (en) | Reduced power differential type termination circuit | |
US7180354B2 (en) | Receiver having full signal path differential offset cancellation capabilities | |
US4820939A (en) | Finite metastable time synchronizer | |
US5486782A (en) | Transmission line output driver | |
JPH1185345A (ja) | 入出力インターフェース回路及び半導体システム | |
US6753700B2 (en) | Universal single-ended parallel bus | |
US20060279651A1 (en) | High resolution CMOS circuit using a marched impedance output transmission line | |
US5117124A (en) | High speed input receiver/latch | |
US20040081246A1 (en) | Deskewing differential repeater | |
US6611155B2 (en) | Internally and externally biased dual mode 1394 compliant driver | |
US6294933B1 (en) | Method and apparatus for low power differential signaling to reduce power | |
US6154066A (en) | Apparatus and method for interfacing integrated circuits having incompatible I/O signal levels | |
JP2001051758A (ja) | 有極性rtz信号用データ受信回路 | |
KR100393473B1 (ko) | 팬 아웃 버퍼용 전하 공유 회로 | |
JPH04249945A (ja) | 信号伝送方法及び回路 | |
US6316969B1 (en) | Differential receivers in a CMOS process | |
KR100661310B1 (ko) | 고속 인터페이스 회로 | |
Young | An SOI CMOS LVDS driver and receiver pair | |
US6556074B2 (en) | Differential amplifying circuit and multi-stage differential amplifying circuit using the same | |
US5856752A (en) | Driver circuit with precharge and active hold | |
JPWO2020036149A1 (ja) | 通信回路、及び通信方法 | |
JP4259738B2 (ja) | 双方向信号伝送用レシーバ |