JPH07506235A - 高速復帰周波数シンセサイザー - Google Patents
高速復帰周波数シンセサイザーInfo
- Publication number
- JPH07506235A JPH07506235A JP6514042A JP51404294A JPH07506235A JP H07506235 A JPH07506235 A JP H07506235A JP 6514042 A JP6514042 A JP 6514042A JP 51404294 A JP51404294 A JP 51404294A JP H07506235 A JPH07506235 A JP H07506235A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frequency
- signal generator
- output
- changing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008859 change Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 15
- 238000001514 detection method Methods 0.000 claims description 3
- 238000001914 filtration Methods 0.000 claims 2
- 239000002994 raw material Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 206010011416 Croup infectious Diseases 0.000 description 1
- 241000257465 Echinoidea Species 0.000 description 1
- 101100170553 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) DLD2 gene Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003638 chemical reducing agent Substances 0.000 description 1
- 201000010549 croup Diseases 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000002688 persistence Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1972—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for reducing the locking time interval
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
高速復帰周波数シンセサイザー
発明の分野
本発明は、位相ロックループ(PLL)をflするタイプの周波数シンセサイザ
ーに関し、より訂細には、乱れを抑制しながら迅速に周波数を切り換えてきる改
良された周波数シンセサイザーに関する。
発明のIY景
位相ロックループは一般に、位相検出器と、フィルタと、電圧制御発振器(VC
o)を含む周知の回路である。位相検出器には安定した人力信号、すなわち基準
信号か印加され、位相検出器は人力信号と電圧制御発振器の出力とを比較するよ
うになっている。位+41検出器の出力信号は入力信号と電圧制御発振器の出力
信号との位相差を示す。位相検出器の出力信号は浦波(フィルタ処理)される。
このフィルタで処理された信号は電圧制御発振器を制御し、電圧制御発振器の周
波数か安定入力信号の周波数をトラッキングするようにエラー信号として使用さ
れる。
図1に示されたPLLI Oを有する周波数シンセサイザーを使用して注意深く
決定された周波数f we。を(■する異る信号発生することは、当業者には周
知である。PLLI oは入力信号f tealを発生する水晶周波数源にロッ
クされた制御可能な発振器VCO14を含む。VCO信号f we。の周波数は
一般に周波数f、を17する(、7号を1qるのに、除数Nを仔する制御可能な
分周器15により分周される。
その後、信号f、は、除数Rを有する分周器11により水晶周波数源からの入力
信号f□1を分周することにより生した基準信号f7..と比較される。位相検
出器12における周波数f1..を存する信号とf、を存する信号との比較によ
り、制御信号すなオ)もエラー信号Eか発生する。この制御信号Eは信号f、。
、およびf、から生じた133成分を除くよう、フィルタ13によりフィルタ処
理される。
フィルタ処理された信号Uはバランス状態に達するよう(f、e、=f□1XN
十R)、VCO14を制御する。異なる除数NおよびRをそれぞれ選択するこ
とにより、比較的高い精度で異なる周波数を得ることができる。
このタイプの周波数シンセサイザーでは、除数RおよびNを選択することにより
周波数を変えることかできる。新しい周波数を選択した後バランス状態に達する
まで、所定の時間かかかる。この時間の長さはフィルタ13によって、通常決ま
る。多くの使用例では、安定した出力信号f l1e6に迅速に達する必要があ
る。
従って、フィルタ13は比較的広いバント幅を存するように設J1シなければな
らない。
基準周波数f10.に関するフィルタのバント幅は、f 、、、およびf、がら
どれたけ大きい乱れかVCO14にリークするかも決定する。従ってフィルタI
3および基準周波数f1.lは■CO出力信号f1、。における乱れのレベルを
決定する。
最小チャンネルの間隔は基準周波数17.1以上にする必要かある。従って、純
粋な信号に対する条(′1と、比較的迅速にロックインし、比較的密なチャンネ
ル間隔にすることに対する条件とは矛盾することになる。
この矛盾を鼾決するための、公知の解決案として、ロックインプロセス中に位相
ロックループのパンi・幅を切り換える方法がある。位相ロックループかロック
された条件を必要とするか、または小さい位相エラーか得られると、バント幅を
比較的広い値から狭い値へ切り換える。しかしなから上記方法はある欠点かある
。
切り換えの瞬間を判断しなければならず、切り換え可能なループ式フィルタばか
りでなくかかる↑り断を行う装置およびスイッチング自体を構成しなければなら
ない。その池の方法、例えばVCOを制御するフィルタにおける電圧をプリセッ
トするような方法ら知られている。これら方法のほとんとは、位相ロックループ
がロックインするプロセスをスピードアップし、ロックした状態中にループを狭
く維持するのに余分な部品か必要となる。従って、多数の余分な部品をシステム
に加えることなく、乱れのレベルを低くしたまま迅速なロックインを行うことか
できる、新しい位相ロックループに対する要求がある。
従来の周波数シンセサイザーの別の問題は、周波数シンセサイザーの部品を調節
しなけれはならないことである。位相ロックループのあるパラメータは、常時1
1確に知られているわけてはないので、Jj4波数シンセサイザーの伝達関数は
正確にr利することは1月難である。この結果、コンデンサと同様に、位相ロッ
クループの部品し調節しなけれはならず、周波数シンセサイザーの性能を最適に
するには費用のかかることである。従って、最適な性能を得るのに、調節か不要
な周波数シンセサイザーに対する要求かある。
開示のa要
本発明は、周波数を高速で変えることかできる位相ロックループタイプの周波数
ンンセ→)−イザーを提供するものである。このノンセサイ→ノ゛−はバント幅
か狭いので、乱れのレベルは低い。このノンセサイ→ノ゛−は密なチャンネル間
隔を有することしてきる。シンセサイザーは明らかに余分な部品を有せず、プル
ゼロ相殺方法として知られている方法を用いる。本発明は、閉ループの伝達関数
の一つ以上の極を周波数変更により導入されたゼロにより相殺するように、位相
ロックループの周波数を変える。従って、技術レベルに従って設J1されたPL
Lシンセサイザーと対照的に、この真の位IIロックループ最適化法は、位相ロ
ックループ自体を含むたけてなく、切り換えを行う方法も含む。切り換え能力は
、はとんどすべてのシンセサイザーて固f1°のものであるのて、本発明を実施
するのに、仮に余分/j部品を必要とするとしても極くわずかしか必要でない。
本発明ではある周波数から別の周波数に単にスイッチングするのでなく、シンセ
サイザーは新しい周波数に段階的にスイッチングされる。このスイッチング関数
のステップは、5Inされ、および/またはコン1−ローラユニット内のメモリ
に記憶される。従って、かなり狭いループバントを備えた位相ロックループは、
限度時間内にほぼ所望の周波数にセトリングすることかできる。位相ロックルー
プは新しい周波数に急速にセトリングするが、小さい残留位相、すなわち周波数
エラーも生じ?する。しかしながらこの小さいエラーは級数的になくなる。従来
の周波数7レセサイザーではロックインプロセスは、完全周波数シフトに等しい
エラーから始まる指数的漸近線状に減衰する周波数エラーに沿って進行する。
別の実施例では、本発明は性能をJitaにするのに位相ロックループの部品を
調節する必要かない周波数シンセサイザーを開示している。本発明では、周波数
シンセサイザーの周波数をまず従来のように、すなわち−回のステップでスイッ
チングする。次に位相ロックループの応答を測定し、このレスポンスからスイッ
チング関数のステップをδlf’f、する。この結果、位相ロックループのハー
ドウェアを調節することな(、周波数シンセサイザーの性能を最適化できる。
図面の簡単な説明
添f:1図面と共に、次の説明を読めば、当業者には本発明のこれらの特徴およ
び利、古、およびそれ以外の特徴および利点が容易に明らかとなる。
第1図は、従来の位相ロックループ周波数シンセサイザーのブロック図である。
第2図は、本発明の一実施例の位相ロックループ周波数シンセサイザーのブロッ
ク図である。
第3図は、本発明に係わる実施例と比較される従来のシンセサイザーの時間に対
する出力周波数の図である。
第4図は、本発明および従来の時間に対する制御入力周波数の図である。
第5図は、本発明の別の実施例の位相ロックループ周波数シンセサイザーの図で
ある。
好ましい実施例の説明
次に第2図を参照する。このブロック図は、本発明の一実施例の周波数シンセサ
イザ−20を示している。この周波数シンセサイザー20は水晶発振器または他
の適当な周波数源により発生された入力信号f□1に応答する。この信号f f
f1alは分周器21に印加され、分周器21は除数Rによりこの信号を割り、
適当な基準信号f7..を発生する。この適当な基準信号f1..は、位相検出
器22に印加される。位相検出器22は基準信号f11.の周波数と、下記の第
2分周器25により出力される信号の周波数を比較する。位相検出器22はエラ
ー信号Eを発生し、このエラー信号はフィルタ23へ出力される。位相検出器2
2の出力は、フィルタ23てフィルタ処理され、VCO24へ印加され、信号f
11.を発生する。信号f、2.は次に分周器25へ印加され、分周器25はこ
の信号を除数Nて割り、(H号f、を発生する。信号f、は、位相検出器22へ
印加され、ここで信号f1..と比較される。位相検出器22の出力は、信号f
ratとf、との位相差を示すエラー信号Eである。エラー信号Eはフィルタ
処理され、フィルタ信号Uを発生ずるか、このフィルタ信号UはVCO24の制
御に使用される。本発明ではシンセサイザーは一連のステップを経である周波数
がら別の周波数に切り換えられる。これらステップはji算されており、制御ユ
ニット26に記憶されている。
本発明の好ましい実施例では、位相ロックループ周波数シンセサイザーは閉ルー
プのfzJ関数またはエラー関数のすへての主極か同し値にあり、虚数部分は含
まなしVンセサイザーである。しかしながら本発明は、実数の極しか存しない位
相ロックループ1云達関数に限定されるものではない。複素庵は、人力制御関数
においてステップかより少ないという利点をもたらすが、独立した周波数ステッ
プ時間および振+l+値を必要とする。あるチャンネルから別チャンネルに周波
数が変わるには、相段ず−\き極と同し数だけのステップを必要とする。従って
例えば3次の位相ロックルーブンンセサイサーは、現在の周波数から所望の周波
数へ変更するのに4つのステップを必要とすることになる。こ第1らステップ数
は位相ロックループのエラーまたは伝達関数における極に一致しなけれはならな
いゼロに対応する永続性および振II+によって構成されている。最終ステップ
を実行した後は、周波数または位相エラーかほぼゼロとなる。
次に」−記プロセスの一例について述へる。第3図は従来の周波数シンセサイザ
ーおよび本発明の周波数シンセサイザーのセトリング時間を示す。本例では、3
次の位相Uノクループノンセザイサーの周波数が周波数flから周波数f2に変
化する。従来の位相ロソクルーブシンセザイザーでは、周波数flがら周波数f
2に変更するのに一つのステップしか実行しない。
しカルなから、本発明に係オ)る位相ロックループでは、図4に示すように4つ
のステップDLD2、D3およびDiにて周波数の変更を行う。その振111が
次のように選Uくされるとすれば、
Di−D4/(1−a)’
D>Di(1−3a)/(1−a)’
D3−D4(1−3m+3a勺/(1−a)3D41−f2−fl
ここてa = I / eてありe−自然対数の底である、周波数の変化の関数
は次のように示すことかできる。
D4m(1−as−”)’/5(1−、)! (式l)ここでS−ラプラス演算
子、劃−個々の入力周波数のステップの時間である。この関数は、位相ロツタル
ーブの入力であり、このループのイ」関数は次のようになる。
Ml殺すべき極は、S”−Cにあり、ここてC二極の周波数である。本例ては、
T=l/cを使用した。式2を乗算した場合、式1から生じる位相ロックループ
の作動により、3Tに等しい限られた時間の後に、fv、、=D4+f lか生
しる。
七口極を相殺する方法は、多くの方法て自然に実行できろ。すなわち基準分周器
における分周比Rを変えるか、または分周器における分周比Nを変えるかのいず
れかにより、fl、。を変える方法により行うことができる。本発明の周波数シ
ンセサイザーのセトリング時間は、第3図において曲線32て示される。曲線3
2と曲線30とを比較することにより判るように、シンセサイザーの周波数は一
つのステップでなくて、一連のステップで周波数変更を行うと、より速く所望の
周波数に安定する。
次に第5図を参照する。このブロック図は本発明の別の実施例の周波数シンセサ
イザーを示している。本発明のこの実施例では、位相ロックループの部品を調節
することなく、周波数シンセサイザーのせ1−リング時間を最適化できる。本発
明の利点をフルに活用するため、一連のステップのスイッチング関数を周波数シ
ては、周波数シンセサイザー
数に切り換えられ、次にスイッチング関数のステップを51算する。
次に、周波数シンセサイザ−50の作動について説明する。この周波数シンセサ
イザー50は水晶発振器または池の適当な周波数源により発生された入力信号f
、、、、にLl、:答できる。この信号−f !mmlは、分17i器5Iに印
IJ11され、分周器51は信号を除数Rて割り、適当な基準信号f1..を発
生する。この適当な基準信号f1..は位相検出器52に印1」11される。位
相検出器52は、基準信号f、□の周波数と、下記の第2分周器55により出力
される信号の周波数とを比較する。
位相検出器52は、エラー信号Eを発生し、この信号はフィルタ53へ出力され
る。位相検出器52の出力は、フィルタ53によりフィルタ処理され、VCO5
4・“・印加され、信号f1、。を発生する。次にこの信号f wceは分周器
55へ印加され、この分周器55はこの信号を除数Nて割り、信号f、を発生す
る。この信号r、は(+78 !検出器52へ印1111され、ここでこの信号
は(iTh’)f、、Iと比較される。
位相検出器52の出力は、信17 f、□とf、どの位相差を示すエラー信号E
である。このエラー信号Eはフィルタ処理され、VCO54を制御するのに使用
されるフィルタ信号Uとなる。本実施例では、エラー信号Eは記録、41算ユニ
ツト57へ送られ、二こに記憶される。別の実施例では、エラー信号Eは、制御
ユニット5Gへ送られ、このユニットに記録される。
本実施例ては、周波数シンセサイザ−50の周波数か一回のステップて所望の周
波数に切り換えられる際に、周波数シンセサイザ−50の応答をθ1定する。周
波数を変える際に、位N1検出器50により位相エラーを検出し、記録/計算ユ
ニット57にエラー信号またはステップ応答か記録される。公知のいくつかの方
法のうちの一つを用いることにより、記録されたデータから記録/計算ユニット
57て最適なソリーズの周波数ステップをit[できる。例えばシステムのふる
まいを特rj1f1゛けるのにステップ応答を用いるシステムの入出力関係を記
述するデュハメル(Duhamel )重ね合わせ積分を用いることにより、周
波数ステップを計算できる。これとは異なり、高速フーリエ変換法を用いて周波
数ステップを計算することもてきる。次に周知の曲線適合方法により、位相ロッ
クループの生じた伝達関数の定数を決定し、記録された位相エラーに最もよく合
わせることかてきる。
nf&に、制圓ユニッl□ 56 t、’:5i′nされたステップを記憶し、
その後使用する場合、そこから再呼び出しすることかできる。
量子で好ましい実施例を参照して本発明について説明したが、これまで用いた用
語は本発明を限定するものではなく、本発明を説明する用語であり、更に広義の
本発明の真の範囲および精神から逸脱することなく、添f−1シた請求の範囲を
検討することにより変形か可能であると理解すべきである。
Claims (30)
- 1.位相ロックループを使用して基準信号にロックされる選択可能な出力周波数 を有する信号発生器であって、 基準信号を発生する第1分周器と、 基準信号と第2信号からエラー信号を発生するための位相検出器と、エラー信号 をフィルタ処理してエラー信号から信号成分を除く、フィルタと、前記フィルタ 処理されたエラー信号から出力信号を発生するための電圧制御発振器と、 発振器の出力信号を分周して第2信号を発生する、第2分周手段と、制御ステッ プで前記信号発生器の出力周波数を変えて選択された出力周波数を迅速に得る手 段とを備え、出力周波数を変えるための制御ステップは信号発生器の伝達関数に おける少なくとも一つの極をほぼ相殺する長さおよび振幅を有する信号発生器。
- 2.極−ゼロ相殺法を用いて発化器の伝達関数における少なくとも一つの極を相 殺する請求項1記載の信号発生器。
- 3.第1分周器の分周比を変更することにより、出力信号を変える請求項1記載 の信号発生器。
- 4.第2分周器の分周比を変更することにより、出力信号を変える請求項1記載 の信号発生器。
- 5.周波数変更により生じたゼロにより、伝達関数の少なくとも一つの極を相殺 する請求項1記載の信号発生器。
- 6.出力周波数を変えるためのステップを制御ユニットて計算する請求項1記載 の信号発化器。
- 7.出力周波数を変えるためのステップを制御ユニットに記憶する請求項1記載 の信号発化器。
- 8.出力周波数を変えるためのステップ数は、信号発生器の伝達関数における極 の数に等しい請求項1記載の信号発生器。
- 9.第1除数により入力信号を分周して基準信号を発生する第1分周手段と、前 記基準信号と第2信号からエラー信号を発生する位相検出手段と、エラー信号を フィルタ処理してエラー信号から信号成分を除くフィルタ手段と、前記フィルタ 処理されたエラー信号から出力信号を発生する電圧制御発振手段と、 第2除数により出力信号を分周して第2信号を発生する第2分周手段と、制御ス テップて出力周波数を変えて選択された出力周波数を発生する制御手段とを備え 、出力周波数を変えるための制御ステップは周波数シンセサイザーの伝達関数に おける少なくとも一つの極をほぼ相殺する長さおよび振幅を有する周波数シンセ サイザー。
- 10.極−ゼロ相殺法を用いて発生器の伝達関数における少なくとも一つの極を 相殺する請求項9記載の周波数シンセサイザー。
- 11.第1分周手段の分周比を変更することにより、出力信号を変える請求項9 記載の周波数シンセサイザー。
- 12.第2分周手段の分周比を変更することにより、出力信号を変える請求項9 記載の周波数シンセサイザー。
- 13.周波数変更により生じたゼロにより、伝達関数の少なくとも一つの極を相 殺する請求項9記載の周波数シンセサイザー。
- 14.出力周波数を変えるためのステップを前記制御ユニットで計算する請求項 9記載の周波数シンセサイザー。
- 15.出力周波数を変えるためのステップを前記制御ユニットに記憶する請求項 9記載の周波数シンセサイザー。
- 16.出力周波数を変えるためのステップ数は、信号発生器の伝達関数における 極の数に等しい請求項9記載の周波数シンセサイザー。
- 17.位相ロックループを使用して基準信号にロックされる選択可能な出力周波 数を有する信号発生器であって、 基準信号を発生するための第1分周器と、基準信号と第2信号からエラー信号を 発生するための位相検出器と、エラー信号をフィルタ処理してエラー信号から信 号成分を除くフィルタと、フィルタ処理されたエラー信号から出力信号を発生す る電圧制御発振器と、発振器の出力信号を分周してだ第2信号を発生する第2分 周器と、前記信号発生器の出力周波数を一回のステップで所望の周波数に変えた 際の、前記位相検出器により検出されるエラー信号を記録し、この記録信号から スイッチング関数のための一連のステップを計算する第1手段と、前記スイッチ ング関数の前記ステップを記憶する記憶手段と、前記一連のステップで周波数を 切り換えることにより、前記信号発生器の出力周波数を前記所望の周波数に変え る制御手段とを備えた信号発生器。
- 18.出力周波数を変えるためのステップは、信号発化器の伝達関数における少 なくとも一つの極を相殺する長さおよび大きさを有する請求項17記載の信号発 生器。
- 19.極−ゼロ相殺法を用いて発生器の伝達関数における少なくとも一つの極を 相役する請求項17記載の信号発生器。
- 20.第1分周器の分周比を変更することにより、出力信号を変える請求項17 記載の信号発生器。
- 21.第2分周器の分周比を変更することにより、出力信号を変える請求項17 記載の信号発生器。
- 22.周波数変更により化じたゼロにより、伝達関数の少なくとも一つの極を相 殺する請求項18記載の信号発生器。
- 23.出力周波数を変えるためのステップを制御ユニットで計算する請求項17 記載の信号発生器。
- 24.出力周波数を変えるためのステップを制御ユニットに記憶する請求項17 記載の信号発生器。
- 25.出力周波数を変えるためのステップ数は、信号発生器の伝達関数における 極の数に等しい請求項17記載の信号発生器。
- 26.前記スイッチング関数の前記ステップは、デュハメル重ね合わせ積分を用 いて計算される請求項17記載の信号発生器。
- 27.前記スイッチング関数の前記ステップは、高速フーリエ変換法を用いて計 算される請求項17記載の信号発生器。
- 28.前記第1手段、前記記憶手段および前記制御手段は単一手段に含まれる制 御手段17記載の信号発生器。
- 29.選択可能な出力周波数は、周波数ロックループを用いて基準信号にロック される請求項1記載の信号発生器。
- 30.選択可能な出力周波数は、周波数ロックループを用いて基準信号にロック される請求項17記載の信号発生器。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US985,965 | 1992-12-04 | ||
US07/985,965 US5371480A (en) | 1992-12-04 | 1992-12-04 | Step controlled signal generator |
PCT/SE1993/001030 WO1994014243A1 (en) | 1992-12-04 | 1993-11-29 | Frequency synthesizer for quick returning |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07506235A true JPH07506235A (ja) | 1995-07-06 |
Family
ID=25531950
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6514042A Pending JPH07506235A (ja) | 1992-12-04 | 1993-11-29 | 高速復帰周波数シンセサイザー |
Country Status (11)
Country | Link |
---|---|
US (1) | US5371480A (ja) |
EP (1) | EP0625292B1 (ja) |
JP (1) | JPH07506235A (ja) |
KR (1) | KR100293881B1 (ja) |
CN (1) | CN1048598C (ja) |
AU (1) | AU669417B2 (ja) |
CA (1) | CA2129450A1 (ja) |
DE (1) | DE69324477T2 (ja) |
MY (1) | MY109070A (ja) |
TW (1) | TW247379B (ja) |
WO (1) | WO1994014243A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012109780A (ja) * | 2010-11-17 | 2012-06-07 | Asahi Kasei Electronics Co Ltd | Pll回路 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3033654B2 (ja) * | 1993-08-23 | 2000-04-17 | 日本電気株式会社 | Pll周波数シンセサイザ |
DE4336239A1 (de) * | 1993-10-23 | 1995-04-27 | Sel Alcatel Ag | Schaltungsanordnung für einen Taktgenerator |
US5486792A (en) * | 1995-03-06 | 1996-01-23 | Motorola, Inc. | Method and apparatus for calculating a divider in a digital phase lock loop |
JP3256422B2 (ja) * | 1995-10-23 | 2002-02-12 | 日本電気株式会社 | 周波数シンセサイザ |
JP3371672B2 (ja) * | 1996-03-22 | 2003-01-27 | ソニー株式会社 | マスタリング装置 |
JP3324401B2 (ja) * | 1996-07-25 | 2002-09-17 | 松下電器産業株式会社 | Pll回路 |
KR100253153B1 (ko) * | 1996-12-23 | 2000-04-15 | 윤종용 | 협대역전압제어발진기를이용한광대역위상동기루프회로 |
FI107479B (fi) | 1997-08-06 | 2001-08-15 | Nokia Networks Oy | Askelohjattu taajuussyntetisaattori |
US6049254A (en) * | 1997-10-16 | 2000-04-11 | Oasis Design, Inc. | Phase-locked loop which can automatically adjust to and lock upon a variable input frequency |
DE69829270T2 (de) * | 1998-04-03 | 2005-07-28 | Motorola Semiconducteurs S.A. | Frequenzsynthetisierer |
US6140882A (en) * | 1998-11-23 | 2000-10-31 | Tropian, Inc. | Phase lock loop enabling smooth loop bandwidth switching |
EP1030453A1 (en) * | 1999-01-20 | 2000-08-23 | Sony International (Europe) GmbH | A method for reducing transition time in a PLL frequency synthesizer having a programmable frequency divider |
DE10028069A1 (de) * | 2000-05-05 | 2001-12-13 | Atmel Germany Gmbh | Verfahren zur Erzeugung einer Frequenz mittels PLL-Schaltung |
JP4546716B2 (ja) * | 2003-11-10 | 2010-09-15 | シャープ株式会社 | Pllクロック信号生成回路 |
DE102004030841A1 (de) * | 2004-06-25 | 2006-01-26 | Siemens Ag | Verringerung der Einschwingzeit und Kompensation von Phasenfeldern von auf Phasenregelkreisen basierenden Frequenzsynthesizern |
US7430676B2 (en) * | 2006-03-03 | 2008-09-30 | Apple, Inc. | Method and apparatus for changing the clock frequency of a memory system |
TWI666879B (zh) * | 2018-05-25 | 2019-07-21 | 茂達電子股份有限公司 | 快速鎖定的數位鎖相迴路及其快速鎖定方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3740671A (en) * | 1972-04-06 | 1973-06-19 | Nasa | Filter for third-order phase-locked loops |
US4568888A (en) * | 1983-11-08 | 1986-02-04 | Trw Inc. | PLL Fast frequency synthesizer with memories for coarse tuning and loop gain correction |
US4672632A (en) * | 1984-02-03 | 1987-06-09 | Motorola, Inc. | Optimized communications system and method employing channel synthesis and phase lock detection |
IL71718A (en) * | 1984-05-01 | 1990-01-18 | Tadiran Ltd | Millimeter wave frequency synthesizer |
US4603305A (en) * | 1984-07-24 | 1986-07-29 | Cushman Electronics, Inc. | Apparatus and method for sweep oscillator calibration |
US4745371A (en) * | 1985-08-02 | 1988-05-17 | Libera Developments Limited | Phase-locked digital synthesizer |
GB2181911B (en) * | 1985-10-21 | 1989-09-20 | Wiltron Measurements Ltd | Improvements in and relating to signal generators |
US4771250A (en) * | 1987-08-13 | 1988-09-13 | United States Of America As Represented By The Administrator, National Aeronautics And Space Adminstration | Digital phase-lock loop having an estimator and predictor of error |
US4792768A (en) * | 1987-11-06 | 1988-12-20 | Hewlett-Packard Company | Fast frequency settling signal generator utilizing a frequency locked-loop |
US4885553A (en) * | 1988-11-30 | 1989-12-05 | Motorola, Inc. | Continuously adaptive phase locked loop synthesizer |
US5055803A (en) * | 1990-12-14 | 1991-10-08 | Motorola, Inc. | Parameter tolerant PLL synthesizer |
US5068625A (en) * | 1990-12-14 | 1991-11-26 | Motorola, Inc. | Method for fast frequency acquisition in a phase locked loop |
US5140284A (en) * | 1991-02-20 | 1992-08-18 | Telefonaktiebolaget L M Ericsson | Broad band frequency synthesizer for quick frequency retuning |
-
1992
- 1992-12-04 US US07/985,965 patent/US5371480A/en not_active Expired - Lifetime
-
1993
- 1993-11-27 KR KR1019940702661A patent/KR100293881B1/ko not_active IP Right Cessation
- 1993-11-29 CA CA002129450A patent/CA2129450A1/en not_active Abandoned
- 1993-11-29 DE DE69324477T patent/DE69324477T2/de not_active Expired - Lifetime
- 1993-11-29 WO PCT/SE1993/001030 patent/WO1994014243A1/en active IP Right Grant
- 1993-11-29 AU AU56624/94A patent/AU669417B2/en not_active Ceased
- 1993-11-29 EP EP94902153A patent/EP0625292B1/en not_active Expired - Lifetime
- 1993-11-29 JP JP6514042A patent/JPH07506235A/ja active Pending
- 1993-11-30 MY MYPI93002531A patent/MY109070A/en unknown
- 1993-12-03 CN CN93121703A patent/CN1048598C/zh not_active Expired - Lifetime
- 1993-12-07 TW TW082110324A patent/TW247379B/zh active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012109780A (ja) * | 2010-11-17 | 2012-06-07 | Asahi Kasei Electronics Co Ltd | Pll回路 |
Also Published As
Publication number | Publication date |
---|---|
EP0625292B1 (en) | 1999-04-14 |
CA2129450A1 (en) | 1994-06-05 |
DE69324477D1 (de) | 1999-05-20 |
US5371480A (en) | 1994-12-06 |
EP0625292A1 (en) | 1994-11-23 |
MY109070A (en) | 1996-11-30 |
TW247379B (ja) | 1995-05-11 |
CN1090443A (zh) | 1994-08-03 |
KR100293881B1 (ko) | 2001-09-17 |
KR950700639A (ko) | 1995-01-16 |
AU5662494A (en) | 1994-07-04 |
CN1048598C (zh) | 2000-01-19 |
DE69324477T2 (de) | 1999-08-05 |
AU669417B2 (en) | 1996-06-06 |
WO1994014243A1 (en) | 1994-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH07506235A (ja) | 高速復帰周波数シンセサイザー | |
US8098110B2 (en) | Phase locked loop apparatus with selectable capacitance device | |
US6504437B1 (en) | Low-noise, fast-lock phase-lock loop with “gearshifting” control | |
KR20070009749A (ko) | 주파수 합성기의 적응 주파수 조정장치 | |
EP1057265A1 (en) | Phase lock loop enabling smooth loop bandwidth switching | |
JP4742219B2 (ja) | 電圧制御発振器プリセット回路 | |
US7436264B2 (en) | Charge supply apparatus and method in frequency synthesizer | |
JP2844390B2 (ja) | パラメータに寛容なpllシンセサイザ | |
WO1998016013A1 (en) | Frequency synthesizer having phase error feedback for waveform selection | |
KR101874104B1 (ko) | 소형 하이브리드 주파수 합성기 | |
JPH05347558A (ja) | 高速ロックアップ・シンセサイザ | |
KR100222673B1 (ko) | 위상고정루프회로 | |
JP3246459B2 (ja) | 刻時同期方法及び刻時同期回路 | |
JP3322331B2 (ja) | Pll回路 | |
KR200157538Y1 (ko) | 무조정 전압제어발진기를 가진 위상제어루프회로 | |
JPH05110432A (ja) | Pll周波数シンセサイザ | |
JP2004096470A (ja) | 位相ロックドループ回路 | |
JPH0786931A (ja) | 周波数シンセサイザ | |
KR100738334B1 (ko) | 가변 밴드폭을 출력시키기 위한 루프 필터 및 그를 이용한위상 동기 루프 주파수 합성기 | |
JPH0797745B2 (ja) | 位相同期回路 | |
JPH04111533A (ja) | Pll回路 | |
JPH09116432A (ja) | 可変周波数発生装置およびその出力周波数制御方法 | |
JPH05259904A (ja) | 周波数シンセサイザ | |
KR19980026106A (ko) | 주파수 체배장치 | |
JPH0488722A (ja) | 位相同期発振回路 |