KR100293881B1 - 급속귀환용주파수합성기 - Google Patents

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Abstract

출력 주파수가 최종 주파수 값에 도달하기 위해 일련의 단계들에서 변화되는 위상 고정된 루프 주파수 합성기에 관한 것이다. 단계들은 계산되고 제어 장치내의 메모리에 저장된다. 단계들은 합성기의 전달 함수의 폴들을 거의 상쇄시키도록 선택된다. 위상 고정된 루프는 여분의 성분들의 부가없이 증가된 스위칭 속도를 제공한다.

Description

[발명의 명칭]
급속 귀환용 주파수 합성기
[도면의 간단한 설명]
제1도는 종래 기술의 위상 고정된 루프 주파수 합성기의 블럭 다이어그램.
제2도는 본 발명의 한 실시예의 위상 고정된 루프 주파수 합성기의 블럭 다이어그램.
제3도는 본 발명에 따른 합성기와 비교되는 종래 기술의 합성기에 대한 시간 함수로서의 출력 주파수 다이어그램.
제4도는 본 발명 및 종래 기술에 따른 시간 대 제어된 입력 주파수 함수의 다이어그램.
제5도는 본 발명의 다른 실시예의 위상 고정된 루프 주파수 합성기의 블럭 다이어그램.
[발명의 상세한 설명]
발명의 분야
본 발명은 위상 고정된 루프(phase locked loop)를 가지는 형태의 주파수 합성기에 관한 것으로, 특히 외란(disturbance)를 억제하면서 주파수들을 급속하게 스위치시킬 수 있는 향상된 주파수 합성기에 관한 것이다.
발명의 배경
위상 고정된 루프는 전형적으로 위상 검출기, 필터 및 전압 제어 발진기(voltage controlled oscillator : VCO)를 포함하는 공지된 회로이다. 안정된 입력 신호 또는 기준 신호가 입력 신호를 전압 제어 발진기(voltage controlled oscillator)의 출력과 비교하는 위상 검출기에 인가된다. 위상 검출기의 출력 신호는 입력 신호와 전압 제어 발진기의 출력 신호 사이의 위상차를 나타낸다. 위상 검출기의 출력 신호는 필터된다. 그 다음에, 필터된 신호를 전압 제어 발진기를 제어하기 위해 에러 신호로서 사용되어, 전압 제어 발진기의 주파수가 안정된 입력 신호의 주파수를 트랙(track)하도록 한다.
제1도에 도시된 바와 같이 PLL(10)을 갖는 주파수 합성기를 사용하여 주의 깊게 선정된 주파수 fvco를 갖는 서로 다른 신호를 발생시키는 것은 본 기술 분야에 숙련된 자들에게 공지되어 있다. PLL(10)은 입력 신호 fxtal을 제공하는 수정원(crystal source)에 고정된 제어 가능한 발진기 VCO(14)를 포함한다. VCO 신호 fvco의 주파수는 주파수 fv를 가지는 신호를 얻기 위해 전형적으로 제수(division number) N을 가지는 제어 가능한 분할기(15)에 의해 분할된다. 그 다음에, 신호 fv는 제수 R을 갖는 주파수 분할기(11)에 의해 수정 주파수원으로부터의 입력 신호 fxtal을 분할시킴으로써 유도되는 기준 신호 fref에 비교된다. 위상 검출기(12)내에서의 주파수 fref및 fv를 가지는 신호들의 비교는 제어 또는 에러 신호 E를 발생시킨다. 제어 신호 E는 신호 fref및 fv로부터 각각 발산하는 신호 성분들을 제거하기 위해 필터(13)에 의해 필터된다. 필터된 신호 U는 평형 상태(balanced condition)에 도달되도록 VCO(14)를 제어한다[fvco= fxtalx (N/R)]. 다른 제수 N 및 R을 각각 선택함에 의해, 서로 다른 주파수들이 상대적으로 높은 정확도로 달성될 수 있다. 이러한 형태의 주파수 합성기에서, 주파수는 제수 R 및 N의 선택에 의해 변화될 수 있다. 새로운 주파수가 선택된 후, 평형 상태에 도달하기까지는 얼마간의 시간이 요구된다. 요구되는 시간은 일반적으로 필터(13)에 좌우된다. 많은 응용들에서, 안정된 출력 신호 fvco를 빠르게 달성하는 것이 필요하다. 따라서, 필터(13)은 상대적으로 넓은 대역폭을 갖도록 설계된다. 또한, 기준 주파수 fref에 관하여 필터(13)의 대역폭은 fref및 fv로부터 얼마만큼 큰 외란이 VCO(14)를 통해 누출되는지를 결정한다. 따라서, 필터(13) 및 기준 주파수 fref가 VCO출력신호 fvco에서의 외란의 레벨을 결정한다. 기준 주파수 fref와 동일하거나 큰 최소의 채널 간격이 필요하다. 그러므로, 순수 신호에 대한 요구는 상대적으로 빠른 고정-인(locked-in) 및 상대적으로 조밀한 채널 간격에 대한 요구와 상충한다.
이러한 상충하는 문제를 해결하기 위한 공지된 해결법은 고정-인 프로세스동안 위상 고정된 루프의 대역폭을 스위치하는 것이다. 위상 고정된 루프가 고정된 상태를 획득하거나 작은 위상 에러가 얻어지는 순간, 대역폭은 상대적으로 넓은 값에서 좁은 값으로 변화된다. 그러나, 상기 방법은 결점을 갖는다. 스위칭 순간이 결정되어야 하고, 이러한 결정 및 스위칭을 위한 장비 및 스위치 가능한 루프 필터가 요구된다. 다른 방법, 예를 들어 VCO를 제어하는 필터에 전압을 프리셋팅하는 방법이 공지되어 있다. 이들 방법들 대부분은 위상 고정된 루프 고정-인 프로세스를 가속시키고 고정된 상태동안 루프를 좁게 유지하기 위한 여분의 성분들을 요구한다. 따라서, 시스템에 많은 여분의 성분들을 부가하지 않고 낮은 외란 레벨과 함께 빠르게 고정-인 될 수 있는 새로운 위상 고정된 루프가 요구된다.
종래의 주파수 합성기가 갖는 다른 문제는 주파수 합성기의 성분들이 트림(trim)되어야 한다는 것이다. 위상 고정된 루프의 일부 파라미터들이 항상 정확하게 공지되지는 않기 때문에, 주파수 합성기의 전달 함수(transfer function)를 정확하게 예견하기는 어렵다. 결과로서, 주파수 합성기의 성능을 최상으로 하기 위해 캐패시터와 같은 위상 고정된 루프의 성분들이 트림되어야 하므로 비용이 많이 든다. 따라서, 최상의 성능을 억기 위해 트림되지 않아도 되는 주파수 합성기가 요구되었다.
발명의 용약
본 발명은 빠른 속도로 주파수를 변화시키는 위상 고정된 루프 형태의 주파수 합성기를 제공한다. 이 합성기는 좁은 대역 폭을 가지므로, 저 레벨의 외란을 갖는다. 이 합성기는 또한 조밀한 채널 간격을 가질 수 있다. 이 합성기는 어떠한 여분의 성분들도 갖지 않지만, 풀 제로 상쇄(pull zero cancelation)로서 공지된 방법을 사용한다. 본 발명은 폐쇄된 루프 전달 함수의 1개 또는 그 이상의 폴(pole)이 주파수 변화에 의해 유도되는 제로에 의해 상쇄되는 방식으로 위상 고정된 루프의 주파수를 변화시킨다. 이렇게 하여, 종래 기술에 따라 설계된 PLL 합성기들과 대비하여, 새로운 위상 고정된 루프 최적화는 위상 고정된 루프 뿐만아니라 스위치되는 방식도 또한 포함한다. 스위칭 능력은 거의 모든 합성기들에서 고유하기 때문에, 본 발명을 구현시키기 위해 극히 적은 여분의 성분들이 요구될 수도 있다.
본 발명에서, 합성기는 단지 한 주파수에서 다른 주파수로의 스위칭 대신에 단계들에서 새로운 희망 주파수로 스위치된다. 스위칭 기능의 단계들은 계산될 수 있고 제어 장치내의 메모리에 저장된다. 그러므로, 아주 협소한 루프 대역 폭을 갖는 위상 고정된 루프가 제한된 시간안에 희망 주파수로 근사적으로 정정될 수 있다. 위상 고정된 루프가 새로운 주파수로 급속하게 정정되는 동안, 작은 잔류 위상 또는 주파수 에러가 가능하다. 그러나, 작은 에러는 지수 함수적으로 감쇠한다. 종래의 주파수 합성기에서, 고정-인 프로세스는 전체 주파수 시프트와 동일한 에러로 시작하는 지수 함수적인 점근 감쇠 주파수 에러(exponential asymptotic decaying frequency error)를 따라 진행한다.
다른 실시예에서, 본 발명은 위상 고정된 루프의 성분들이 최상의 성능을 제공하기 위해 트림될 필요가 없는 주파수 합성기를 제공한다. 본 발명에서, 주파수 합성기의 주파수는 종래 방식 즉, 1개의 단계에서 먼저 스위치된다. 그 다음에, 위상 고정된 루프의 응답이 스위칭 기능의 단계들을 계산함으로써 측정된다. 결과로서, 주파수 합성기의 성능이 위상 고정된 루프의 하드웨어를 트리밍하는 것 없이 최상화될 수 있다.
본 발명의 상기 및 다른 특징들 및 장점들은 첨부된 도면을 참조하여 후술될 내용으로부터 본 기술 분야에 통상적인 기술을 가진 자들에게 쉽게 이해될 것이다.
양호한 실시예의 설명
제2도를 참조하면, 본 발명의 한 실시예의 위상 고정된 루프 주파수 합성기의 블럭 다이어그램이 도시되어 있다. 주파수 합성기(20)은 수정 발진기 또는 다른 적당한 주파수원에 의해 발생되는 입력 신호 fxtal에 응답한다. 신호 fxtal은 적당한 기준 신호 fref를 제공하기 위해 제수 R로 이 신호를 분할하는 주파수 분할기(21)에 인가된다. 적당한 기준 신호 fref는 위상 검출기(22)에 인가된다. 위상 검출기(22)는 기준 신호 fref의 주파수를 후술될 제2 주파수 분할기(25)에 의해 출력되는 신호의 주파수와 비교한다. 위상 검출기(22)는 필터(23)에 출력되는 에러 신호 E를 발생시킨다. 위상 검출기(22)의 출력은 필터(23)에 의해 필터되어 신호 fvco를 발생시키기 위해 VCO(24)에 인가된다. 그 다음에, 신호 fvco는 신호 fv를 발생시키기 위해 제수 N으로 이 신호를 분할하는 주파수 분할기(25)에 인가된다. 신호 fv는 신호 fref와 비교되기 위해 위상 검출기(22)에 인가된다. 위상 검출기(22)의 출력은 신호 fref와 신호 fv사이의 위상차를 나타내는 에러 신호 E이다. 에러 신호 E는 VCO(24)를 제어하는데 사용되는 필터 신호 U를 제공하기 위해 필터된다. 본 발명에서, 합성기는 일련의 단계들에 의해 한 주파수에서 다른 주파수로 스위치된다. 단계들은 계산되고 제어 장치(26)에 저장된다.
본 발명의 양호한 실시예에서, 위상 고정된 루프 주파수 합성기는 폐쇄된 루프의 전달 또는 에러 함수의 모든 도미넌트 폴(dominant pole)들이 동일 값이고, 임의의 허수 부분들을 포함하지 않는다. 그러나, 본 발명이 단지 순수 실제 폴만을 갖는 위상 고정된 루프 전달 함수들에만 한정되는 것은 아니다. 복소 폴(complex pole)들은 입력 제어 기능의 단계를 줄일 수 있다는 장점이 있지만 독립적인 주파수 단계 시간 및 진폭 값들을 요구한다. 한 채널에서 다른 채널로의 주파수 변화는 상쇄될 폴들이 존재할 때 만큼의 많은 단계들을 요구한다. 그러므로, 예를 들어, 제 3차(third-order) 위상 고정된 루프 합성기는 현재의 주파수에서 희망하는 주파수로 주파수를 변화시키는데 4개의 단계를 필요로한다. 이 단계들은 위상 고정된 루프의 에러 또는 전달 함수내의 폴들을 정합시켜야 하는 제로들에 대응하는 진폭 및 지속성(durability)을 만들어낸다. 마지막 단계가 수행된 후, 주파수 또는 위상 에러는 거의 제로가 된다.
상기된 프로세스의 예가 후술된다. 제3도에는 종래 기술의 합성기와 본 발명의 합성기에 대한 정정 시간(settling time)이 도시되어 있다. 이 예에서, 제3 차수 위상 고정된 루프 합성기의 주파수는 주파수 f1에서 주파수 f2로 변화된다. 종래 기술의 위상 고정된 루프 합성기에서는 단지 1개의 단계만이 주파수 f1에서 주파수 f2로 주파수를 변화시키기 위해 수행된다.
그러나, 본 발명에 따른 위상 고정된 루프에서, 주파수 변화는 제4도에 도시된 바와 같이 4개의 단계들 D1, D2, D3 및 D4로 이루어진다. 만일 진폭들이 아래와 같이 선택되면
D1 = D4/(1-a)3
D2 = D4(1-3a)/(1-a)3
D3 = D4(1-3a+3a2)/(1-a)3
D4 = f2 - f1
(여기에서, a = 1/e 이고 e = 자연 로그의 밑수), 주파수 변화 함수는
D4 = (1-ae-sT)/s(1-a)3(식 1)
[여기에서, s = 라플라스 연산자(Laplace operator)이고, t = 개개의 입력 주파수 단계들의 지속 시간이다)로 다시 표현될 수 있다. 이 함수는 전달 함수가
3c3(s + c/3)/(s + c3) (식 2)
인 위상 고정된 루프의 입력이다. 상쇄될 수 있는 폴들은 s = -c에 있고 여기에서, c = 폴 주파수이다. 이 예에서, T = 1/c가 사용된다. 위상 고정된 루프의 행동은 식 2를 곱할 때 3T와 동일한 제한된 시간 후에 fvco= D4 + f1가 되는 식 1로부터 유도된다. 제로 폴 상쇄 방법은 여라가지 방식, 예를 들어, 기준 분할기 R 및/또는 분할기 N의 분할 비율을 변화시키는 것에 의해 fvco를 변화시키는 방식으로 이행될 수 있다. 본 발명의 주파수 합성기에 대한 정정 시간이 제3도에 곡선 32로서 도시되어 있다. 곡선 32를 곡선 30과 비교하면 알 수 있는 바와 같이, 합성기의 주파수는 주파수 변화가 1 단계에서 보다는 일련의 단계들에서 만들어 질 때, 희망 주파수로 보다 빠르게 안정된다.
제5도를 참조하면, 본 발명의 다른 실시예의 위상 고정된 루프 주파수 합성기의 블럭 다이어그램이 도시되어 있다. 본 발명의 이 실시예에서, 주파수 합성기의 정정 시간이 위상 고정된 루프의 성분들을 트리밍하지 않고 최적으로 될 수 있다. 본 발명의 장점을 최대로 얻기 위해, 스위칭 기능의 일련의 단계들이 주파수 합성기의 전달 함수를 정합시키기 위해 적당하게 디멘션(dimension)되는 것이 요구된다. 이 실시예에서, 주파수 합성기(50)의 주파수가 1개의 단계에서 희망 주파수로 맨 먼저 스위치되고, 그 다음으로, 스위칭 기능의 단계들이 계산된다.
주파수 합성기(50)의 동작이 다음에 기술된다.
주파수 합성기(50)은 수정 발진기 또는 다른 적당한 주파수원에 의해 발생되는 입력 신호 fxtal에 응답한다. 신호 fxtal은 적당한 기준 신호 fref를 제공하기 위해 제수 R로 이 신호를 분할하는 주파수 분할기(51)에 인가된다. 적당한 기준 신호 fref는 위상 검출기(52)에 인가된다. 위상 검출기(52)는 기준 신호 fref의 주파수를 후술될 제2 주파수 분할기(55)에 의해 출력되는 신호의 주파수와 비교한다. 위상 검출기(52)는 필터(53)에 출력되는 에러 신호 E를 발생시킨다. 위상 검출기(52)의 출력은 필터(53)에 의해 필터되어 신호 fvco를 발생시키기 위해 VCO(54)에 인가된다. 그 다음에, 신호 fvco는 신호 fv를 발생시키기 위해 제수 N으로 이 신호를 분할하는 주파수 분할기(55)에 인가된다. 신호 fv는 신호 fref와 비교되기 위해 위상 검출기(52)에 인가된다. 위상 검출기(52)의 출력은 신호 fref와 신호 fv사이의 위상차를 나타내는 에러 신호 E이다. 에러 신호 E는 VCO(54)를 제어하는데 사용되는 필터 신호 U를 제공하기 위해 필터된다. 본 실시예에서, 에러 신호 E는 이 신호가 저장되는 기록/계산장치(57)로 전송된다. 다른 실시예에서, 에러 신호 E는 이 신호가 기록되는 제어 장치(56)으로 전송된다.
본 실시예에서, 주파수 합성기(50)의 응답은 주파수 합성기(50)의 주파수가 1개의 단계에서 희망 주파수로 스위치될 때 측정된다. 주파수가 변화될 때, 위상 에러가 위상 검출기(52)에 의해 검출되고, 에러 신호 또는 단계응답(stepresponse)가 기록/계산 장치(57)에 기록된다. 그 다음에 최상의 일련의 주파수 단계들이 몇개의 공지된 방법들중 하나를 사용하여 기록된 데이타로부터 기록/계산 장치(57)내에서 계산될 수 있다. 예를 들어, 주파수 단계들은 시스템 행동을 특징지우는데 단계응답이 사용되는 시스템에 대한 입력-출력 관계를 기술한 두하멜 중첩 적분(Duhamel Superposition Integral)을 사용하여 계산될 수 있다. 다르게는, 고속 푸리에 변환(Fast Fourier Transform) 방법이 주파수 단계들을 계산하는데 사용될 수 있다. 그 다음에, 위상 고정된 루프의 결과적인 전달 함수의 상술들이 기록된 위상 에러를 가장 우수하게 적합하게 하기 위해 공지된 곡선 피팅 방법(curve fitting method)에 의해 결정될 수 있다. 마지막으로, 계산된 결과들이 나중의 사용을 위해 재호출될 수 있는 제어 장치(56)에 저장된다.
본 발명이 양호한 실시예들을 참조하여 기술되었지만, 본 발명이 이에 한정되는 것은 아니고, 첨부된 특허 청구의 범위의 범위 및 취지에서 벗어남없이 많은 변형들이 만들어 질 수 있음이 이해될 것이다.

Claims (30)

  1. (정정) 위상 고정 루프를 사용하여 기준 신호에 고정되는 선택 가능한 주파수를 가지는 신호 발생기에 있어서, 기준 신호를 생성하기 위한 제1 주파수 분할기; 기준 신호 및 제2 신호로부터 에러 신호를 발생시키기 위한 위상 검출기; 상기 에러 신호로부터 신호 성분들을 제거하기 위해 상기 에러 신호를 필터링하기 위한 필터; 상기 필터된 에러 신호로부터 출력 신호를 발생시키기 위한 전압 제어 발진기; 상기 발진기의 출력 신호를 분할하여 상기 제2 신호를 생성하기 위한 제2 주파수 분할기 수단; 및 선택된 출력 주파수를 빠르게 얻기 위해 제어 단계들에서 상기 신호 발생기의 출력 주파수를 변화시키기 위한 수단 -여기서, 출력 주파수를 변화시키기 위한 제어 단계들은 상기 신호 발생기의 전달 함수에서 최소한 하나의 폴(pole)을 거의 상쇄시키는 지속 시간 및 진폭을 가짐-을 포함하는 것을 특징으로 하는 신호 발생기.
  2. (정정) 제1항에 있어서, 상기 발생기의 전달 함수에서 적어도 1개의 폴을 상쇄시키기 위해 폴-제로 상쇄(pole-zero cancellation)가 사용되는 것을 특징으로 하는 신호 발생기.
  3. (정정) 제1항에 있어서, 상기 출력 신호는 상기 제1 주파수 분할기의 분할율을 변경시키는 것에 의해 변화되는 것을 특징으로 하는 신호 발생기.
  4. (정정) 제1항에 있어서, 상기 출력 신호는 상기 제2 주파수 분할기의 분할율을 변경시키는 것에 의해 변화되는 것을 특징으로 하는 신호 발생기.
  5. (정정) 제1항에 있어서, 상기 전달 함수의 적어도 1개의 폴이 상기 주파수 변화에 의해 도입되는 제로들에 의해 상쇄되는 것을 특징으로 하는 신호 발생기.
  6. (정정) 제1항에 있어서, 상기 출력 주파수를 변화시키기 위한 단계들은 제어 장치내에서 계산되는 것을 특징으로 하는 신호 발생기.
  7. (정정) 제1항에 있어서, 상기 출력 주파수를 변화시키기 위한 단계들은 제어장치내에 저장되는 것을 특징으로 하는 신호 발생기.
  8. (정정) 제1항에 있어서, 상기 출력 주파수를 변화시키기 위한 단계들의 개수는 상기 신호 발생기의 전달 함수에서의 폴들의 개수와 동일한 것을 특징으로 하는 신호 발생기.
  9. (정정) 주파수 합성기에 있어서, 기준 신호를 생성하기 위해 제1 제수로 입력 신호를 분할하기 위한 제1 주파수 분할 수단; 상기 기준 신호 및 제2 신호로부터 에러 신호를 발생시키기 위한 위상 검출 수단; 상기 에러 신호로부터 신호 성분들을 제거하기 위해 상기 에러 신호를 필터링하기 위한 필터링 수단; 상기 필터된 에러 신호로부터 출력 신호를 발생시키기 위한 전압 제어 발진 수단; 제2 제수로 출력 신호를 분할하여 상기 제2 신호를 생성하는 제2 주파수 분할 수단; 및 선택된 출력 주파수를 빠르게 얻기 위해 제어 단계들에서 상기 신호 발생기의 출력 주파수를 변화시키기 위한 제어 수단 -여기서, 출력 주파수를 변화시키기 위한 제어 단계들은 상기 신호 발생기의 전달 함수에서 최소한 하나의 폴(pole)을 거의 상쇄시키는 지속 시간 및 진폭을 가짐-을 포함하는 것을 특징으로 하는 주파수 합성기.
  10. (정정) 제9항에 있어서, 폴-제로 상쇄가 주파수 합성기의 전달 함수내의 적어도 1개의 폴을 상쇄시키는데 사용되는 것을 특징으로 하는 주파수 합성기.
  11. (정정) 제9항에 있어서, 상기 출력 주파수는 상기 제1 주파수 분할 수단의 분하율을 변경시키는 것에 의해 변화되는 것을 특징으로 하는 주파수 합성기.
  12. (정정) 제9항에 있어서, 상기 출력 주파수는 상기 제2 주파수 분할기의 분할율을 변경시키는 것에 의해 변화되는 것을 특징으로 하는 주파수 합성기.
  13. (정정) 제9항에 있어서, 상기 합성기의 전달 함수의 적어도 1개의 폴은 주파수 변경에 의해 도입되는 제로들에 의해 상쇄되는 것을 특징으로 하는 주파수 합성기.
  14. (정정) 제9항에 있어서, 상기 출력 주파수를 변화시키기 위한 단계들은 상기 제어 장치내에서 계산되는 것을 특징으로 하는 주파수 합성기.
  15. (정정) 제9항에 있어서, 상기 출력 주파수를 변화시키기 위한 단계들은 상기 제어 장치내에 저장되는 것을 특징으로 하는 주파수 합성기.
  16. (정정) 제9항에 있어서, 상기 출력 주파수를 변화시키기 위한 단계들의 개수는 합성기의 전달 함수에서의 폴들의 개수와 동일한 것을 특징으로 하는 주파수 합성기.
  17. (정정)위상 고정 루프를 사용하여 기준 신호에 고정되는 선택 가능한 출력 주파수를 갖는 신호 발생기에 있어서, 기준 신호를 생성하기 위한 제1 주파수 분할기; 상기 기준 신호 및 제2 신호로부터 에러 신호를 발생시키기 위한 위상 검출기; 상기 에러 신호로부터 신호 성분들을 제거하기 위해 상기 에러 신호를 필터링하기 위한 필터; 필터된 에러 신호로부터 출력 신호를 발생시키기 위한 전압 제어 발진기; 상기 발진기의 출력 신호를 분할하여 상기 제2 신호를 생성하는 제2 주파수 분할기 상기 신호 발생기의 출력 주파수가 1개의 단계에서 희망 주파수로 변경될 때, 상기 위상 검출기에 의해 검출된 에러 신호를 기록하고, 상기 기록된 신호로부터 스위칭 기능을 위한 일련의 단계들을 계산하기 위한 제1 수단; 상기 스위칭 기능의 상기 단계들을 저장하기 위한 저장 수단; 및 상기 일련의 단계들에서 주파수를 스위칭시킴으로써 상기 신호 발생기의 출력 주파수를 상기 희망 주파수로 변경시키기 위한 제어 수단을 포함하는 것을 특징으로 하는 신호 발생기.
  18. 제17항에 있어서, 출력 주파수를 변경시키기 위한 단계들은 신호 발생기의 전달 함수에서 적어도 1개의 폴을 거의 상쇄시키는 지속 시간 및 진폭을 가지는 것을 특징으로 하는 신호 발생기.
  19. (정정) 제17항에 있어서, 발생기의 전달 함수내의 적어도 1개의 폴을 상쇄시키기 위해 폴-제로 상쇄가 사용되는 것을 특징으로 하는 신호 발생기.
  20. (정정) 제17항에 있어서, 상기 출력 신호는 상기 제1 주파수 분할기의 분할율을 변경시킴으로써 변경되는 것을 특징으로 하는 신호 발생기.
  21. (정정) 제17항에 있어서, 상기 출력 신호는 상기 제2 주파수 분할기의 분할율을 변경시킴으로써 변경되는 것을 특징으로 하는 신호 발생기.
  22. (정정) 제18항에 있어서, 상기 전달 함수의 적어도 1개의 폴은 주파수 변경에 의해 도입되는 제로들에 의해 상쇄되는 것을 특징으로 하는 신호 발생기.
  23. (정정) 제17항에 있어서, 상기 출력 주파수를 변경시키기 위한 단계들은 제어 장치내에서 계산되는 것을 특징으로 하는 신호 발생기.
  24. (정정) 제17항에 있어서, 상기 출력 주파수를 변경시키기 위한 단계들은 제어 장치내에 저장되는 것을 특징으로 하는 신호 발생기.
  25. (정정) 제17항에 있어서, 상기 출력 주파수를 변경시키기 위한 단계들의 개수는 신호 발생기의 전달 함수에서의 폴들의 개수와 동일한 것을 특징으로 하는 신호 발생기.
  26. (정정) 제17항에 있어서, 상기 스위칭 기능의 상기 단계들은 두하멜 중첩 적분(Duhamel Superposition Integral)을 사용하여 계산되는 것을 특징으로 하는 신호 발생기.
  27. (정정) 제17항에 있어서, 상기 스위칭 기능의 단계들은 고속 푸리에 변환(Fast Fourier Transform) 방법을 사용하여 계산되는 것을 특징으로 하는 신호 발생기.
  28. (정정) 제17항에 있어서, 상기 제1 수단, 상기 저장 수단 및 상기 제어 수단은 하나의 수단에 포함되는 것을 특징으로 하는 신호 발생기.
  29. (정정) 제1항에 있어서, 선택 가능한 출력 주파수가 주파수 고정 루프를 사용하여 기준 신호에 고정되는 것을 특징으로 하는 신호 발생기.
  30. (정정) 제17항에 있어서, 선택 가능한 출력 주파수가 주파수 고정 루프를 사용하여 기준 신호에 고정되는 것을 특징으로 하는 신호 발생기.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3033654B2 (ja) * 1993-08-23 2000-04-17 日本電気株式会社 Ｐｌｌ周波数シンセサイザ
DE4336239A1 (de) * 1993-10-23 1995-04-27 Sel Alcatel Ag Schaltungsanordnung für einen Taktgenerator
US5486792A (en) * 1995-03-06 1996-01-23 Motorola, Inc. Method and apparatus for calculating a divider in a digital phase lock loop
JP3256422B2 (ja) * 1995-10-23 2002-02-12 日本電気株式会社 周波数シンセサイザ
JP3371672B2 (ja) * 1996-03-22 2003-01-27 ソニー株式会社 マスタリング装置
JP3324401B2 (ja) * 1996-07-25 2002-09-17 松下電器産業株式会社 Ｐｌｌ回路
KR100253153B1 (ko) * 1996-12-23 2000-04-15 윤종용 협대역전압제어발진기를이용한광대역위상동기루프회로
FI107479B (fi) 1997-08-06 2001-08-15 Nokia Networks Oy Askelohjattu taajuussyntetisaattori
US6049254A (en) * 1997-10-16 2000-04-11 Oasis Design, Inc. Phase-locked loop which can automatically adjust to and lock upon a variable input frequency
DE69829270T2 (de) * 1998-04-03 2005-07-28 Motorola Semiconducteurs S.A. Frequenzsynthetisierer
US6140882A (en) * 1998-11-23 2000-10-31 Tropian, Inc. Phase lock loop enabling smooth loop bandwidth switching
EP1030453A1 (en) * 1999-01-20 2000-08-23 Sony International (Europe) GmbH A method for reducing transition time in a PLL frequency synthesizer having a programmable frequency divider
DE10028069A1 (de) * 2000-05-05 2001-12-13 Atmel Germany Gmbh Verfahren zur Erzeugung einer Frequenz mittels PLL-Schaltung
JP4546716B2 (ja) * 2003-11-10 2010-09-15 シャープ株式会社 Ｐｌｌクロック信号生成回路
DE102004030841A1 (de) * 2004-06-25 2006-01-26 Siemens Ag Verringerung der Einschwingzeit und Kompensation von Phasenfeldern von auf Phasenregelkreisen basierenden Frequenzsynthesizern
US7430676B2 (en) * 2006-03-03 2008-09-30 Apple, Inc. Method and apparatus for changing the clock frequency of a memory system
JP5385888B2 (ja) * 2010-11-17 2014-01-08 旭化成エレクトロニクス株式会社 Ｐｌｌ回路
TWI666879B (zh) * 2018-05-25 2019-07-21 茂達電子股份有限公司 快速鎖定的數位鎖相迴路及其快速鎖定方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3740671A (en) * 1972-04-06 1973-06-19 Nasa Filter for third-order phase-locked loops
US4568888A (en) * 1983-11-08 1986-02-04 Trw Inc. PLL Fast frequency synthesizer with memories for coarse tuning and loop gain correction
US4672632A (en) * 1984-02-03 1987-06-09 Motorola, Inc. Optimized communications system and method employing channel synthesis and phase lock detection
IL71718A (en) * 1984-05-01 1990-01-18 Tadiran Ltd Millimeter wave frequency synthesizer
US4603305A (en) * 1984-07-24 1986-07-29 Cushman Electronics, Inc. Apparatus and method for sweep oscillator calibration
US4745371A (en) * 1985-08-02 1988-05-17 Libera Developments Limited Phase-locked digital synthesizer
GB2181911B (en) * 1985-10-21 1989-09-20 Wiltron Measurements Ltd Improvements in and relating to signal generators
US4771250A (en) * 1987-08-13 1988-09-13 United States Of America As Represented By The Administrator, National Aeronautics And Space Adminstration Digital phase-lock loop having an estimator and predictor of error
US4792768A (en) * 1987-11-06 1988-12-20 Hewlett-Packard Company Fast frequency settling signal generator utilizing a frequency locked-loop
US4885553A (en) * 1988-11-30 1989-12-05 Motorola, Inc. Continuously adaptive phase locked loop synthesizer
US5055803A (en) * 1990-12-14 1991-10-08 Motorola, Inc. Parameter tolerant PLL synthesizer
US5068625A (en) * 1990-12-14 1991-11-26 Motorola, Inc. Method for fast frequency acquisition in a phase locked loop
US5140284A (en) * 1991-02-20 1992-08-18 Telefonaktiebolaget L M Ericsson Broad band frequency synthesizer for quick frequency retuning

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Publication number Publication date
EP0625292B1 (en) 1999-04-14
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AU669417B2 (en) 1996-06-06
WO1994014243A1 (en) 1994-06-23

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