JPH09326695A - 周波数シンセサイザ - Google Patents

周波数シンセサイザ

Info

Publication number
JPH09326695A
JPH09326695A JP8142772A JP14277296A JPH09326695A JP H09326695 A JPH09326695 A JP H09326695A JP 8142772 A JP8142772 A JP 8142772A JP 14277296 A JP14277296 A JP 14277296A JP H09326695 A JPH09326695 A JP H09326695A
Authority
JP
Japan
Prior art keywords
frequency
oscillating
frequencies
voltage
oscillation frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP8142772A
Other languages
English (en)
Inventor
Tsuneo Fukazawa
恒雄 深沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP8142772A priority Critical patent/JPH09326695A/ja
Publication of JPH09326695A publication Critical patent/JPH09326695A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 本発明は、間接方式の周波数シンセサイザに
関し、動作温度の急変や発振周波数の大幅や切り替えに
柔軟かつ安定に追従することを目的とする。 【解決手段】 2つの周波数の和に亘って発振周波数を
可変し、その発振周波数の信号を生成する可変周波発振
手段11と、間接周波数合成方式の下で発振周波数の基
準となる基準周波数を与える基準信号と、可変周波発振
手段が生成した信号との位相差に適応した周波数を求
め、その周波数を2つの周波数の一方として可変周波発
振手段に与える制御手段13と、可変周波発振手段の動
作環境の変動に起因する発振周波数の変位と、その変位
の値の内、制御手段13が間接周波数合成方式の下で抑
圧できる上限の値以下の閾値との差分を求め、その差分
を2つの周波数の他方としてその可変周波発振手段に与
える周波数変位補正手段15とを備えて構成される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、基準周波数に対し
て間接方式の周波数合成処理を施すことにより所望の周
波数の信号を生成する周波数シンセサイザに関する。
【0002】
【従来の技術】近年、種々の周波数の信号を生成する多
くの電子機器には、位相ロックループ(PLL)を実現
する安価な集積回路が搭載され、その集積回路が出力す
る位相誤差を操作量として目的の周波数の信号を生成す
る間接方式の周波数シンセサイザが採用されている。
【0003】図4は、従来の周波数シンセサイザの構成
例を示す図である。図において、位相比較器81の一方
の入力には周波数が基準値fr である基準信号が与えら
れ、その出力は低域フィルタ82を介して電圧制御発振
器83の第一の制御入力に接続される。電圧制御発振器
83の出力は外部に所望の周波数f o の出力信号を与
え、かつ予め分周比mが設定された可変分周器84を介
して位相比較器81の他方の入力に接続される。
【0004】このような構成の周波数シンセサイザで
は、電圧制御発振器83から出力される出力信号(ここ
では、簡単のため、周波数がfo′ であると仮定す
る。)は可変分周器84によってm分周され、位相比較
器81はその分周の下で得られた周波数(fo′/m)の信
号と上述した基準信号との位相差に比例した瞬時値をと
る位相差信号を生成する。
【0005】低域フィルタ82は、その位相差信号の成
分の内、高調波成分や雑音成分を周波数領域で抑圧する
ことにより、出力信号の周波数fo′ と基準値fr との
周波数の差を示す電圧の誤差信号を生成する。電圧制御
発振器83は、その誤差信号の瞬時値(以下、「制御電
圧」という。)に応じて発振周波数を可変することによ
り、 fo =mfr の式で示される周波数fo の出力信号を生成する。
【0006】また、このような周波数シンセサイザにつ
いては、適用される機器の性能や仕様によっては、上述
した基準値fr や分周比mの可変幅が大きく、かつ電圧
制御発振器83の特性のバラツキがあるために、可変分
周器84、位相比較器81および低域フィルタ82から
なる位相ロックループのロック状態が解除されて復旧し
ない状態(以下、「ロック外れ」という。)を回避する
ことが要求される。
【0007】このような機器では、得られるべき発振周
波数の帯域が数メガヘルツ程度の複数の帯域に分割さ
れ、かつ図4に示すように、2つの制御電圧の入力端子
を有する電圧制御発振器83aが電圧制御発振器83に
代えて備えられると共に、同図に点線で示すように、こ
れらの入力端子の内、低域フィルタ82の出力に接続さ
れないものに、所望の帯域の中心に個別に対応して予め
設定されたシフト電圧が適宜切り替えられて印加される
構成も多く適用されている。
【0008】このような構成の従来例では、誤差電圧に
対する発振周波数の変化率が高いことに起因して生じる
CN比の劣化が抑圧され、かつ所望の広帯域に亘って所
望の周波数の出力信号が安定に生成される。
【0009】
【発明が解決しようとする課題】しかし、上述した従来
例では、例えば、電圧制御発振器83の動作中に温度が
急激に変化したときには、誤差信号の瞬時値(制御電
圧)が大幅に変化して電圧制御発振器83が応答可能な
範囲(図5)を超えた値となり、上述した「ロック外
れ」が生じる可能性があった。
【0010】また、電圧制御発振器83に与えられる制
御電圧については、一般に、その制御電圧に対して発振
周波数を示す特性や温度に応じたその特性の変化を示す
温度特性にバラツキがあるために、出荷や保守に際して
図5に示すように可変範囲の中心に設定されても、上
述したロック外れは確実には回避されなかった。本発明
は、動作温度の急変や発振周波数の大幅や切り替えに柔
軟かつ安定に追従し、かつロック外れの発生を確度高く
回避する周波数シンセサイザを提供することを目的とす
る。
【0011】
【課題を解決するための手段】図1は、請求項1〜4に
記載の発明の原理ブロック図である。請求項1に記載の
発明は、入力される2つの周波数の和に亘って発振周波
数を可変し、その発振周波数の信号を生成する可変周波
発振手段11と、間接周波数合成方式の下で発振周波数
の基準となる基準周波数を与える基準信号と、可変周波
発振手段11によって生成された信号との位相差に適応
した周波数を求め、その周波数を2つの周波数の一方と
して可変周波発振手段に与える制御手段13と、可変周
波発振手段11の動作環境の変動に起因して生じる発振
周波数の変位と、その変位の値の内、制御手段13が間
接周波数合成方式の下で抑圧できる上限の値以下の閾値
との差分を求め、その差分を2つの周波数の他方として
その可変周波発振手段に与える周波数補正手段15とを
備えたことを特徴とする。
【0012】請求項2に記載の発明は、請求項1に記載
の周波数シンセサイザにおいて、周波数補正手段15と
可変周波発振手段11との段間に配置され、2つの周波
数の他方の変動分の内、急峻な成分を抑圧する濾波手段
21と、2つの周波数の一方が制御手段13の主導の下
で変更されるか否かの判別を行う切り替え判別手段23
と、切り替え判別手段23によって行われた判別の結果
が真であるときに、予め決められた期間に亘って濾波手
段21を無効化する無効化手段25とを備えたことを特
徴とする。
【0013】請求項3に記載の発明は、請求項1に記載
の周波数シンセサイザにおいて、2つの周波数の一方が
制御手段13の主導の下で変更されるか否かの判別を行
う切り替え判別手段23と、切り替え判別手段23によ
って行われた判別の結果が真であるときに、予め決めら
れた期間に亘って周波数補正手段15を無効化する無効
化手段31とを備えたことを特徴とする。
【0014】請求項4に記載の発明は、請求項1に記載
の周波数シンセサイザにおいて、周波数補正手段15と
可変周波発振手段11との段間に配置され、2つの周波
数の他方の変動分の内、急峻な成分を抑圧する濾波手段
40を備えたことを特徴とする。請求項1に記載の発明
にかかわる周波数シンセサイザでは、制御手段13は発
振周波数の基準となる基準周波数を与える基準信号と、
可変周波発振手段11が生成する信号との位相差に適応
した周波数を間接周波数合成方式の下で求め、可変周波
発振手段11はその周波数に亘って発振周波数を可変す
ることによりこのような発振周波数の信号を生成する。
【0015】しかし、動作環境の変動に起因して可変周
波発振手段11の発振周波数が急激にかつ大幅に変化し
た場合には、周波数変位補正手段15は、その発振周波
数の変位と、その変位の値の内、制御手段13が上述し
た間接周波数合成方式の下で抑圧可能な上限の値以下の
閾値との差分をその可変周波発振手段11に与える。可
変周波発振手段11は、このような差分に等しいに等し
い周波数に亘って発振周波数を可変する。
【0016】したがって、上述した動作環境の変動に起
因する可変周波発振手段11の発振周波数の急激な変動
分は、その動作環境の変動の態様に柔軟に適応しつつ確
度高く吸収される。請求項2に記載の発明にかかわる周
波数シンセサイザでは、請求項1に記載の周波数シンセ
サイザにおいて、濾波手段21は、周波数補正手段15
が可変周波発振手段11に与える周波数の変動分の内、
急峻な成分を抑圧する。したがって、その周波数の伝達
経路や周波数補正手段15において電磁的に重畳された
雑音の成分の内、高い周波数成分に起因して生じる発振
周波数の誤差は、抑圧される。
【0017】また、切り替え判別手段23は制御手段1
3によって可変周波発振手段11に与えられる周波数が
その制御手段13の主導の下で変更されるか否かを判別
し、無効化手段25はその判別の結果が真であるとき
に、予め決められた期間に亘って濾波手段21を無効化
する。したがって、制御手段13が主導的に行う正常な
切り替えに応じて可変周波発振手段11の発振周波数が
更新される場合には、濾波手段21の過渡応答特性に起
因した発振周波数の収束の遅れが圧縮あるいは回避さ
れ、かつ反対にその発振周波数がほぼ定常値に保たれて
いる場合には、その濾波手段21によって発振周波数の
安定化がはかられる。
【0018】請求項3に記載の発明にかかわる周波数シ
ンセサイザでは、切り替え判別手段23は、制御手段1
3によって可変周波発振手段11に与えられる周波数の
更新がその制御手段13の主導の下で行われているか否
かの判別を行う。無効手段31は、その判別の結果が真
であるときに、予め決められた期間に亘って周波数補正
手段15を無効化する。
【0019】すなわち、可変周波発振手段11の動作環
境が急激に変化したためではなく、制御手段13が行う
正常な切り替えに応じてその可変周波発振手段11に与
えられる周波数が変動した場合には、周波数変位補正手
段15は発振周波数の更新に関与しない。したがって、
可変周波発振手段11は制御手段13から直接与えられ
る周波数変位のみに応じて間接方式による周波数合成を
行い、上述した関与に起因するロックアップタイムの増
加が回避される。
【0020】請求項4に記載の発明にかかわる周波数シ
ンセサイザでは、濾波手段40は、周波数変位補正手段
15が可変周波発振手段11に与える周波数の成分の
内、急峻な成分を抑圧する。
【0021】すなわち、濾波手段40は、制御手段13
が行う正常な切り替えに応じてその可変周波発振手段1
1に与えられる周波数が変動した場合における周波数補
正手段15の関与を緩和する。したがって、可変周波発
振手段11は制御手段13から直接与えられる周波数の
みに応じて間接方式による周波数合成を行い、上述した
関与に起因するロックアップタイムの増加が回避され
る。
【0022】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態について詳細に説明する。図2は、請求項1〜3
に記載の発明に対応した実施形態を示す図である。図に
おいて、図4に示すものと機能および構成が同じものに
ついては、同じ符号を付与して示し、ここではその説明
を省略する。
【0023】本実施形態と図4に示す従来例との構成の
相違点は、低域フィルタ82の出力が電圧制御発振器8
3aの一方の制御入力に併せて差動増幅器41の一方の
入力に接続され、その差動増幅器41の出力が加算増幅
器42を介して電圧制御発振器83aの他方の制御入力
に接続されると共に、差動増幅器41の他方の入力には
基準電圧Vf が与えられ、シフト電圧が加算増幅器42
の加算入力に接続された点にある。
【0024】本実施形態と図1に示すブロック図との対
応関係については、電圧制御発振器83aは可変周波発
振手段11に対応し、可変分周器84、位相比較器81
および低域フィルタ82は制御手段13に対応し、差動
増幅器41および加算増幅器42は周波数補正手段15
に対応する。以下、請求項1に記載の発明に対応した実
施形態の動作を説明する。動作温度や電源電圧の急激な
変化に起因して電圧制御発振器83aの発振周波数が大
幅に変化した場合には、誤差信号の瞬時値は、一般に、
大幅にかつ急激に変化する。
【0025】また、基準電圧Vf は、このようにして誤
差信号の瞬時値が変化する態様に対して、差動増幅器4
1および加算増幅器42が電圧制御発振器83aに後述
する制御電圧を与えることができる値に予め設定され
る。差動増幅器41は、このような瞬時値の大幅かつ急
激な変化が生じた場合には、その瞬時値と基準電圧Vf
との差分をとることにより補正信号を生成し、その補正
信号を加算増幅器42を介して電圧制御発振器83aに
与える。
【0026】電圧制御発振器83aはその補正信号の瞬
時値として与えられる制御電圧に応じて速やかに発振周
波数を可変するので、その発振周波数に応じて低域フィ
ルタ82の出力に得られる誤差電圧はこのような発振周
波数の変化に応じて高速に小さな値に収束する。なお、
電圧制御発振器83aが低域フィルタ82の出力から直
接与えられる誤差電圧に応じて発振周波数を可変する動
作については、従来例と同様であるから、ここではその
説明を省略する。
【0027】このように本実施形態によれば、発振周波
数が大幅に変化した場合には、低域フィルタ82の出力
から差動増幅器41および加算増幅器42を介して電圧
制御発振器83aの第二の制御入力に至る副位相ロック
ループによって、その電圧制御発振器83aの発振周波
数の定常値に対する収束が高速に達成される。したがっ
て、電圧制御発振器83aの特性やその電圧制御発振器
83aに与えられる制御電圧の基準値に、例えば、回路
を構成する素子の特性や手動による調整に起因するバラ
ツキがある場合においても、ロック外れからの脱却が短
期間に確度高くはかられる。
【0028】なお、上述した実施形態では、動作温度や
電源電圧が急激にかつ大幅に変化した場合のみにおける
各部の動作が示されているが、本発明はこのような場合
に限定されず、例えば、基準信号の周波数fr や分周比
mの設定値が大幅に変更された場合にも同様に各部が動
作する場合には、ロックアップタイムの短縮がはかられ
る。
【0029】以下、図2を参照して請求項2に記載の発
明に対応した実施形態について説明する。本実施形態と
請求項1に記載の発明に対応した実施形態との構成の相
違点は、加算増幅器42の出力と電圧制御発振器83a
の他方の制御入力との段間に、並列に低域フィルタ51
とスイッチ52とが配置された点にある。
【0030】なお、本実施形態と図1に示すブロック図
との対応関係については、低域フィルタ51は濾波手段
21に対応し、図示されない制御回路は切り替え判別手
段23に対応し、スイッチ52は無効化手段25に対応
することを除いて、請求項1に記載の発明に対応した実
施形態と同様である。以下、本実施形態の動作を説明す
る。
【0031】スイッチ52の接点は、基準信号の周波数
r と分周比mとの設定値の何れか一方または双方が変
化した場合には、上述した制御回路が行う制御の下で一
次的に閉設定される。このような状態では、差動増幅器
41の出力から加算増幅器42を介して与えられる補正
信号は、周波数領域において何ら抑圧されることなく、
直接電圧制御発振器83aの他方の制御入力に与えられ
る。したがって、電圧制御発振器83aの発振周波数
は、請求項1に記載の発明に対応した実施形態と同様に
して急速に定常値に収束する。
【0032】しかし、上述した制御回路は、基準信号の
周波数fr と分周比mとの設定値の変化が生じた時点を
起点としてこのような収束が完了すると見なし得る程度
の時間が経過すると、スイッチ52の接点を開設定す
る。このような状態では、低域フィルタ51は、上述し
た補正信号の内、予め設定された通過域の成分のみを電
圧制御発振器83aの他方の制御入力に与えるので、副
位相ロックループにおいて電磁的に重畳された雑音と、
位相ロックループの伝達特性の下で電圧制御発振器83
aに生じる発振周波数の変動分と、加算増幅器42に与
えられるシフト電圧に重畳された雑音とに起因するCN
比の劣化が抑圧される。
【0033】以下、図2を参照して請求項3に記載の発
明に対応した実施形態について説明する。本実施形態と
請求項1に記載の発明との構成の相違点は、差動増幅器
41と加算増幅器42との段間にスイッチ61が配置さ
れた点にある。なお、本実施形態と図1に示すブロック
図との対応関係については、スイッチ61は無効化手段
31に対応することを除いて、請求項1に記載の発明に
対応した実施形態と同様である。
【0034】以下、本実施例の動作を説明する。スイッ
チ61は、基準信号の周波数fr と分周比mとの設定値
が一定に保たれている状態では、図示されない制御回路
が行う制御の下で閉設定される。したがって、このよう
な状態では、副位相ロックループは、請求項1に記載の
発明に対応した実施形態と同様にして電圧制御発振器8
3aに制御電圧を供給し、動作温度や電源電圧の変動に
起因した発振周波数の変動分を圧縮する。
【0035】しかし、基準信号の周波数fr と分周比m
との設定値の何れか一方または双方が変更された場合に
は、上述した制御回路は、その変更がなされた時点を起
点とし、かつ位相ロックループを介して行われる電圧制
御発振器83aの発振周波数の引き込みが完了したと見
なし得る時点に至る期間に限って、スイッチ61の接点
を開設定する。
【0036】このような期間には、加算増幅器42を介
して電圧制御発振器83aの他方の制御入力に与えられ
る制御電圧の更新が実効的に行われないので、その電圧
制御発振器83aの発振周波数は、従来例と同様にして
単一の位相ロックループを介して制御され、上述した周
波数fr と分周比mとに適応した所望の値に収束する。
【0037】このように本実施形態によれば、動作温度
や電源電圧の変動以外の正規の要因に応じて発振周波数
の切り替えが行われる過程では、副位相ロックループの
動作が規制されるので、その副位相ロックループのルー
プ利得や電圧制御発振器83aの他方の制御入力に対す
る応答性が高い場合においても、請求項1に記載の発明
が確実に適用可能となる。
【0038】図3は、請求項4に記載の発明に対応して
実施形態を示す図である。図において、図2に示すもの
と機能および構成が同じものについては、同じ符号を付
与して示し、ここではその説明を省略する。本実施形態
と請求項3に記載の発明に対応した実施形態との構成の
相違点は、スイッチ61に代えて低域フィルタ71が備
えられた点にある。
【0039】なお、本実施形態と図1に示すブロック図
との対応関係については、低域フィルタ71が濾波手段
40に対応することを除いて、請求項1に記載の発明に
対応した実施形態と同様である。以下、本実施形態の動
作を説明する。差動増幅器41の出力端の電位は基準信
号の周波数fr と分周比mとの設定値の何れか一方また
は双方の変更に応じて変化するが、低域フィルタ71
は、このような電位の変動分の内、高域の成分(急峻な
変動分)を抑圧する。
【0040】したがって、電圧制御発振器83aの他方
の制御入力に加算増幅器42を介して与えられる制御電
圧の急峻な変化が抑圧されるので、その副位相ロックル
ープのループ利得や電圧制御発振器83aの第二の制御
入力に対する応答性が高い場合においても、請求項3に
記載の発明と同様にして請求項1に記載の発明の適用が
可能となる。
【0041】なお、請求項3、4に記載の発明に対応し
た実施形態では、スイッチ61や低域フィルタ71が差
動増幅器41の後段に配置されているが、このようなス
イッチ61および低域フィルタ71については、差動増
幅器41の前段や加算増幅器42の後段に配置されても
よい。
【0042】また、上述した各実施形態では、加算増幅
器42を介して印加されるシフト電圧に応じた電圧制御
発振器83aの動作については、何ら記述されていない
が、そのシフト電圧が加算増幅器42を介してその電圧
制御発振器83aに与えられる点を除いて図4に点線で
示す従来例と同じであるから、ここではその説明を省略
する。
【0043】さらに、上述した各実施形態では、位相ロ
ックループ、副位相ロックループの利得については、何
ら記述されていないが、本発明が適用されるべき機器の
性能や仕様に適応した値であれば、如何なる値に設定さ
れてもよい。また、上述した各実施形態では、電圧制御
発振器83aの構成については、何ら示されていない
が、2つの制御電圧の和(差)に適応した発振周波数が
確実にえられるならば、例えば、これらの制御電圧によ
って個別に駆動される可変容量ダイオードが搭載された
り、搭載された可変容量ダイオードの両端にこれらの制
御電圧が個別に印加される構成であってもよく、さら
に、発振周波数の可変を実現する回路の方式についても
如何なるものであってもよい。
【0044】
【発明の効果】上述したように請求項1に記載の発明で
は、動作環境の変動に起因した発振周波数の急激な変動
分がその変動の態様に柔軟に適応して確度高く吸収され
る。また、請求項2に記載の発明では、発振周波数がほ
ぼ定常値に保たれているときには発振周波数の安定化が
はかられ、かつ正常な発振周波数の切り替えが行われる
ときにはその安定化に付随する発振周波数の収束の遅れ
が圧縮あるいは回避される。
【0045】請求項3、4に記載の発明では、発振周波
数の正常な切り替えに応じて可変周波発振手段が与える
周波数変位が変動した場合に、発振周波数の更新に周波
数補正手段が関与することに起因して生じ得るロックア
ップタイムの増加が回避される。したがって、本発明が
適用された電子機器では、性能および信頼性が高められ
る。
【図面の簡単な説明】
【図1】請求項1〜4に記載の発明に対応した原理ブロ
ック図である。
【図2】請求項1〜3に記載の発明に対応した実施形態
を示す図である。
【図3】請求項4に記載の発明に対応した実施形態を示
す図である。
【図4】従来の周波数シンセサイザの構成例を示す図で
ある。
【図5】電圧制御発振器の特性の一例を示す図である。
【符号の説明】
可変周波発振手段 11 制御手段 13 周波数補正手段 15 濾波手段 21,40 切り替え判別手段 23 無効化手段 25,31 差動増幅器 41 加算増幅器 42 低域フィルタ 51,71,82 スイッチ 52,61 位相比較器 81 電圧制御発振器 83,83a 可変分周器 84

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 入力される2つの周波数の和に亘って発
    振周波数を可変し、その発振周波数の信号を生成する可
    変周波発振手段と、 間接周波数合成方式の下で前記発振周波数の基準となる
    基準周波数を与える基準信号と、前記可変周波発振手段
    によって生成された信号との位相差に適応した周波数を
    求め、その周波数を前記2つの周波数の一方として前記
    可変周波発振手段に与える制御手段と、 前記可変周波発振手段の動作環境の変動に起因して生じ
    る前記発振周波数の変位と、その変位の値の内、前記制
    御手段が前記間接周波数合成方式の下で抑圧できる上限
    の値以下の閾値との差分を求め、その差分を前記2つの
    周波数の他方としてその可変周波発振手段に与える周波
    数補正手段とを備えたことを特徴とする周波数シンセサ
    イザ。
  2. 【請求項2】 請求項1に記載の周波数シンセサイザに
    おいて、 周波数補正手段と可変周波発振手段との段間に配置さ
    れ、2つの周波数の他方の変動分の内、急峻な成分を抑
    圧する濾波手段と、 前記2つの周波数の一方が制御手段の主導の下で変更さ
    れるか否かの判別を行う切り替え判別手段と、 前記切り替え判別手段によって行われた判別の結果が真
    であるときに、予め決められた期間に亘って前記濾波手
    段を無効化する無効化手段とを備えたことを特徴とする
    周波数シンセサイザ。
  3. 【請求項3】 請求項1に記載の周波数シンセサイザに
    おいて、 前記2つの周波数の一方が制御手段の主導の下で変更さ
    れるか否かの判別を行う切り替え判別手段と、 前記切り替え判別手段によって行われた判別の結果が真
    であるときに、予め決められた期間に亘って周波数補正
    手段を無効化する無効化手段とを備えたことを特徴とす
    る周波数シンセサイザ。
  4. 【請求項4】 請求項1に記載の周波数シンセサイザに
    おいて、 周波数補正手段と可変周波発振手段との段間に配置さ
    れ、2つの周波数の他方の変動分の内、急峻な成分を抑
    圧する濾波手段を備えたことを特徴とする周波数シンセ
    サイザ。
JP8142772A 1996-06-05 1996-06-05 周波数シンセサイザ Withdrawn JPH09326695A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8142772A JPH09326695A (ja) 1996-06-05 1996-06-05 周波数シンセサイザ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8142772A JPH09326695A (ja) 1996-06-05 1996-06-05 周波数シンセサイザ

Publications (1)

Publication Number Publication Date
JPH09326695A true JPH09326695A (ja) 1997-12-16

Family

ID=15323235

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8142772A Withdrawn JPH09326695A (ja) 1996-06-05 1996-06-05 周波数シンセサイザ

Country Status (1)

Country Link
JP (1) JPH09326695A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6940359B2 (en) 1999-04-28 2005-09-06 Nec Corporation PLL frequency synthesizer using charge pump
CN110568235A (zh) * 2019-09-09 2019-12-13 广东安朴电力技术有限公司 一种智能高压测试电源系统及控制方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6940359B2 (en) 1999-04-28 2005-09-06 Nec Corporation PLL frequency synthesizer using charge pump
CN110568235A (zh) * 2019-09-09 2019-12-13 广东安朴电力技术有限公司 一种智能高压测试电源系统及控制方法

Similar Documents

Publication Publication Date Title
US4918405A (en) Signal generator utilizing a combined phase locked and frequency locked loop
JP4299372B2 (ja) 連続的に高利得で、狭周波数帯域における信号増幅をおこなうための増幅器
JPH02244820A (ja) Pll回路
US6150887A (en) PLL Circuit in which output oscillation signal frequency can be controlled based on bias signal
US6137368A (en) Frequency synthesizer with constant loop characteristics
US5341110A (en) Low phase noise reference oscillator
US5329250A (en) Double phase locked loop circuit
US5281930A (en) Frequency modulator
JP2842847B2 (ja) Pllシンセサイザ回路
US20020149087A1 (en) Semiconductor filter system and signal frequency control method
JPH09326695A (ja) 周波数シンセサイザ
KR100341622B1 (ko) 차동 차지펌프를 이용한 위상동기루프의 필터부
JP4336014B2 (ja) Pll発振回路
JP3585029B2 (ja) フェーズ・ロックド・ループ回路
JPH08228206A (ja) セルラー方式送信器用データ変調システム
JP4417533B2 (ja) Tv受信機用中間周波数回路
JP2643766B2 (ja) Pll回路
JPH07162299A (ja) 位相ロックドループ装置、発振器及び信号処理装置
JP2944019B2 (ja) Aft回路およびこれを用いた電子同調チューナ
US5459431A (en) Frequency/phase analog detector and its use in a phase-locked loop
JPS5846586Y2 (ja) 位相同期ル−プを有する回路
JPH11220390A (ja) 位相同期ループ回路
JPH09261042A (ja) 位相同期ループの引き込み方式
JPS59138127A (ja) 位相制御発振回路
JP3564424B2 (ja) Pll回路

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20030805