JPH07311705A - メモリシステム - Google Patents
メモリシステムInfo
- Publication number
- JPH07311705A JPH07311705A JP12580894A JP12580894A JPH07311705A JP H07311705 A JPH07311705 A JP H07311705A JP 12580894 A JP12580894 A JP 12580894A JP 12580894 A JP12580894 A JP 12580894A JP H07311705 A JPH07311705 A JP H07311705A
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- JP
- Japan
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- memory
- input
- cpu
- address
- memory system
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Abstract
(57)【要約】 （修正有）
【目的】 間接ポインタモードにおけるＣＰＵのメモリ
アクセス回数を減らすことが可能なメモリシステムを提
供する。 【構成】 メモリシステム１１は制御信号線で接続され
たメモリとメモリコントローラを備え、間接ポインタモ
ードを使用するＣＰＵと接続されている。メモリコント
ローラとＣＰＵは信号ピンＰＯＩＮＴを備え、互いに制
御線で接続されている。ＣＰＵから、入力信号ピンＰＯ
ＩＮＴにＬＯＷ信号が入力されると、間接ポインタモー
ドになる。このとき、メモリシステムでは、ＣＰＵで指
定されたアドレス２に格納されている内容のデータＡを
新たなアドレスとして、この新たなアドレスＡに格納さ
れているデータ１０をＣＰＵに対して出力する。
アクセス回数を減らすことが可能なメモリシステムを提
供する。 【構成】 メモリシステム１１は制御信号線で接続され
たメモリとメモリコントローラを備え、間接ポインタモ
ードを使用するＣＰＵと接続されている。メモリコント
ローラとＣＰＵは信号ピンＰＯＩＮＴを備え、互いに制
御線で接続されている。ＣＰＵから、入力信号ピンＰＯ
ＩＮＴにＬＯＷ信号が入力されると、間接ポインタモー
ドになる。このとき、メモリシステムでは、ＣＰＵで指
定されたアドレス２に格納されている内容のデータＡを
新たなアドレスとして、この新たなアドレスＡに格納さ
れているデータ１０をＣＰＵに対して出力する。
Description
【０００１】
【産業上の利用分野】本発明はメモリシステムに係り、
詳細には、ＣＰＵによる間接ポインタモードが使用され
るメモリシステムに関する。
詳細には、ＣＰＵによる間接ポインタモードが使用され
るメモリシステムに関する。
【０００２】
【従来の技術】ＣＰＵ（中央処理装置）として、高機能
言語などに向くような複雑な機能、複合化された機能の
命令をを持つＣＩＳＣ（Complex Instruction Set Comp
uter)が用いられる場合、従来から間接ポインタモード
が頻繁に使用されている。アドレッシングモードを使用
して間接ポインタモードを使用する場合、ＣＰＵは、い
ったんメモリのアドレスの内容を読み込み、この読んで
きた内容のデータをアドレスとしてもう一度読み書きす
るようにしている。
言語などに向くような複雑な機能、複合化された機能の
命令をを持つＣＩＳＣ（Complex Instruction Set Comp
uter)が用いられる場合、従来から間接ポインタモード
が頻繁に使用されている。アドレッシングモードを使用
して間接ポインタモードを使用する場合、ＣＰＵは、い
ったんメモリのアドレスの内容を読み込み、この読んで
きた内容のデータをアドレスとしてもう一度読み書きす
るようにしている。
【０００３】
【発明が解決しようとする課題】このように、従来の間
接ポインタモードを使用してＣＰＵがメモリの読み書き
を行う場合、一度の読み書きの処理に対して二度のメモ
リアクセスを実行していた。このため、メモリアクセス
回数が増え効率的でなたく、また、システムのパフォー
マンスもよくなかった。そこで本発明の目的は、間接ポ
インタモードにおけるＣＰＵのメモリアクセス回数を減
らすことが可能なメモリシステムを提供することを目的
とする。
接ポインタモードを使用してＣＰＵがメモリの読み書き
を行う場合、一度の読み書きの処理に対して二度のメモ
リアクセスを実行していた。このため、メモリアクセス
回数が増え効率的でなたく、また、システムのパフォー
マンスもよくなかった。そこで本発明の目的は、間接ポ
インタモードにおけるＣＰＵのメモリアクセス回数を減
らすことが可能なメモリシステムを提供することを目的
とする。
【０００４】
【課題を解決するための手段】請求項１記載の発明で
は、データの入出力が行われる入出力手段と、アドレス
が入力されるアドレス入力手段と、間接ポインタモード
が指定される入力信号ピンと、この入力信号ピンから間
接ポインタモードを指定する信号が入力された場合に、
前記アドレス入力手段から入力されたアドレスに格納さ
れている内容のデータを新たなアドレスとして、この新
たなアドレスに格納されているデータを前記入出力手段
から出力し、また、この新たなアドレスに前記データ入
出力手段から入力されたデータを格納する間接ポインタ
モード入出力手段とを、メモリシステムに具備させて前
記目的を達成する。請求項２記載の発明では、請求項１
記載のメモリシステムにおいて、メモリシステムを、半
導体メモリで構成されるメモリと、このメモリの読み書
きを制御するメモリコントローラとから構成する。
は、データの入出力が行われる入出力手段と、アドレス
が入力されるアドレス入力手段と、間接ポインタモード
が指定される入力信号ピンと、この入力信号ピンから間
接ポインタモードを指定する信号が入力された場合に、
前記アドレス入力手段から入力されたアドレスに格納さ
れている内容のデータを新たなアドレスとして、この新
たなアドレスに格納されているデータを前記入出力手段
から出力し、また、この新たなアドレスに前記データ入
出力手段から入力されたデータを格納する間接ポインタ
モード入出力手段とを、メモリシステムに具備させて前
記目的を達成する。請求項２記載の発明では、請求項１
記載のメモリシステムにおいて、メモリシステムを、半
導体メモリで構成されるメモリと、このメモリの読み書
きを制御するメモリコントローラとから構成する。
【０００５】
【作用】本発明では、接続されているＣＰＵ等から間接
ポインタモードを指定する信号が入力信号ピンに入力さ
れると、間接ポインタモード出力手段は、前記アドレス
入力手段から入力されたアドレスを格納されている内容
のデータを新たなアドレスとし、この新たなアドレスに
よってデータの読込と書込みを行う。
ポインタモードを指定する信号が入力信号ピンに入力さ
れると、間接ポインタモード出力手段は、前記アドレス
入力手段から入力されたアドレスを格納されている内容
のデータを新たなアドレスとし、この新たなアドレスに
よってデータの読込と書込みを行う。
【０００６】
【実施例】以下、本発明のメモリシステムにおける一実
施例を図１ないし図３を参照して詳細に説明する。図１
は第１の実施例におけるメモリシステムが適用されるＣ
ＰＵシステムの構成を表したものである。この図に示す
ように、ＣＰＵシステムは、本実施例のメモリシステム
１１を備えている。このメモリシステム１１は、各種情
報やデータを格納する主記憶装置としてのメモリ１２
と、このメモリ１２に対してデータの読込みや書込みの
タイミング等のコントロールを行うメモリコントローラ
１３とを備えている。メモリ１２とメモリコントローラ
１３は制御信号線１４で接続されている。メモリ１２
は、ＲＡＭ（ランダム・アクセス・メモリ）であり、本
実施例において、例えば画像メモリやワークメモリとし
て使用されるようになっている。
施例を図１ないし図３を参照して詳細に説明する。図１
は第１の実施例におけるメモリシステムが適用されるＣ
ＰＵシステムの構成を表したものである。この図に示す
ように、ＣＰＵシステムは、本実施例のメモリシステム
１１を備えている。このメモリシステム１１は、各種情
報やデータを格納する主記憶装置としてのメモリ１２
と、このメモリ１２に対してデータの読込みや書込みの
タイミング等のコントロールを行うメモリコントローラ
１３とを備えている。メモリ１２とメモリコントローラ
１３は制御信号線１４で接続されている。メモリ１２
は、ＲＡＭ（ランダム・アクセス・メモリ）であり、本
実施例において、例えば画像メモリやワークメモリとし
て使用されるようになっている。
【０００７】このメモリシステム１１のメモリ１２とメ
モリコントローラ１３は、データバス等のバス１５を介
して、ＣＰＵ１６に接続されている。このＣＰＵ１６
は、また、各種データやプログラムが格納されているＲ
ＯＭ（リード・オンリ・メモリ）１７と接続されてい
る。ＣＰＵ１６は、このＲＯＭ１７に格納された各種プ
ログラムによって、バス１５に接続された図示しないキ
ーボードや画像表示装置といった入出力装置や、場合に
よってはアクチュエータ等の各種装置を制御するように
なっている。ＣＰＵ１６は、ＣＩＳＣで構成され、メモ
リシステム１１に対して間接ポインタモードを使用する
ようになっている。
モリコントローラ１３は、データバス等のバス１５を介
して、ＣＰＵ１６に接続されている。このＣＰＵ１６
は、また、各種データやプログラムが格納されているＲ
ＯＭ（リード・オンリ・メモリ）１７と接続されてい
る。ＣＰＵ１６は、このＲＯＭ１７に格納された各種プ
ログラムによって、バス１５に接続された図示しないキ
ーボードや画像表示装置といった入出力装置や、場合に
よってはアクチュエータ等の各種装置を制御するように
なっている。ＣＰＵ１６は、ＣＩＳＣで構成され、メモ
リシステム１１に対して間接ポインタモードを使用する
ようになっている。
【０００８】本実施例において、メモリシステム１１は
図示しない入力信号ピンＰＯＩＮＴを備えており、ＣＰ
Ｕ１６は図示しない出力信号ピンＰＯＩＮＴを備えてい
る。これら両信号ピンＰＯＩＮＴは、互いに制御線で接
続されている。メモリシステム１１側の入力信号ピンＰ
ＯＩＮＴは、本実施例ではメモリコントローラ１３に設
けられている。これら両信号ピンＰＯＩＮＴは、ＬＯＷ
信号の場合にＴｒｕｅとなる。そして、ＣＰＵ１６は、
間接ポインタモードを使用する場合に、ＬＯＷ信号を出
力し、それ以外の場合にはＨＩＧＨ信号を出力するよう
になっている。
図示しない入力信号ピンＰＯＩＮＴを備えており、ＣＰ
Ｕ１６は図示しない出力信号ピンＰＯＩＮＴを備えてい
る。これら両信号ピンＰＯＩＮＴは、互いに制御線で接
続されている。メモリシステム１１側の入力信号ピンＰ
ＯＩＮＴは、本実施例ではメモリコントローラ１３に設
けられている。これら両信号ピンＰＯＩＮＴは、ＬＯＷ
信号の場合にＴｒｕｅとなる。そして、ＣＰＵ１６は、
間接ポインタモードを使用する場合に、ＬＯＷ信号を出
力し、それ以外の場合にはＨＩＧＨ信号を出力するよう
になっている。
【０００９】次に、このように構成された実施例の動作
について説明する。 動作の概要 間接ポインタモードの使用によりＣＰＵ１６からＬＯＷ
信号が出力信号ピンＰＯＩＮＴから出力され、これが入
力信号ピンＰＯＩＮＴに入力されると、メモリシステム
１１は、間接ポインタモードになる。このとき、メモリ
システム１１では、間接ポインタモードのリードになる
と、メモリシステム１１内で、ＣＰＵ１６で指定された
アドレスに格納されている内容のデータを新たなアドレ
スとして、この新たなアドレスに格納されているデータ
をＣＰＵ１６に対して出力する。また、間接ポインタモ
ードのライトになると、メモリシステム１１内で、ＣＰ
Ｕ１６で指定されたアドレスに格納されている内容のデ
ータを新たなアドレスとして、この新たなアドレスにＣ
ＰＵ１６から供給されるデータを書き込みにいく。一
方、メモリシステム１１の入力信号ピンＰＯＩＮＴに、
ＨＩＧＨ信号が入力されていれば、間接ポインタモード
ではないので、通常のメモリシステムと同様に動作す
る。
について説明する。 動作の概要 間接ポインタモードの使用によりＣＰＵ１６からＬＯＷ
信号が出力信号ピンＰＯＩＮＴから出力され、これが入
力信号ピンＰＯＩＮＴに入力されると、メモリシステム
１１は、間接ポインタモードになる。このとき、メモリ
システム１１では、間接ポインタモードのリードになる
と、メモリシステム１１内で、ＣＰＵ１６で指定された
アドレスに格納されている内容のデータを新たなアドレ
スとして、この新たなアドレスに格納されているデータ
をＣＰＵ１６に対して出力する。また、間接ポインタモ
ードのライトになると、メモリシステム１１内で、ＣＰ
Ｕ１６で指定されたアドレスに格納されている内容のデ
ータを新たなアドレスとして、この新たなアドレスにＣ
ＰＵ１６から供給されるデータを書き込みにいく。一
方、メモリシステム１１の入力信号ピンＰＯＩＮＴに、
ＨＩＧＨ信号が入力されていれば、間接ポインタモード
ではないので、通常のメモリシステムと同様に動作す
る。
【００１０】動作の具体例 次に間接ポインタモードにおけるメモリシステム１１の
具体的動作の仕組みについて図２に従って説明する。こ
の図２では、例としてリード動作を描いたものである。
いま、間接ポインタモードがＴＲＵＥで（入力信号ピン
ＰＯＩＮＴがＬＯＷの時）、ＣＰＵ１６からアドレス
“２”が指定されているものとする。この場合、メモリ
コントローラ１３は、メモリ１２の２番地の内容Ａとい
うデータをリードする。そして、メモリコントローラ１
３は、このデータＡを新たなアドレスとして指定するこ
とで、メモリ１２からＡ番地の内容であるデータ“１
０”をメモリ１２からＣＰＵ１６に出力する。ライトの
場合であれば、Ａ番地に対してＣＰＵ１６から供給され
るデータの書き込みが行われる。
具体的動作の仕組みについて図２に従って説明する。こ
の図２では、例としてリード動作を描いたものである。
いま、間接ポインタモードがＴＲＵＥで（入力信号ピン
ＰＯＩＮＴがＬＯＷの時）、ＣＰＵ１６からアドレス
“２”が指定されているものとする。この場合、メモリ
コントローラ１３は、メモリ１２の２番地の内容Ａとい
うデータをリードする。そして、メモリコントローラ１
３は、このデータＡを新たなアドレスとして指定するこ
とで、メモリ１２からＡ番地の内容であるデータ“１
０”をメモリ１２からＣＰＵ１６に出力する。ライトの
場合であれば、Ａ番地に対してＣＰＵ１６から供給され
るデータの書き込みが行われる。
【００１１】以上説明したように本実施例のメモリシス
テム１１によれば、ＣＰＵ１６に対して、ＣＰＵ１６が
外部アクセス手段としてアドレッシングモードを使用す
るとき、アドレッシングモードをメモリシステム１１側
でハードウエア的に動作させることでメモリアクセス回
数を少なくすることができる。すなわち、ＣＰＵ１６に
とって、メモリシステム１１に対して１回のアクセスで
データの読み書きをすることができる。
テム１１によれば、ＣＰＵ１６に対して、ＣＰＵ１６が
外部アクセス手段としてアドレッシングモードを使用す
るとき、アドレッシングモードをメモリシステム１１側
でハードウエア的に動作させることでメモリアクセス回
数を少なくすることができる。すなわち、ＣＰＵ１６に
とって、メモリシステム１１に対して１回のアクセスで
データの読み書きをすることができる。
【００１２】次に第２の実施例について説明する。第２
の実施例では、アドレッシングモードをメモリシステム
側でハードウエア的に動作させるための機能をメモリ内
部に具備させたものである。図３はこの第２の実施例お
にけるメモリシステムおよびＣＰＵシステムを表したも
のである。なお、第１の実施例と同一の部分については
同一の符号を付して適宜その説明を省略することにす
る。図３において、メモリシステム１１′は、画像メモ
リやワークメモリとして使用され、各種情報やデータを
格納する主記憶装置としてのＲＡＭで構成されており、
このＲＡＭ内部に図示しない入力信号ピンＰＯＩＮＴが
設けられている。そして、メモリシステム１１′を構成
するＲＡＭは、第１の実施例おけるメモリシステム１１
と同様に動作するように構成されている。なお、この実
施例においては、メモリシステム１１′に対する読み書
き等のタイミングを制御するメモリコントローラ２１が
バス１５によりＣＰＵ１６と接続されていると共に、制
御信号線２２でメモリシステム１１′と接続されてい
る。本実施例の構成とすることで、簡単なメモリシステ
ムとすることができる。
の実施例では、アドレッシングモードをメモリシステム
側でハードウエア的に動作させるための機能をメモリ内
部に具備させたものである。図３はこの第２の実施例お
にけるメモリシステムおよびＣＰＵシステムを表したも
のである。なお、第１の実施例と同一の部分については
同一の符号を付して適宜その説明を省略することにす
る。図３において、メモリシステム１１′は、画像メモ
リやワークメモリとして使用され、各種情報やデータを
格納する主記憶装置としてのＲＡＭで構成されており、
このＲＡＭ内部に図示しない入力信号ピンＰＯＩＮＴが
設けられている。そして、メモリシステム１１′を構成
するＲＡＭは、第１の実施例おけるメモリシステム１１
と同様に動作するように構成されている。なお、この実
施例においては、メモリシステム１１′に対する読み書
き等のタイミングを制御するメモリコントローラ２１が
バス１５によりＣＰＵ１６と接続されていると共に、制
御信号線２２でメモリシステム１１′と接続されてい
る。本実施例の構成とすることで、簡単なメモリシステ
ムとすることができる。
【００１３】
【発明の効果】本発明によれば、データの入出力が行わ
れる入出力手段と、アドレスが入力されるアドレス入力
手段と、間接ポインタモードが指定される入力信号ピン
と、この入力信号ピンから間接ポインタモードを指定す
る信号が入力された場合に、前記アドレス入力手段から
入力されたアドレスに格納されている内容のデータを新
たなアドレスとして、この新たなアドレスに格納されて
いるデータを前記入出力手段から出力し、また、この新
たなアドレスに前記データ入出力手段から入力されたデ
ータを格納する間接ポインタモード入出力手段とを備え
ているので、間接ポインタモードにおけるＣＰＵのメモ
リアクセス回数を減らすことができる。
れる入出力手段と、アドレスが入力されるアドレス入力
手段と、間接ポインタモードが指定される入力信号ピン
と、この入力信号ピンから間接ポインタモードを指定す
る信号が入力された場合に、前記アドレス入力手段から
入力されたアドレスに格納されている内容のデータを新
たなアドレスとして、この新たなアドレスに格納されて
いるデータを前記入出力手段から出力し、また、この新
たなアドレスに前記データ入出力手段から入力されたデ
ータを格納する間接ポインタモード入出力手段とを備え
ているので、間接ポインタモードにおけるＣＰＵのメモ
リアクセス回数を減らすことができる。
【図１】本発明の第１の実施例におけるメモリシステム
が適用されるＣＰＵシステムの構成図である。
が適用されるＣＰＵシステムの構成図である。
【図２】同上、メモリシステムの間接ポインタモードに
おける具体的動作の仕組みの説明図である。
おける具体的動作の仕組みの説明図である。
【図３】本発明の第２の実施例におけるメモリシステム
が適用されるＣＰＵシステムの構成図である。
が適用されるＣＰＵシステムの構成図である。
１１、１１′ メモリシステム １２ メモリ １３ メモリコントローラ １５ バス １６ ＣＰＵ １７ ＲＯＭ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 智樹 東京都大田区中馬込１丁目３番６号 株式 会社リコー内
Claims (2)
- 【請求項１】 データの入出力が行われる入出力手段
と、 アドレスが入力されるアドレス入力手段と、 間接ポインタモードが指定される入力信号ピンと、 この入力信号ピンから間接ポインタモードを指定する信
号が入力された場合に、前記アドレス入力手段から入力
されたアドレスに格納されている内容のデータを新たな
アドレスとして、この新たなアドレスに格納されている
データを前記入出力手段から出力し、また、この新たな
アドレスに前記データ入出力手段から入力されたデータ
を格納する間接ポインタモード入出力手段とを具備する
ことを特徴とするメモリシステム。 - 【請求項２】 前記メモリシステムは半導体メモリで構
成されるメモリと、このメモリの読み書きを制御するメ
モリコントローラとから構成されていることを特徴とす
る請求項１記載のメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12580894A JPH07311705A (ja) | 1994-05-16 | 1994-05-16 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12580894A JPH07311705A (ja) | 1994-05-16 | 1994-05-16 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07311705A true JPH07311705A (ja) | 1995-11-28 |
Family
ID=14919434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12580894A Pending JPH07311705A (ja) | 1994-05-16 | 1994-05-16 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07311705A (ja) |
-
1994
- 1994-05-16 JP JP12580894A patent/JPH07311705A/ja active Pending
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