JPH07249738A - 静電保護回路構造 - Google Patents
静電保護回路構造Info
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- JPH07249738A JPH07249738A JP6555894A JP6555894A JPH07249738A JP H07249738 A JPH07249738 A JP H07249738A JP 6555894 A JP6555894 A JP 6555894A JP 6555894 A JP6555894 A JP 6555894A JP H07249738 A JPH07249738 A JP H07249738A
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Abstract
(57)【要約】
【目的】 半導体集積回路における占有面積の低減を可
能とした静電保護回路構造を提供する。 【構成】 保護抵抗および保護ダイオードの組合せから
なり、入力端子と内部回路との間に挿入されて用いられ
る静電保護回路の構造において、基板表面上に形成され
たＮ+ 型ポリシリコン層２３によるポリシリコン抵抗に
よって保護抵抗２４を形成するとともに、このポリシリ
コン抵抗の端部上に入力端子となるボンディングパッド
２５を、その下方に負保護ダイオード２０を形成し、保
護抵抗２４の電極を負保護ダイオード２０の電極と共用
化した構成とする。
能とした静電保護回路構造を提供する。 【構成】 保護抵抗および保護ダイオードの組合せから
なり、入力端子と内部回路との間に挿入されて用いられ
る静電保護回路の構造において、基板表面上に形成され
たＮ+ 型ポリシリコン層２３によるポリシリコン抵抗に
よって保護抵抗２４を形成するとともに、このポリシリ
コン抵抗の端部上に入力端子となるボンディングパッド
２５を、その下方に負保護ダイオード２０を形成し、保
護抵抗２４の電極を負保護ダイオード２０の電極と共用
化した構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、静電保護回路構造に関
し、特に入力端子と内部回路との間に挿入されて当該内
部回路の構成素子を静電破壊から保護する静電保護回路
の構造に関する。
し、特に入力端子と内部回路との間に挿入されて当該内
部回路の構成素子を静電破壊から保護する静電保護回路
の構造に関する。
【０００２】
【従来の技術】半導体デバイスにおいて、例えば人体に
帯電した静電気の放電により、特性劣化、接合破壊、酸
化膜破壊などが起こる。特に、バイポーラＩＣでの静電
破壊は、接合部（例えば、ベースとエミッタの境界面）
の局所的溶解による劣化である言われている。これは、
静電気等の異常パルス（エネルギー）が接合部で熱エネ
ルギーに変換され、その接合部をきわめて高温にするこ
とによって発生するものである。
帯電した静電気の放電により、特性劣化、接合破壊、酸
化膜破壊などが起こる。特に、バイポーラＩＣでの静電
破壊は、接合部（例えば、ベースとエミッタの境界面）
の局所的溶解による劣化である言われている。これは、
静電気等の異常パルス（エネルギー）が接合部で熱エネ
ルギーに変換され、その接合部をきわめて高温にするこ
とによって発生するものである。
【０００３】この静電破壊故障は、デバイスの微細化と
ともに、静電破壊耐量は減少する傾向にあるので、重要
な問題の一つである。そのため、従来から、デバイスの
動作スピードや発振周波数等の性能が犠牲にならない範
囲で静電保護回路を入力端子と内部回路との間に挿入
し、この静電保護回路によって静電破壊に対する防止策
を採っている。
ともに、静電破壊耐量は減少する傾向にあるので、重要
な問題の一つである。そのため、従来から、デバイスの
動作スピードや発振周波数等の性能が犠牲にならない範
囲で静電保護回路を入力端子と内部回路との間に挿入
し、この静電保護回路によって静電破壊に対する防止策
を採っている。
【０００４】この静電保護回路は、静電気をＩＣ基板
（ＧＮＤ）または電源（Ｖcc）にリークさせ、一定電圧
にクランプすることによって内部回路の構成素子を破壊
から保護する。図８は従来の静電保護回路の構成の一例
を示す平面パターン図、図９はその等価回路図、図１０
は図８の一点鎖線に沿った断面構造を示すＤ‐Ｄ′矢視
断面図である。
（ＧＮＤ）または電源（Ｖcc）にリークさせ、一定電圧
にクランプすることによって内部回路の構成素子を破壊
から保護する。図８は従来の静電保護回路の構成の一例
を示す平面パターン図、図９はその等価回路図、図１０
は図８の一点鎖線に沿った断面構造を示すＤ‐Ｄ′矢視
断面図である。
【０００５】先ず、図９の等価回路において、静電気を
減衰させる保護抵抗５３が入力端子５１と内部回路５２
の入力端との間に接続されている。また、静電気を電源
側にリークさせる保護ダイオード（以下、正保護ダイオ
ードと称する）５４が入力端子５１と電源（Ｖcc）間
に、静電気を基板側にリークさせる保護ダイオード（以
下、負保護ダイオードと称する）５５が入力端子５１と
ＩＣ基板（ＧＮＤ）間にそれぞれ接続されている。
減衰させる保護抵抗５３が入力端子５１と内部回路５２
の入力端との間に接続されている。また、静電気を電源
側にリークさせる保護ダイオード（以下、正保護ダイオ
ードと称する）５４が入力端子５１と電源（Ｖcc）間
に、静電気を基板側にリークさせる保護ダイオード（以
下、負保護ダイオードと称する）５５が入力端子５１と
ＩＣ基板（ＧＮＤ）間にそれぞれ接続されている。
【０００６】図１０において、Ｐ型基板６１の上にはＮ
- 型エピタキシャル層６２が積層されている。正保護ダ
イオード５４は、Ｐ型基板６１とＮ- 型エピタキシャル
層６２との間にＮ+ 型埋込み拡散層６３が形成され、さ
らにＮ- 型エピタキシャル層６２上の一部にＰ型拡散層
６４が形成されることによって構成されている。
- 型エピタキシャル層６２が積層されている。正保護ダ
イオード５４は、Ｐ型基板６１とＮ- 型エピタキシャル
層６２との間にＮ+ 型埋込み拡散層６３が形成され、さ
らにＮ- 型エピタキシャル層６２上の一部にＰ型拡散層
６４が形成されることによって構成されている。
【０００７】一方、負保護ダイオード５５は、Ｎ- 型エ
ピタキシャル層６２上の一部にＮ+型拡散層６５が形成
されることによって構成されている。保護抵抗５３は、
Ｎ-型エピタキシャル層６２上の一部にＰ型拡散層６６
が形成されることによって構成されている。保護抵抗５
３、正保護ダイオード５４および負保護ダイオード５５
の各々は、Ｐ型拡散層６７によって素子分離が図られて
いる。
ピタキシャル層６２上の一部にＮ+型拡散層６５が形成
されることによって構成されている。保護抵抗５３は、
Ｎ-型エピタキシャル層６２上の一部にＰ型拡散層６６
が形成されることによって構成されている。保護抵抗５
３、正保護ダイオード５４および負保護ダイオード５５
の各々は、Ｐ型拡散層６７によって素子分離が図られて
いる。
【０００８】図８および図１０において、入力端子５１
となるボンディングパッド６８は、コンタクト部６９を
介してＮ+ 型拡散層６５に接続されている。そして、こ
のＮ+ 型拡散層６５の下部が負保護ダイオード５５とし
て機能する。ボンディングパッド６８は、アルミ（Ａ
ｌ）配線７０によりコンタクト部７１を介して保護抵抗
５３を形成するＰ型拡散層６６の一端部に接続されてい
る。Ｐ型拡散層６６の他端部は、コンタクト部７２を介
してアルミ配線７３により内部回路５２の入力端に接続
される。
となるボンディングパッド６８は、コンタクト部６９を
介してＮ+ 型拡散層６５に接続されている。そして、こ
のＮ+ 型拡散層６５の下部が負保護ダイオード５５とし
て機能する。ボンディングパッド６８は、アルミ（Ａ
ｌ）配線７０によりコンタクト部７１を介して保護抵抗
５３を形成するＰ型拡散層６６の一端部に接続されてい
る。Ｐ型拡散層６６の他端部は、コンタクト部７２を介
してアルミ配線７３により内部回路５２の入力端に接続
される。
【０００９】保護抵抗５３の島となるＮ+ 型埋込み層７
４および正保護ダイオード５４のＮ+ 型埋込み層７５
は、コンタクト部７６，７７を介してアルミ配線７８に
より電源（Ｖcc) に接続される。正保護ダイオード５４
のＰ型拡散層６４は、コンタクト部７９を介してアルミ
配線８０によりボンディングパッド７０に接続される。
４および正保護ダイオード５４のＮ+ 型埋込み層７５
は、コンタクト部７６，７７を介してアルミ配線７８に
より電源（Ｖcc) に接続される。正保護ダイオード５４
のＰ型拡散層６４は、コンタクト部７９を介してアルミ
配線８０によりボンディングパッド７０に接続される。
【００１０】上記構成の静電保護回路において、入力端
子５１に静電気が加わると、その静電気を正保護ダイオ
ード５４が電源（Ｖcc）に、または負保護ダイオード５
５がＩＣ基板（ＧＮＤ）にそれぞれリークさせて一定電
圧にクランプし、保護抵抗５３が静電気を減衰させる作
用をなす。これにより、内部回路５２の構成素子を、静
電気の放電による静電破壊から保護できることになる。
子５１に静電気が加わると、その静電気を正保護ダイオ
ード５４が電源（Ｖcc）に、または負保護ダイオード５
５がＩＣ基板（ＧＮＤ）にそれぞれリークさせて一定電
圧にクランプし、保護抵抗５３が静電気を減衰させる作
用をなす。これにより、内部回路５２の構成素子を、静
電気の放電による静電破壊から保護できることになる。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た従来の静電保護回路構造では、保護抵抗５３、正保護
ダイオード５４および負保護ダイオード５５を各々独立
に素子形成した構成となっているので、半導体集積回路
において当該保護回路の占有面積が大きくなり、デバイ
スの微細化の妨げになるという問題があった。また、保
護抵抗５３、正保護ダイオード５４および負保護ダイオ
ード５５の３素子のみによる回路構成では、静電破壊に
対する強度を向上させるにも限界があり、当該強度を保
護回路の占有面積を増やすことなく向上できる回路構成
のものが望まれているのが現状である。
た従来の静電保護回路構造では、保護抵抗５３、正保護
ダイオード５４および負保護ダイオード５５を各々独立
に素子形成した構成となっているので、半導体集積回路
において当該保護回路の占有面積が大きくなり、デバイ
スの微細化の妨げになるという問題があった。また、保
護抵抗５３、正保護ダイオード５４および負保護ダイオ
ード５５の３素子のみによる回路構成では、静電破壊に
対する強度を向上させるにも限界があり、当該強度を保
護回路の占有面積を増やすことなく向上できる回路構成
のものが望まれているのが現状である。
【００１２】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、半導体集積回路にお
ける占有面積の低減を可能とした静電保護回路構造を提
供することにある。本発明はさらに、占有面積を増やす
ことなく静電破壊に対する強度の向上を可能とした静電
保護回路構造を提供することを目的とする。
であり、その目的とするところは、半導体集積回路にお
ける占有面積の低減を可能とした静電保護回路構造を提
供することにある。本発明はさらに、占有面積を増やす
ことなく静電破壊に対する強度の向上を可能とした静電
保護回路構造を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、保護抵抗および保護ダイオードの組合せ
からなり、入力端子と内部回路との間に挿入されて用い
られる静電保護回路の構造において、基板表面上に形成
されたポリシリコン抵抗によって保護抵抗を形成すると
ともに、このポリシリコン抵抗の少なくとも一端部の配
線とのコンタクト部の下方に保護ダイオードを形成した
構成を採っている。
に、本発明は、保護抵抗および保護ダイオードの組合せ
からなり、入力端子と内部回路との間に挿入されて用い
られる静電保護回路の構造において、基板表面上に形成
されたポリシリコン抵抗によって保護抵抗を形成すると
ともに、このポリシリコン抵抗の少なくとも一端部の配
線とのコンタクト部の下方に保護ダイオードを形成した
構成を採っている。
【００１４】
【作用】上記構成の静電保護回路構造において、保護抵
抗であるポリシリコン抵抗は、入力端子と内部回路との
間に接続され、入力端子に加わった静電気を減衰させる
作用をなす。また、ポリシリコン抵抗の少なくとも一端
側のコンタクト部の下方に形成された保護ダイオード
は、入力端子に加わった静電気を電源側または基板側に
リークさせて一定電圧にクランプする作用をなす。
抗であるポリシリコン抵抗は、入力端子と内部回路との
間に接続され、入力端子に加わった静電気を減衰させる
作用をなす。また、ポリシリコン抵抗の少なくとも一端
側のコンタクト部の下方に形成された保護ダイオード
は、入力端子に加わった静電気を電源側または基板側に
リークさせて一定電圧にクランプする作用をなす。
【００１５】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は本発明による静電保護回路の一実施
例を示す平面パターン図、図２は図１の一点鎖線に沿っ
た断面構造を示すＡ‐Ａ′矢視断面図、図３はその等価
回路図である。図１および図２において、Ｐ型基板１１
の上にはＮ- 型エピタキシャル層１２が積層され、Ｐ型
基板１１とＮ- 型エピタキシャル層１２との間にはＮ+
型埋込み層１３が形成されている。
に説明する。図１は本発明による静電保護回路の一実施
例を示す平面パターン図、図２は図１の一点鎖線に沿っ
た断面構造を示すＡ‐Ａ′矢視断面図、図３はその等価
回路図である。図１および図２において、Ｐ型基板１１
の上にはＮ- 型エピタキシャル層１２が積層され、Ｐ型
基板１１とＮ- 型エピタキシャル層１２との間にはＮ+
型埋込み層１３が形成されている。
【００１６】また、Ｎ- 型エピタキシャル層１２上の一
部にはＰ型拡散層１４が形成されている。これにより、
正保護ダイオード１５が構成されている。この正保護ダ
イオード１５において、Ｎ- 型エピタキシャル層１２上
の一部に形成されたＮ+ 型埋込み層１６は、コンタクト
部１７を介してアルミ配線１８により電源（Ｖcc）に接
続される。Ｎ- 型エピタキシャル層１２上の別の領域に
は、その一部にＮ+ 型拡散層１９が形成されて負保護ダ
イオード２０を構成している。
部にはＰ型拡散層１４が形成されている。これにより、
正保護ダイオード１５が構成されている。この正保護ダ
イオード１５において、Ｎ- 型エピタキシャル層１２上
の一部に形成されたＮ+ 型埋込み層１６は、コンタクト
部１７を介してアルミ配線１８により電源（Ｖcc）に接
続される。Ｎ- 型エピタキシャル層１２上の別の領域に
は、その一部にＮ+ 型拡散層１９が形成されて負保護ダ
イオード２０を構成している。
【００１７】この負保護ダイオード２０と正保護ダイオ
ード１５とは、Ｐ型拡散層２１によって素子分離が図ら
れている。また、Ｐ型基板１１の表面上には、シリコン
酸化膜（SiO2）２２を介してＮ+型ポリシリコン層２３
が形成されている。このＮ+ 型ポリシリコン層２３は、
その一端部がＮ+ 型拡散層１９上ではＰ型基板１１上に
直接形成されてＮ+ 型拡散層１９と電気的接触がとられ
ることにより抵抗素子（即ち、ポリシリコン抵抗）とし
て用いられ、保護抵抗２４を構成している。
ード１５とは、Ｐ型拡散層２１によって素子分離が図ら
れている。また、Ｐ型基板１１の表面上には、シリコン
酸化膜（SiO2）２２を介してＮ+型ポリシリコン層２３
が形成されている。このＮ+ 型ポリシリコン層２３は、
その一端部がＮ+ 型拡散層１９上ではＰ型基板１１上に
直接形成されてＮ+ 型拡散層１９と電気的接触がとられ
ることにより抵抗素子（即ち、ポリシリコン抵抗）とし
て用いられ、保護抵抗２４を構成している。
【００１８】このポリシリコン抵抗であるＮ+ 型ポリシ
リコン層２３の一端部には、図３に示す入力端子３１と
なるボンディングパッド２５が接続されている。このボ
ンディングパッド２５は、アルミ配線２６により、正保
護ダイオード１５のＰ型拡散層１４とコンタクト部２７
を介して接続されている。一方、Ｎ+ 型ポリシリコン層
２３の他端部は、コンタクト部２８を介してアルミ配線
２９により図３に示す内部回路３２の入力端に接続され
る。
リコン層２３の一端部には、図３に示す入力端子３１と
なるボンディングパッド２５が接続されている。このボ
ンディングパッド２５は、アルミ配線２６により、正保
護ダイオード１５のＰ型拡散層１４とコンタクト部２７
を介して接続されている。一方、Ｎ+ 型ポリシリコン層
２３の他端部は、コンタクト部２８を介してアルミ配線
２９により図３に示す内部回路３２の入力端に接続され
る。
【００１９】図３の等価回路において、入力端子３１と
内部回路３２との間にポリシリコン抵抗からなる保護抵
抗２４が接続され、さらに入力端子３１と電源（Ｖcc）
間に正保護ダイオード１５が、入力端子３１と基板（Ｇ
ＮＤ）１１間に負保護ダイオード２０がそれぞれ接続さ
れることにより、内部回路３２の構成素子を静電破壊か
ら保護する静電保護回路が構成されている。すなわち、
入力端子３１に静電気が加わると、その静電気を正保護
ダイオード１５が電源側に、または負保護ダイオード２
０が基板１１側にそれぞれリークさせて一定電圧にクラ
ンプし、保護抵抗２４が静電気を減衰させる作用をな
す。その結果、内部回路３２の構成素子が、静電気の放
電による静電破壊から保護される。
内部回路３２との間にポリシリコン抵抗からなる保護抵
抗２４が接続され、さらに入力端子３１と電源（Ｖcc）
間に正保護ダイオード１５が、入力端子３１と基板（Ｇ
ＮＤ）１１間に負保護ダイオード２０がそれぞれ接続さ
れることにより、内部回路３２の構成素子を静電破壊か
ら保護する静電保護回路が構成されている。すなわち、
入力端子３１に静電気が加わると、その静電気を正保護
ダイオード１５が電源側に、または負保護ダイオード２
０が基板１１側にそれぞれリークさせて一定電圧にクラ
ンプし、保護抵抗２４が静電気を減衰させる作用をな
す。その結果、内部回路３２の構成素子が、静電気の放
電による静電破壊から保護される。
【００２０】上述したように、保護抵抗２４をポリシリ
コン抵抗で構成し、このポリシリコン抵抗の端部上にボ
ンディングパッド２５を、その下方に負保護ダイオード
２０を形成し、保護抵抗２４の電極を負保護ダイオード
２０の電極と共用化したことにより、図１の平面パター
ン図と図８（従来例）の平面パターン図との対比から明
らかなように、入力端子３１であるボンディングパッド
２５と保護抵抗２４間の配線部分、および保護抵抗２４
の端子部分に相当するスペースが不要になるので、保護
抵抗２４の面積分だけ半導体集積回路における静電保護
回路の占有面積を低減できる。
コン抵抗で構成し、このポリシリコン抵抗の端部上にボ
ンディングパッド２５を、その下方に負保護ダイオード
２０を形成し、保護抵抗２４の電極を負保護ダイオード
２０の電極と共用化したことにより、図１の平面パター
ン図と図８（従来例）の平面パターン図との対比から明
らかなように、入力端子３１であるボンディングパッド
２５と保護抵抗２４間の配線部分、および保護抵抗２４
の端子部分に相当するスペースが不要になるので、保護
抵抗２４の面積分だけ半導体集積回路における静電保護
回路の占有面積を低減できる。
【００２１】また、図１０に示した従来構造では、保護
抵抗５３としてＰ型拡散層６６による拡散抵抗を用いて
いたことにより、保護抵抗５３の領域にＮ+ 型埋込み層
７４による島部を形成し、これを電源（Ｖcc）に接続す
る構成を採らざるを得ないため、Ｐ型拡散層６６とＮ+
型埋込み層７４との間がＰＮ接合となって寄生容量が形
成され、この寄生容量が回路特性に悪影響を及ぼす問題
があった。これに対し、本発明の構造では、保護抵抗２
４としてポリシリコン抵抗を用いているので、保護抵抗
２４の領域に島部を形成して電源に接続する必要がない
ため、上記の如き問題が発生することもない。
抵抗５３としてＰ型拡散層６６による拡散抵抗を用いて
いたことにより、保護抵抗５３の領域にＮ+ 型埋込み層
７４による島部を形成し、これを電源（Ｖcc）に接続す
る構成を採らざるを得ないため、Ｐ型拡散層６６とＮ+
型埋込み層７４との間がＰＮ接合となって寄生容量が形
成され、この寄生容量が回路特性に悪影響を及ぼす問題
があった。これに対し、本発明の構造では、保護抵抗２
４としてポリシリコン抵抗を用いているので、保護抵抗
２４の領域に島部を形成して電源に接続する必要がない
ため、上記の如き問題が発生することもない。
【００２２】図４は本発明による静電保護回路の他の実
施例を示す平面パターン図、図５，図６は図４の一点鎖
線に沿った断面構造を示すＢ‐Ｂ′，Ｃ‐Ｃ′矢視断面
図、図７はその等価回路図である。なお、図中、図１〜
図３と同等部分には同一符号を付して示してある。先
ず、図４および図５において、Ｐ型基板１１上にＮ- 型
エピタキシャル層１２が積層され、このＮ- 型エピタキ
シャル層１２上の一部にＮ+ 型拡散層１９が形成され、
これにより第１の負保護ダイオード２０が構成されてい
る。
施例を示す平面パターン図、図５，図６は図４の一点鎖
線に沿った断面構造を示すＢ‐Ｂ′，Ｃ‐Ｃ′矢視断面
図、図７はその等価回路図である。なお、図中、図１〜
図３と同等部分には同一符号を付して示してある。先
ず、図４および図５において、Ｐ型基板１１上にＮ- 型
エピタキシャル層１２が積層され、このＮ- 型エピタキ
シャル層１２上の一部にＮ+ 型拡散層１９が形成され、
これにより第１の負保護ダイオード２０が構成されてい
る。
【００２３】この第１の負保護ダイオード２０のＮ+ 型
拡散層１９には、Ｎ+ 型ポリシリコン層２３からなる保
護抵抗２４の一端部が接続され、その上に入力端子３１
となるボンディングパッド２５が形成されている。ま
た、Ｎ+ 型ポリシリコン層２３の他端部は、コンタクト
部２８を介してアルミ配線２９により内部回路３２の入
力端に接続される。以上の構成は、先の実施例における
負保護ダイオード２０および保護抵抗２４の構成と同じ
である。
拡散層１９には、Ｎ+ 型ポリシリコン層２３からなる保
護抵抗２４の一端部が接続され、その上に入力端子３１
となるボンディングパッド２５が形成されている。ま
た、Ｎ+ 型ポリシリコン層２３の他端部は、コンタクト
部２８を介してアルミ配線２９により内部回路３２の入
力端に接続される。以上の構成は、先の実施例における
負保護ダイオード２０および保護抵抗２４の構成と同じ
である。
【００２４】本実施例ではさらに、Ｎ+ 型ポリシリコン
層２３の他端部の下方に、Ｎ- 型エピタキシャル層１２
上の一部にＮ+ 型拡散層４１が形成されることによって
第２の負保護ダイオード４２が構成されている。そし
て、Ｎ+ 型ポリシリコン層２３の他端部とＮ+ 型拡散層
４１とは電気的接触がとられている。次に、図４および
図６において、先の実施例の場合と同様に、Ｎ- 型エピ
タキシャル層１２上の一部にＰ型拡散層１４が形成さ
れ、これにより第１の正保護ダイオード１５が構成され
ている。
層２３の他端部の下方に、Ｎ- 型エピタキシャル層１２
上の一部にＮ+ 型拡散層４１が形成されることによって
第２の負保護ダイオード４２が構成されている。そし
て、Ｎ+ 型ポリシリコン層２３の他端部とＮ+ 型拡散層
４１とは電気的接触がとられている。次に、図４および
図６において、先の実施例の場合と同様に、Ｎ- 型エピ
タキシャル層１２上の一部にＰ型拡散層１４が形成さ
れ、これにより第１の正保護ダイオード１５が構成され
ている。
【００２５】この第１の正保護ダイオード１５におい
て、Ｐ型拡散層１４は、アルミ配線２６により、コンタ
クト部２７を介して第１の負保護ダイオード２０上のボ
ンディングパッド２５に接続される。また、Ｎ- 型エピ
タキシャル層１２上の一部に形成されたＮ+ 型埋込み層
１６は、コンタクト部１７を介してアルミ配線１８によ
って電源（Ｖcc）に接続される。
て、Ｐ型拡散層１４は、アルミ配線２６により、コンタ
クト部２７を介して第１の負保護ダイオード２０上のボ
ンディングパッド２５に接続される。また、Ｎ- 型エピ
タキシャル層１２上の一部に形成されたＮ+ 型埋込み層
１６は、コンタクト部１７を介してアルミ配線１８によ
って電源（Ｖcc）に接続される。
【００２６】また、Ｎ- 型エピタキシャル層１２上の別
の領域には、第２の正保護ダイオード４３が、図６に示
す第１の正保護ダイオード１５と全く同じ構造をもって
構成されている。図４において、この第２の正保護ダイ
オード４３のＰ型拡散層４４は、アルミ配線２９により
第２の負保護ダイオード２０上のＮ+ 型ポリシリコン層
２３の他端部に接続されているとともに、内部回路３２
の入力端に接続される。また、Ｎ+ 型埋込み層４６は、
アルミ配線１８によって電源（Ｖcc）に接続される。
の領域には、第２の正保護ダイオード４３が、図６に示
す第１の正保護ダイオード１５と全く同じ構造をもって
構成されている。図４において、この第２の正保護ダイ
オード４３のＰ型拡散層４４は、アルミ配線２９により
第２の負保護ダイオード２０上のＮ+ 型ポリシリコン層
２３の他端部に接続されているとともに、内部回路３２
の入力端に接続される。また、Ｎ+ 型埋込み層４６は、
アルミ配線１８によって電源（Ｖcc）に接続される。
【００２７】図７の等価回路において、入力端子３１と
内部回路３２との間にポリシリコン抵抗からなる保護抵
抗２４が接続され、また保護抵抗２４の一端と電源（Ｖ
cc）間に第１の正保護ダイオード１５が、保護抵抗２４
の一端と基板１１間に第１の負保護ダイオード２０がそ
れぞれ接続され、さらに保護抵抗２４の他端と電源間に
第２の正保護ダイオード４３が、保護抵抗２４の他端と
基板１１間に第２の負保護ダイオード４２がそれぞれ接
続されることにより、本実施例に係る静電保護回路が構
成されている。
内部回路３２との間にポリシリコン抵抗からなる保護抵
抗２４が接続され、また保護抵抗２４の一端と電源（Ｖ
cc）間に第１の正保護ダイオード１５が、保護抵抗２４
の一端と基板１１間に第１の負保護ダイオード２０がそ
れぞれ接続され、さらに保護抵抗２４の他端と電源間に
第２の正保護ダイオード４３が、保護抵抗２４の他端と
基板１１間に第２の負保護ダイオード４２がそれぞれ接
続されることにより、本実施例に係る静電保護回路が構
成されている。
【００２８】この静電保護回路において、入力端子３１
に静電気が加わると、その静電気を第１の正保護ダイオ
ード１５が電源側に、または第１の負保護ダイオード２
０が基板１１側にそれぞれリークさせて一定電圧にクラ
ンプし、保護抵抗２４が静電気を減衰させる作用をな
す。また、保護抵抗２４で充分に減衰できなかった静電
気については、これをさらに第２の正保護ダイオード４
３が電源側に、または第２の負保護ダイオード４２が基
板１１側にそれぞれリークさせる作用をなす。これによ
り、静電気の放電による静電破壊に対する強度を向上で
きる。
に静電気が加わると、その静電気を第１の正保護ダイオ
ード１５が電源側に、または第１の負保護ダイオード２
０が基板１１側にそれぞれリークさせて一定電圧にクラ
ンプし、保護抵抗２４が静電気を減衰させる作用をな
す。また、保護抵抗２４で充分に減衰できなかった静電
気については、これをさらに第２の正保護ダイオード４
３が電源側に、または第２の負保護ダイオード４２が基
板１１側にそれぞれリークさせる作用をなす。これによ
り、静電気の放電による静電破壊に対する強度を向上で
きる。
【００２９】また、構造上において、保護抵抗２４をポ
リシリコン抵抗で構成し、このポリシリコン抵抗の両端
コンタクト部の下方に第１，第２の負保護ダイオード２
０，４２を形成し、さらにポリシリコン抵抗の両端コン
タクト部に対してアルミ配線２５，２９を介して接続さ
れた２つのコンタクト部と電源（Ｖcc）用のコンタクト
部との間に第１，第２の正保護ダイオード１５，４３を
形成したことにより、図４の平面パターン図と図８の平
面パターン図（従来例）との対比から明らかなように、
第２の負保護ダイオード４２および第２の正保護ダイオ
ード４３を新たに設けたことによる面積の増加がないの
で、従来構造とほぼ同程度の占有面積で静電強度を向上
できる。
リシリコン抵抗で構成し、このポリシリコン抵抗の両端
コンタクト部の下方に第１，第２の負保護ダイオード２
０，４２を形成し、さらにポリシリコン抵抗の両端コン
タクト部に対してアルミ配線２５，２９を介して接続さ
れた２つのコンタクト部と電源（Ｖcc）用のコンタクト
部との間に第１，第２の正保護ダイオード１５，４３を
形成したことにより、図４の平面パターン図と図８の平
面パターン図（従来例）との対比から明らかなように、
第２の負保護ダイオード４２および第２の正保護ダイオ
ード４３を新たに設けたことによる面積の増加がないの
で、従来構造とほぼ同程度の占有面積で静電強度を向上
できる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
保護抵抗および保護ダイオードの組合せからなり、入力
端子と内部回路との間に挿入されて用いられる静電保護
回路の構造において、基板表面上に形成されたポリシリ
コン抵抗によって保護抵抗を形成するとともに、このポ
リシリコン抵抗の少なくとも一端部の配線とのコンタク
ト部の下方に保護ダイオードを形成した構成としたこと
により、入力端子と保護抵抗間の配線分、および保護抵
抗の端子部分に相当するスペースが不要になり、その分
だけ半導体集積回路における静電保護回路の占有面積を
低減できるので、デバイスの微細化に寄与できることに
なる。
保護抵抗および保護ダイオードの組合せからなり、入力
端子と内部回路との間に挿入されて用いられる静電保護
回路の構造において、基板表面上に形成されたポリシリ
コン抵抗によって保護抵抗を形成するとともに、このポ
リシリコン抵抗の少なくとも一端部の配線とのコンタク
ト部の下方に保護ダイオードを形成した構成としたこと
により、入力端子と保護抵抗間の配線分、および保護抵
抗の端子部分に相当するスペースが不要になり、その分
だけ半導体集積回路における静電保護回路の占有面積を
低減できるので、デバイスの微細化に寄与できることに
なる。
【００３１】また、ポリシリコン抵抗の両端部のコンタ
クト部の下方に一対の負保護ダイオードを形成するとと
もに、ポリシリコン抵抗の両端部のコンタクト部に対し
て配線接続された２つのコンタクト部と電源用のコンタ
クト部との間に一対の正保護ダイオードを形成したこと
により、従来回路に対して正保護ダイオードおよび負保
護ダイオードを新たに設けたことによる面積の増加がな
いので、従来構造とほぼ同程度の占有面積で静電強度を
向上できることになる。
クト部の下方に一対の負保護ダイオードを形成するとと
もに、ポリシリコン抵抗の両端部のコンタクト部に対し
て配線接続された２つのコンタクト部と電源用のコンタ
クト部との間に一対の正保護ダイオードを形成したこと
により、従来回路に対して正保護ダイオードおよび負保
護ダイオードを新たに設けたことによる面積の増加がな
いので、従来構造とほぼ同程度の占有面積で静電強度を
向上できることになる。
【図１】本発明の一実施例を示す平面パターン図であ
る。
る。
【図２】図１の一点鎖線に沿った断面構造を示すＡ‐
Ａ′矢視断面図である。
Ａ′矢視断面図である。
【図３】本発明の一実施例の等価回路図である。
【図４】本発明の他の実施例を示す平面パターン図であ
る。
る。
【図５】図４の一点鎖線に沿った断面構造を示すＢ‐
Ｂ′矢視断面図である。
Ｂ′矢視断面図である。
【図６】図４のＣ‐Ｃ′矢視断面図である。
【図７】本発明の他の実施例の等価回路図である。
【図８】従来例を示す平面パターン図である。
【図９】従来例の等価回路図である。
【図１０】図８の一点鎖線に沿った断面構造を示すＤ‐
Ｄ′矢視断面図である。
Ｄ′矢視断面図である。
１１ Ｐ型基板 １２ Ｎ-
型エピタキシャル層 １５ 正保護ダイオード（第１の正保護ダイオード） ２０ 負保護ダイオード（第１の負保護ダイオード） ２３ Ｎ+ 型ポリシリコン層 ２４ 保護
抵抗 ３１ 入力端子 ３２ 内部
回路 ４２ 第２の負保護ダイオード ４３ 第２
の正保護ダイオード
型エピタキシャル層 １５ 正保護ダイオード（第１の正保護ダイオード） ２０ 負保護ダイオード（第１の負保護ダイオード） ２３ Ｎ+ 型ポリシリコン層 ２４ 保護
抵抗 ３１ 入力端子 ３２ 内部
回路 ４２ 第２の負保護ダイオード ４３ 第２
の正保護ダイオード
Claims (4)
- 【請求項１】 保護抵抗および保護ダイオードの組合せ
からなり、入力端子と内部回路との間に挿入されて用い
られる静電保護回路の構造において、 前記保護抵抗は基板表面上に形成されたポリシリコン抵
抗からなり、 前記保護ダイオードは前記ポリシリコン抵抗の少なくと
も一端部の配線とのコンタクト部の下方に形成されてい
ることを特徴とする静電保護回路構造。 - 【請求項２】 前記コンタクト部上には、前記入力端子
となるボンディングパッドが形成されていることを特徴
とする請求項１記載の静電保護回路構造。 - 【請求項３】 前記保護ダイオードは、前記ポリシリコ
ン抵抗の一端部のコンタクト部の下方に形成された負保
護ダイオードであり、 前記ポリシリコン抵抗の一端部のコンタクト部に対して
配線接続されたコンタクト部と電源用のコンタクト部と
の間に正保護ダイオードが形成されていることを特徴と
する請求項１記載の静電保護回路構造。 - 【請求項４】 前記保護ダイオードは、前記ポリシリコ
ン抵抗の両端部の配線とのコンタクト部の下方に形成さ
れた一対の負保護ダイオードであり、 前記ポリシリコン抵抗の両端部のコンタクト部に対して
配線接続された２つのコンタクト部と電源用のコンタク
ト部との間に一対の正保護ダイオードが形成されている
ことを特徴とする請求項１記載の静電保護回路構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6555894A JPH07249738A (ja) | 1994-03-08 | 1994-03-08 | 静電保護回路構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6555894A JPH07249738A (ja) | 1994-03-08 | 1994-03-08 | 静電保護回路構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249738A true JPH07249738A (ja) | 1995-09-26 |
Family
ID=13290461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6555894A Pending JPH07249738A (ja) | 1994-03-08 | 1994-03-08 | 静電保護回路構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249738A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003072076A (ja) * | 2001-08-31 | 2003-03-12 | Canon Inc | 記録ヘッド及びその記録ヘッドを用いた記録装置 |
| US8174806B2 (en) | 2009-02-26 | 2012-05-08 | Samsung Electronics Co., Ltd. | Electrostatic discharge protection element and electrostatic discharge protection circuit including the same |
-
1994
- 1994-03-08 JP JP6555894A patent/JPH07249738A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003072076A (ja) * | 2001-08-31 | 2003-03-12 | Canon Inc | 記録ヘッド及びその記録ヘッドを用いた記録装置 |
| US8174806B2 (en) | 2009-02-26 | 2012-05-08 | Samsung Electronics Co., Ltd. | Electrostatic discharge protection element and electrostatic discharge protection circuit including the same |
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