JPH0719479B2 - 半導体メモリのセンスアンプ回路 - Google Patents
半導体メモリのセンスアンプ回路Info
- Publication number
- JPH0719479B2 JPH0719479B2 JP25583387A JP25583387A JPH0719479B2 JP H0719479 B2 JPH0719479 B2 JP H0719479B2 JP 25583387 A JP25583387 A JP 25583387A JP 25583387 A JP25583387 A JP 25583387A JP H0719479 B2 JPH0719479 B2 JP H0719479B2
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- JP
- Japan
- Prior art keywords
- sense amplifier
- amplifier circuit
- enhancement
- type
- semiconductor memory
- Prior art date
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- Read Only Memory (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリのセンスアンプ回路に関し、特
に半導体メモリセルに流れる電流を検出する電流センス
タイプのセンスアンプ回路に関する。
に半導体メモリセルに流れる電流を検出する電流センス
タイプのセンスアンプ回路に関する。
従来、半導体メモリのセンスアンプ回路としては、電圧
センスタイプと電流センスタイプのセンスアンプがあ
る。それぞれに応じた使い方があるが、ここでは電流セ
ンスタイプのセンスアンプについて説明する。
センスタイプと電流センスタイプのセンスアンプがあ
る。それぞれに応じた使い方があるが、ここでは電流セ
ンスタイプのセンスアンプについて説明する。
第３図は従来の一例を説明するためのかかる電流センス
タイプのセンスアンプ回路図である。
タイプのセンスアンプ回路図である。
第３図に示すように、このセンスアンプ回路において、
エンハンスメントＰ型トランジスタP1とP2及びP3とP4は
それぞれカレントミラー回路を構成しており、一方エン
ハンスメントＮ型トランジスタN2とN3,N4とは同一の特
性を有しており、ダミーセルに流れる基準電流をメモリ
ーセルに流れる電流の1/2になるように、すなわちダミ
ーセルに流れる基準電流の1/2がセンスレベルとなるよ
うに設定されている。この電流センスタイプのセンスア
ンプ回路において、前記ダミーセルにエンハンスメント
Ｎ型トランジスタN5を介して流れる電流とメモリーセル
にエンハンスメントＮ型トランジスタN1を介して流れる
電流との比を変える場合は、製造工程上で行う必要があ
り、例えばコンタクト形成工程あるいはその前の拡散層
形成工程のマスクを変更することにより電流比の設定あ
るいは変更を行っている。
エンハンスメントＰ型トランジスタP1とP2及びP3とP4は
それぞれカレントミラー回路を構成しており、一方エン
ハンスメントＮ型トランジスタN2とN3,N4とは同一の特
性を有しており、ダミーセルに流れる基準電流をメモリ
ーセルに流れる電流の1/2になるように、すなわちダミ
ーセルに流れる基準電流の1/2がセンスレベルとなるよ
うに設定されている。この電流センスタイプのセンスア
ンプ回路において、前記ダミーセルにエンハンスメント
Ｎ型トランジスタN5を介して流れる電流とメモリーセル
にエンハンスメントＮ型トランジスタN1を介して流れる
電流との比を変える場合は、製造工程上で行う必要があ
り、例えばコンタクト形成工程あるいはその前の拡散層
形成工程のマスクを変更することにより電流比の設定あ
るいは変更を行っている。
上述した従来のセンスアンプ回路は、ダミーセルとメモ
リーセルの電流の比を変える場合、コンタクト形成工程
あるいは拡散層形成工程のマスクを変更することにより
行っているが、この電流比は半導体メモリのデジット線
長やメモリーセルのディメンション等により最適値が異
なり、設計完了後に変更を要することがしばしば発生す
る。しかるに、RAMやEPROMなどの半導体メモリ回路では
どのマスク工程を変更しても有利あるいは不利の差は生
じないが、特にマスクROMにおいては、設計完了後に製
作されるコード工程（ROMの内容を決める工程）のマス
クで電流比を変更出来ないという欠点がある。
リーセルの電流の比を変える場合、コンタクト形成工程
あるいは拡散層形成工程のマスクを変更することにより
行っているが、この電流比は半導体メモリのデジット線
長やメモリーセルのディメンション等により最適値が異
なり、設計完了後に変更を要することがしばしば発生す
る。しかるに、RAMやEPROMなどの半導体メモリ回路では
どのマスク工程を変更しても有利あるいは不利の差は生
じないが、特にマスクROMにおいては、設計完了後に製
作されるコード工程（ROMの内容を決める工程）のマス
クで電流比を変更出来ないという欠点がある。
本発明の目的は、かかるメモリーセルとダミーセルとに
流れる電流の比を変更しうる半導体メモリのセンスアン
プ回路を提供することにある。
流れる電流の比を変更しうる半導体メモリのセンスアン
プ回路を提供することにある。
本発明のセンスアンプ回路は、メモリセルに流れる電流
を検出する電流センスタイプの半導体メモリのセンスア
ンプ回路において、メモリセル側のカレントミラー回路
を形成するエンハンスメントＰ型トランジスタの一方に
エンハンスメントＮ型トランジスタおよびイオン注入を
行ったデプレッションＮ型トランジスタの直列回路を少
なくとも一組接続する一方、ダミーセルが側のカレント
ミラー回路を形成するエンハンスメントＰ型トランジス
タの一方にエンハンスメントＮ型トランジスタおよびデ
プレッションＮ型トランジスタの直列回路を複数組接続
し、前記ダミーセル側の前記デプレッションＮ型トラン
ジスタのイオン注入の有無を選択することにより、前記
メモリセルおよび前記ダミーセルに流れる電流の比を変
更しうるように構成される。
を検出する電流センスタイプの半導体メモリのセンスア
ンプ回路において、メモリセル側のカレントミラー回路
を形成するエンハンスメントＰ型トランジスタの一方に
エンハンスメントＮ型トランジスタおよびイオン注入を
行ったデプレッションＮ型トランジスタの直列回路を少
なくとも一組接続する一方、ダミーセルが側のカレント
ミラー回路を形成するエンハンスメントＰ型トランジス
タの一方にエンハンスメントＮ型トランジスタおよびデ
プレッションＮ型トランジスタの直列回路を複数組接続
し、前記ダミーセル側の前記デプレッションＮ型トラン
ジスタのイオン注入の有無を選択することにより、前記
メモリセルおよび前記ダミーセルに流れる電流の比を変
更しうるように構成される。
第１図は本発明の第一の実施例を説明するためのセンス
アンプ回路図である。
アンプ回路図である。
第１図に示すように、かかるセンスアンプ回路は第３図
に示す従来のセンスアンプ回路に加え、エンハンスメン
トＮ型トランジスタN2およびN3,N4,N5に直列にそれぞれ
イオン注入を行ったデプレッションＮ型トランジスタD2
およびD3,D4,D5を接続して構成する。これによりメモリ
ーセルとダミーセルとに流れる電流の電流比を1/3に変
更することができる。また、デプレッションＮ型トラン
ジスタD5にはイオン注入を行わずに、その他のD2および
D3,D4にイオン注入を行えば、メモリーセルとダミーセ
ルとに流れる電流の電流比を1/2とすることができる。
に示す従来のセンスアンプ回路に加え、エンハンスメン
トＮ型トランジスタN2およびN3,N4,N5に直列にそれぞれ
イオン注入を行ったデプレッションＮ型トランジスタD2
およびD3,D4,D5を接続して構成する。これによりメモリ
ーセルとダミーセルとに流れる電流の電流比を1/3に変
更することができる。また、デプレッションＮ型トラン
ジスタD5にはイオン注入を行わずに、その他のD2および
D3,D4にイオン注入を行えば、メモリーセルとダミーセ
ルとに流れる電流の電流比を1/2とすることができる。
第２図は本発明の第二の実施例を説明するためのセンス
アンプ回路図である。
アンプ回路図である。
第２図に示すように、第二の実施例の回路はそれぞれメ
モリーセル側のエンハンスメントＮ型トランジスタN2,N
3とデプレッションＮ型トランジスタD2,D3との対を２組
としダミーセル側のエンハンスメントＮ型トランジスタ
N4〜N9とデプレッションＮ型トランジスタD4〜D9との対
を６組としたものである。
モリーセル側のエンハンスメントＮ型トランジスタN2,N
3とデプレッションＮ型トランジスタD2,D3との対を２組
としダミーセル側のエンハンスメントＮ型トランジスタ
N4〜N9とデプレッションＮ型トランジスタD4〜D9との対
を６組としたものである。
かかる構成のセンスアンプ回路によれば、メモリーセル
およびダミーセルの電流比を2/6（1/3）,2/5,2/4（1/
2）,2/3と細かく変更することが出来る。
およびダミーセルの電流比を2/6（1/3）,2/5,2/4（1/
2）,2/3と細かく変更することが出来る。
以上説明したように、本発明の半導体メモリのセンスア
ンプ回路は、デプレッション型MOSトランジスタを形成
することにより、半導体メモリ回路、すなわちマスクRO
Mを迅速に開発することができ、特にメモリーセルとダ
ミーセルとの電流比をイオン注入の際に容易に変更する
ことができるという効果がある。
ンプ回路は、デプレッション型MOSトランジスタを形成
することにより、半導体メモリ回路、すなわちマスクRO
Mを迅速に開発することができ、特にメモリーセルとダ
ミーセルとの電流比をイオン注入の際に容易に変更する
ことができるという効果がある。
第１図は本発明の第一の実施例を説明するためのセンス
アンプ回路図、第２図は本発明の第二の実施例を説明す
るためのセンスアンプ回路図、第３図は従来の一例を説
明するためのセンスアンプ回路図である。 N1〜N10……エンハンスメントＮ型トランジスタ、P1〜P
4……エンハンスメントＰ型トランジスタ、D2〜D9……
デプレッションＮ型トランジスタ。
アンプ回路図、第２図は本発明の第二の実施例を説明す
るためのセンスアンプ回路図、第３図は従来の一例を説
明するためのセンスアンプ回路図である。 N1〜N10……エンハンスメントＮ型トランジスタ、P1〜P
4……エンハンスメントＰ型トランジスタ、D2〜D9……
デプレッションＮ型トランジスタ。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6866−5Ｌ Ｇ１１Ｃ 17/00 ５２０ Ｂ
Claims (1)
- 【請求項１】メモリセルに流れる電流を検出する電流セ
ンスタイプの半導体メモリのセンスアンプ回路におい
て、メモリセル側のカレントミラー回路を形成するエン
ハンスメントＰ型トランジスタの一方にエンハンスメン
トＮ型トランジスタおよびイオン注入を行ったデプレッ
ションＮ型トランジスタの直列回路を少なくとも一組接
続する一方、ダミーセル側のカレントミラー回路を形成
するエンハンスメントＰ型トランジスタの一方にエンハ
ンスメントＮ型トランジスタおよびデプレッションＮ型
トランジスタの直列回路を複数組接続し、前記ダミーセ
ル側の前記デプレッションＮ型トランジスタのイオン注
入の有無を選択することにより、前記メモリセルおよび
前記ダミーセルに流れる電流の比を変更しうることを特
徴とする半導体メモリのセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25583387A JPH0719479B2 (ja) | 1987-10-09 | 1987-10-09 | 半導体メモリのセンスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25583387A JPH0719479B2 (ja) | 1987-10-09 | 1987-10-09 | 半導体メモリのセンスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198195A JPH0198195A (ja) | 1989-04-17 |
| JPH0719479B2 true JPH0719479B2 (ja) | 1995-03-06 |
Family
ID=17284235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25583387A Expired - Lifetime JPH0719479B2 (ja) | 1987-10-09 | 1987-10-09 | 半導体メモリのセンスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719479B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2680928B2 (ja) * | 1990-10-26 | 1997-11-19 | 日本電気アイシーマイコンシステム株式会社 | センスアンプ回路 |
| JPH04177695A (ja) * | 1990-11-09 | 1992-06-24 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| US7639543B2 (en) | 2006-12-18 | 2009-12-29 | Spansion Llc | High speed cascode circuit with low power consumption |
| JP2009129472A (ja) * | 2007-11-20 | 2009-06-11 | Toshiba Corp | 半導体記憶装置 |
-
1987
- 1987-10-09 JP JP25583387A patent/JPH0719479B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0198195A (ja) | 1989-04-17 |
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