JPH0714926Y2 - 半導体試験装置の波形入出力装置 - Google Patents
半導体試験装置の波形入出力装置Info
- Publication number
- JPH0714926Y2 JPH0714926Y2 JP11847588U JP11847588U JPH0714926Y2 JP H0714926 Y2 JPH0714926 Y2 JP H0714926Y2 JP 11847588 U JP11847588 U JP 11847588U JP 11847588 U JP11847588 U JP 11847588U JP H0714926 Y2 JPH0714926 Y2 JP H0714926Y2
- Authority
- JP
- Japan
- Prior art keywords
- relay contact
- output
- under test
- semiconductor device
- relay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】 「産業上の利用分野」 この考案は半導体試験装置において、試験パターンを被
試験半導体素子へ供給し、また被試験半導体素子の出力
を入力するピンエレクトロニクスと呼ばれる波形入出力
装置に関する。
試験半導体素子へ供給し、また被試験半導体素子の出力
を入力するピンエレクトロニクスと呼ばれる波形入出力
装置に関する。
「従来の技術」 半導体試験装置の入出力系は第４図に示すように波形入
出力装置（ピンエレクトロニクス）11がパフォーマンス
ボード12を介してパフォーマンスボード12上の被試験半
導体素子13と接続されている。被試験半導体素子13が入
出力ピンA1と入力ピンA2とをもつ場合、従来においては
波形入出力装置11と被試験半導体素子13とは次のように
接続されていた。すなわちパフォーマンスボード12上に
リレー接点14a,15a,16aが設けられ、波形入出力装置11
のドライバ17の出力側がリレー接点18aを通じてリレー
接点14a,15aの各一端に接続され、リレー接点14a,15aの
各他端は被試験半導体素子13のピンA1，A2にそれぞれ接
続される。リレー接点14aの他端にはリレー接点16aの一
端が接続され、リレー接点16aの他端は波形入出力装置1
1内のリレー接点19aを通じて増幅器21に接続される。リ
レー接点14aのリレーコイル14bは波形入出力装置11の出
力系からのLOAD制御信号により附勢され、リレー接点15
aのリレーコイル15bはテストヘッド22からのCW（コント
ロールワード）制御信号により附勢され、リレー接点16
aのリレーコイル16bは波形入出力装置11の測定系からの
LOAD制御信号により附勢される。
出力装置（ピンエレクトロニクス）11がパフォーマンス
ボード12を介してパフォーマンスボード12上の被試験半
導体素子13と接続されている。被試験半導体素子13が入
出力ピンA1と入力ピンA2とをもつ場合、従来においては
波形入出力装置11と被試験半導体素子13とは次のように
接続されていた。すなわちパフォーマンスボード12上に
リレー接点14a,15a,16aが設けられ、波形入出力装置11
のドライバ17の出力側がリレー接点18aを通じてリレー
接点14a,15aの各一端に接続され、リレー接点14a,15aの
各他端は被試験半導体素子13のピンA1，A2にそれぞれ接
続される。リレー接点14aの他端にはリレー接点16aの一
端が接続され、リレー接点16aの他端は波形入出力装置1
1内のリレー接点19aを通じて増幅器21に接続される。リ
レー接点14aのリレーコイル14bは波形入出力装置11の出
力系からのLOAD制御信号により附勢され、リレー接点15
aのリレーコイル15bはテストヘッド22からのCW（コント
ロールワード）制御信号により附勢され、リレー接点16
aのリレーコイル16bは波形入出力装置11の測定系からの
LOAD制御信号により附勢される。
リレー接点14a,18aをオンとしてドライバ17から試験パ
ターンを被試験半導体素子13のピンA1に入力し（１）、
次にリレー接点15a,18aをオンとしてドライバ17から同
一の試験パターンを被試験半導体素子13のピンA2に入力
し（２）、次にリレー接点16a,19aをオンとして被試験
半導体素子13のピンA1の出力パターンを増幅器21に入力
する（３）。
ターンを被試験半導体素子13のピンA1に入力し（１）、
次にリレー接点15a,18aをオンとしてドライバ17から同
一の試験パターンを被試験半導体素子13のピンA2に入力
し（２）、次にリレー接点16a,19aをオンとして被試験
半導体素子13のピンA1の出力パターンを増幅器21に入力
する（３）。
この場合は半導体試験装置の使用者は第４図に示したよ
うにパフォーマンスボード12の回路を設計、製作する必
要があった。
うにパフォーマンスボード12の回路を設計、製作する必
要があった。
「考案が解決しようとする課題」 このような装置においては次のような欠点がある。被試
験半導体素子13の周辺付加回路が増えるので被試験半導
体素子を差し替える時にリレーに引掛けるなどの事故が
起り易い。回路の分岐、部品の配置などをうまく設計し
ないと、ドライバ17の出力側と被試験半導体素子13の入
力側との間、または被試験半導体素子13の出力側から増
幅器21の入力側までの間での波形劣化が起り易い。パフ
ォーマンスボード上のリレーの制御が波形入出力装置11
のもつLOAD制御信号だけではまにあわなくなるためテス
トヘッド22のCW制御信号などを使用しなければならず、
テストプログラムが複雑になり、テストプログラムの作
成及びデバッグ（欠陥検出）が大変である。前記波形劣
化が起り易いために付加部品が密集しがちになり、パフ
ォーマンスボード12の製作時に誤りが起り易い。またパ
フォーマンスボードの保守が困難である。
験半導体素子13の周辺付加回路が増えるので被試験半導
体素子を差し替える時にリレーに引掛けるなどの事故が
起り易い。回路の分岐、部品の配置などをうまく設計し
ないと、ドライバ17の出力側と被試験半導体素子13の入
力側との間、または被試験半導体素子13の出力側から増
幅器21の入力側までの間での波形劣化が起り易い。パフ
ォーマンスボード上のリレーの制御が波形入出力装置11
のもつLOAD制御信号だけではまにあわなくなるためテス
トヘッド22のCW制御信号などを使用しなければならず、
テストプログラムが複雑になり、テストプログラムの作
成及びデバッグ（欠陥検出）が大変である。前記波形劣
化が起り易いために付加部品が密集しがちになり、パフ
ォーマンスボード12の製作時に誤りが起り易い。またパ
フォーマンスボードの保守が困難である。
「課題を解決するための手段」 この考案によれば波形出力回路の出力側が第１リレー接
点を通じて第１端子に接続され、またその出力側が第２
リレー接点を通じて第２端子に接続され、第１リレー接
点と第１端子との接続点は第３リレー接点を通じて第３
端子に接続され、これら第１リレー接点、第２リレー接
点、第３リレー接点は波形出力回路と同一基板上に組込
まれている。
点を通じて第１端子に接続され、またその出力側が第２
リレー接点を通じて第２端子に接続され、第１リレー接
点と第１端子との接続点は第３リレー接点を通じて第３
端子に接続され、これら第１リレー接点、第２リレー接
点、第３リレー接点は波形出力回路と同一基板上に組込
まれている。
このようにこの考案では波形出力回路（ピンエレクトロ
ニクス）上にリレー接点が組込まれているため、パフォ
ーマンスボード上の接続はケーブルのみでよい。
ニクス）上にリレー接点が組込まれているため、パフォ
ーマンスボード上の接続はケーブルのみでよい。
「実施例」 第１図はこの考案の実施例を示す。波形出力回路、つま
りドライバ17の出力側は第１リレー接点14a、第２リレ
ー接点15aをそれぞれ通じて、第１端子23、第２端子24
にそれぞれ接続され、第１リレー接点14a及び第１端子2
3の接続点は第３リレー接点16aを通じて第３端子25に接
続される。第１リレー接点14a、第２リレー接点15a、第
３リレー接点16aは波形入出力装置11の基板と同一基板
上に組込まれる。
りドライバ17の出力側は第１リレー接点14a、第２リレ
ー接点15aをそれぞれ通じて、第１端子23、第２端子24
にそれぞれ接続され、第１リレー接点14a及び第１端子2
3の接続点は第３リレー接点16aを通じて第３端子25に接
続される。第１リレー接点14a、第２リレー接点15a、第
３リレー接点16aは波形入出力装置11の基板と同一基板
上に組込まれる。
第１端子23はパフォーマンスボード12上のケーブル26を
通じて被試験半導体素子13のピンA1に接続され、第２端
子24はパフォーマンスボード12上のケーブル27を通じて
被試験半導体素子13のピンA2に接続され、第３端子25は
パフォーマンスボード12上のケーブル28を通じてリレー
接点19aに接続される。
通じて被試験半導体素子13のピンA1に接続され、第２端
子24はパフォーマンスボード12上のケーブル27を通じて
被試験半導体素子13のピンA2に接続され、第３端子25は
パフォーマンスボード12上のケーブル28を通じてリレー
接点19aに接続される。
第１リレー接点14aをオンにしてドライバ17から試験パ
ターンが被試験半導体素子13のピンA1へ供給され
（１）、次に第２リレー接点15aをオンにしてドライバ1
7から同一のパターンが被試験半導体素子13のピンA2へ
供給され（２）、次に第３リレー接点16aがオンにされ
て被試験半導体素子13のピンA1の出力パターンが増幅器
21へ供給される（３）。
ターンが被試験半導体素子13のピンA1へ供給され
（１）、次に第２リレー接点15aをオンにしてドライバ1
7から同一のパターンが被試験半導体素子13のピンA2へ
供給され（２）、次に第３リレー接点16aがオンにされ
て被試験半導体素子13のピンA1の出力パターンが増幅器
21へ供給される（３）。
第２図に差動出力に対する変形例を示し、第３図に測定
系に対する変形例を示す。
系に対する変形例を示す。
「考案の効果」 以上述べたようにこの考案によればリレーは波形入出力
装置11の基板上に組込まれ、パフォーマンスボード12上
の付加回路は接続ケーブルのみとなり、被試験半導体素
子13の周辺の付加回路がケーブルだけになるため、被試
験半導体素子13の差し替え時にリレーに引掛るおそれが
なく事故が起り難い、またパフォーマンスボード12を製
作する時にミスが起り難い、更にパフォーマンスボード
12の保守が容易である。パフォーマンスボード製作者が
回路部品配置に頭をなやますことがない。波形入出力装
置11の設計時に回路部品の配置を最適化するので波形劣
化の心配がない。LOAD制御信号、CW制御信号が解放され
るので被試験半導体素子の試験の自由度が高まる。
装置11の基板上に組込まれ、パフォーマンスボード12上
の付加回路は接続ケーブルのみとなり、被試験半導体素
子13の周辺の付加回路がケーブルだけになるため、被試
験半導体素子13の差し替え時にリレーに引掛るおそれが
なく事故が起り難い、またパフォーマンスボード12を製
作する時にミスが起り難い、更にパフォーマンスボード
12の保守が容易である。パフォーマンスボード製作者が
回路部品配置に頭をなやますことがない。波形入出力装
置11の設計時に回路部品の配置を最適化するので波形劣
化の心配がない。LOAD制御信号、CW制御信号が解放され
るので被試験半導体素子の試験の自由度が高まる。
第１図はこの考案による波形入出力装置の一例を示す接
続図、第２図はその出力系の変形例を示す図、第３図は
測定系の変形例を示す図、第４図は従来の波形入出力装
置を示す接続図である。
続図、第２図はその出力系の変形例を示す図、第３図は
測定系の変形例を示す図、第４図は従来の波形入出力装
置を示す接続図である。
Claims (1)
- 【請求項１】波形出力回路の出力側が第１リレー接点を
通じて第１端子に接続され、 またその出力側が第２リレー接点を通じて第２端子に接
続され、 上記第１リレー接点と上記第１端子との接続点は第３リ
レー接点を通じて第３端子に接続され、 上記第１リレー接点、第２リレー接点、第３リレー接点
は上記波形出力回路と同一基板上に組込まれている半導
体試験装置の波形入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11847588U JPH0714926Y2 (ja) | 1988-09-09 | 1988-09-09 | 半導体試験装置の波形入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11847588U JPH0714926Y2 (ja) | 1988-09-09 | 1988-09-09 | 半導体試験装置の波形入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0239179U JPH0239179U (ja) | 1990-03-15 |
| JPH0714926Y2 true JPH0714926Y2 (ja) | 1995-04-10 |
Family
ID=31362870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11847588U Expired - Lifetime JPH0714926Y2 (ja) | 1988-09-09 | 1988-09-09 | 半導体試験装置の波形入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714926Y2 (ja) |
-
1988
- 1988-09-09 JP JP11847588U patent/JPH0714926Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0239179U (ja) | 1990-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0714926Y2 (ja) | 半導体試験装置の波形入出力装置 | |
| JP2000206166A (ja) | Ｅｃｕ機能検査装置の評価システム | |
| JPH0540457Y2 (ja) | ||
| JPS63148580A (ja) | 入出力コネクタ分離型プリント基板 | |
| JPH0519819Y2 (ja) | ||
| JPS628533Y2 (ja) | ||
| JPH06258345A (ja) | Ｌｓｉテストアダプタ | |
| JP2502931Y2 (ja) | テストプラグ | |
| JPS629276A (ja) | 半導体集積回路検査装置 | |
| JPS60113165A (ja) | 半導体素子のバ−ンイン装置 | |
| JP2519283Y2 (ja) | カ−ドモジユ−ル | |
| JP2556129B2 (ja) | フレキシブルプローブカード | |
| JPH04355378A (ja) | コンタクトプローブ接触確認法 | |
| JPH01210874A (ja) | 半導体装置の検査方法 | |
| JPS62174283U (ja) | ||
| JPH0261717B2 (ja) | ||
| JPH03293571A (ja) | 半導体集積回路試験装置 | |
| JPS6329273A (ja) | バ−ンイン基板 | |
| JPS62108166A (ja) | プリント回路ユニツト・チエツク処理方式 | |
| JPS6247981U (ja) | ||
| JPH0593763A (ja) | 電子回路装置の試験方法及び装置 | |
| JPH0933614A (ja) | 接続装置 | |
| JPS6417476U (ja) | ||
| JPH044284U (ja) | ||
| JPH05264653A (ja) | Ｓｏｊ型ｉｃソケット |