JPH07120326B2 - 割込制御装置 - Google Patents
割込制御装置Info
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- JPH07120326B2 JPH07120326B2 JP62273158A JP27315887A JPH07120326B2 JP H07120326 B2 JPH07120326 B2 JP H07120326B2 JP 62273158 A JP62273158 A JP 62273158A JP 27315887 A JP27315887 A JP 27315887A JP H07120326 B2 JPH07120326 B2 JP H07120326B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信を行う場合にコンピュータ等に用いられ
る割込要求信号等の制御を行う割込制御装置に関する。
る割込要求信号等の制御を行う割込制御装置に関する。
通信の制御を行うために、送受信側のコンピュータ等の
情報処理装置にそれぞれ通信制御装置が通常設けられて
いる。通信制御装置には、複数のプロセッサとそれに接
続される複数のアダプタがそれぞれ備えられている。こ
れらのプロセッサとアダプタとの間で割込の制御が行わ
れる。
情報処理装置にそれぞれ通信制御装置が通常設けられて
いる。通信制御装置には、複数のプロセッサとそれに接
続される複数のアダプタがそれぞれ備えられている。こ
れらのプロセッサとアダプタとの間で割込の制御が行わ
れる。
第４図、第５図は、共に従来の割込制御装置が行う割込
制御を説明するために表わしたものである。このうち、
第４図は、一例としてあらかじめ決められた実装形態で
構成された割込制御装置を概略的に示したものである。
第４図および第５図に示した端子番号（数字）のうち、
注目すべきものには丸印を付けた。
制御を説明するために表わしたものである。このうち、
第４図は、一例としてあらかじめ決められた実装形態で
構成された割込制御装置を概略的に示したものである。
第４図および第５図に示した端子番号（数字）のうち、
注目すべきものには丸印を付けた。
プロセッサ21には、４つのアダプタ22〜25がそれぞれ所
定の内部バス（図示せず）を介して直列に接続されてい
る。プロセッサ21およびアダプタ22〜25の内部に、それ
ぞれ割込要求端子１〜４が設けられている。アダプタ22
がプロセッサ21に割込を要求する場合は、割込要求信号
26が矢印に従ってアダプタ22の割込要求端子１からプロ
セッサ21の割込要求端子１に送られる。アダプタ23がプ
ロセッサ21に割込を要求する場合は、割込要求信号27が
矢印に沿ってアダプタ23の割込要求端子２からアダプタ
22の割込要求端子２を介してプロセッサ21の割込要求端
子２に送り出される。
定の内部バス（図示せず）を介して直列に接続されてい
る。プロセッサ21およびアダプタ22〜25の内部に、それ
ぞれ割込要求端子１〜４が設けられている。アダプタ22
がプロセッサ21に割込を要求する場合は、割込要求信号
26が矢印に従ってアダプタ22の割込要求端子１からプロ
セッサ21の割込要求端子１に送られる。アダプタ23がプ
ロセッサ21に割込を要求する場合は、割込要求信号27が
矢印に沿ってアダプタ23の割込要求端子２からアダプタ
22の割込要求端子２を介してプロセッサ21の割込要求端
子２に送り出される。
アダプタ24がプロセッサ21に割込を要求する場合は、割
込要求信号28が矢印の方向に従ってアダプタ24の割込要
求端子３からアダプタ23の割込要求端子３およびアダプ
タ22の割込要求端子３を介してプロセッサ21の割込要求
端子３に送り出される。アダプタ25がプロセッサ21に割
込を要求する場合は、割込要求信号29が矢印の方向に沿
ってアダプタ25の割込要求端子４からアダプタ24の割込
要求端子４、アダプタ23の割込要求端子４およびアダプ
タ22の割込要求端子４をそれぞれ介してプロセッサ21の
割込要求端子４に送り出される。このように、それぞれ
のアダプタの割込要求端子の端子番号が統一されていな
い。
込要求信号28が矢印の方向に従ってアダプタ24の割込要
求端子３からアダプタ23の割込要求端子３およびアダプ
タ22の割込要求端子３を介してプロセッサ21の割込要求
端子３に送り出される。アダプタ25がプロセッサ21に割
込を要求する場合は、割込要求信号29が矢印の方向に沿
ってアダプタ25の割込要求端子４からアダプタ24の割込
要求端子４、アダプタ23の割込要求端子４およびアダプ
タ22の割込要求端子４をそれぞれ介してプロセッサ21の
割込要求端子４に送り出される。このように、それぞれ
のアダプタの割込要求端子の端子番号が統一されていな
い。
第５図は、プロセッサとアダプタとの間にスイッチを設
けた場合の割込制御を説明するためのものである。プロ
セッサ31に４つのアダプタ32〜35がそれぞれ所定の内部
バス（図示せず）およびスイッチ群36〜39を介して直列
に接続されている。プロセッサ31およびアダプタ32〜35
の内部には、それぞれ割込要求端子１〜４が設けられて
いる。
けた場合の割込制御を説明するためのものである。プロ
セッサ31に４つのアダプタ32〜35がそれぞれ所定の内部
バス（図示せず）およびスイッチ群36〜39を介して直列
に接続されている。プロセッサ31およびアダプタ32〜35
の内部には、それぞれ割込要求端子１〜４が設けられて
いる。
例えば、アダプタ32の割込要求端子１、アダプタ33の割
込要求端子１、アダプタ34の割込要求端子３およびアダ
プタ35の割込要求端子３がそれぞれ割込要求端子として
用いられる場合について簡単に説明する。アダプタ32が
プロセッサ31に割込を要求する場合は、割込要求信号41
が矢印の方向に従ってアダプタ32の割込要求端子１から
プロセッサ31の割込要求端子１に送られる。
込要求端子１、アダプタ34の割込要求端子３およびアダ
プタ35の割込要求端子３がそれぞれ割込要求端子として
用いられる場合について簡単に説明する。アダプタ32が
プロセッサ31に割込を要求する場合は、割込要求信号41
が矢印の方向に従ってアダプタ32の割込要求端子１から
プロセッサ31の割込要求端子１に送られる。
アダプタ33がプロセッサ31に割込を要求する場合は、ス
イッチ群37内の割込要求端子１側に接続されたスイッチ
を割込要求端子２側に切り換える。この結果、割込要求
信号42が矢印の方向に従ってアダプタ33の割込要求端子
１からアダプタ32の割込要求端子２を介してプロセッサ
31の割込要求端子２に送り出される。アダプタ34がプロ
セッサ31に割込を要求する場合は、スイッチ群38内の割
込要求端子２に接続されたスイッチ（図示せず）を割込
要求端子３に切り換える。この結果、割込要求信号43が
矢印の方向に従ってアダプタ34の割込要求端子２からア
ダプタ33の割込要求端子３およびアダプタ32の割込要求
端子３をそれぞれ介してプロセッサ31の割込要求端子３
に送り出される。
イッチ群37内の割込要求端子１側に接続されたスイッチ
を割込要求端子２側に切り換える。この結果、割込要求
信号42が矢印の方向に従ってアダプタ33の割込要求端子
１からアダプタ32の割込要求端子２を介してプロセッサ
31の割込要求端子２に送り出される。アダプタ34がプロ
セッサ31に割込を要求する場合は、スイッチ群38内の割
込要求端子２に接続されたスイッチ（図示せず）を割込
要求端子３に切り換える。この結果、割込要求信号43が
矢印の方向に従ってアダプタ34の割込要求端子２からア
ダプタ33の割込要求端子３およびアダプタ32の割込要求
端子３をそれぞれ介してプロセッサ31の割込要求端子３
に送り出される。
アダプタ35がプロセッサ31に割込を要求する場合は、ス
イッチ群39内の割込要求端子３に接続されたスイッチ
（図示せず）を割込要求端子４に切り換える。この結
果、割込要求信号44が矢印の方向に従ってアダプタ35の
割込要求端子３からアダプタ34の割込要求端子４、アダ
プタ33の割込要求端子４およびアダプタ32の割込要求端
子４をそれぞれ介してプロセッサ31の割込要求端子４に
送り出される。このように、スイッチの設定を変えれば
割込要求端子を自由に変えることができる。
イッチ群39内の割込要求端子３に接続されたスイッチ
（図示せず）を割込要求端子４に切り換える。この結
果、割込要求信号44が矢印の方向に従ってアダプタ35の
割込要求端子３からアダプタ34の割込要求端子４、アダ
プタ33の割込要求端子４およびアダプタ32の割込要求端
子４をそれぞれ介してプロセッサ31の割込要求端子４に
送り出される。このように、スイッチの設定を変えれば
割込要求端子を自由に変えることができる。
以上説明したように、第４図に示した従来の割込制御装
置では、あらかじめ決められた実装形態になっている。
このため、アダプタ内の割込要求端子を変える場合、新
たにそれに適応した実装形態を作成しなければならな
い。従って、１つのプロセッサに同じ用途に用いられる
アダプタを２台接続する場合、これら２台のアダプタ内
のスイッチ設定が異なってしまう。これにより、同一用
途に使用されるアダプタから割込要求信号を供給する場
合にその操作を誤る恐れがあるという欠点がある。
置では、あらかじめ決められた実装形態になっている。
このため、アダプタ内の割込要求端子を変える場合、新
たにそれに適応した実装形態を作成しなければならな
い。従って、１つのプロセッサに同じ用途に用いられる
アダプタを２台接続する場合、これら２台のアダプタ内
のスイッチ設定が異なってしまう。これにより、同一用
途に使用されるアダプタから割込要求信号を供給する場
合にその操作を誤る恐れがあるという欠点がある。
第５図に示した従来の割込制御装置では、プロセッサと
アダプタとの間にスイッチが設けられており、この設定
を変えることによって、アダプタ内の割込要求端子を自
由に変えることができる。しかしながら、スイッチの設
定の誤りが生じるという恐れがある。
アダプタとの間にスイッチが設けられており、この設定
を変えることによって、アダプタ内の割込要求端子を自
由に変えることができる。しかしながら、スイッチの設
定の誤りが生じるという恐れがある。
そこで本発明の目的は、同一用途に用いられるアダプタ
の割込要求端子を統一し、さらに多くの割込形式に対応
することのできる割込制御装置を提供することにある。
の割込要求端子を統一し、さらに多くの割込形式に対応
することのできる割込制御装置を提供することにある。
本発明は、割込要求信号を入力する入力端子および当該
信号を出力する出力端子とからなる第一の割込要求端子
群と、割込応答信号を入力する入力端子および当該信号
を出力する出力端子とからなる第一の割込応答端子群と
を持ち、前記割込要求端子群および前記応答端子群の各
々について、内部で互いに隣りあった組の入力端子と出
力端子とを１つずつずらして接続した複数のアダプタ
と、 前記複数のアダプタの１つのアダプタの第一の割込要求
端子群の入力端子を、前記複数のアダプタの他のアダプ
タの対向する第一の割込要求端子群の出力端子に接続
し、前記複数のアダプタの１つのアダプタの第一の割込
応答端子群の入力端子を、前記複数のアダプタの他のア
ダプタの対向する第一の割込応答端子群の出力端子に接
続し、これらの接続を全てのアダプタが接続されるまで
繰り返すことにより前記複数のアダプタ間を接続する内
部バスと、 割込要求信号を入力する入力端子からなる第二の割込要
求端子群を持ち、該第二の割込要求端子群の入力端子は
前記複数のアダプタの一のアダプタの対向する前記第一
の割込要求端子群の出力端子に接続され、前記複数のア
ダプタからそれぞれ送り出された割込要求信号に対して
それらの優先順位を決定する優先順位判定手段と、 割込応答信号を出力する出力端子からなる第二の割込応
答端子群を持ち、該第二の割込応答端子群の出力端子は
前記複数のアダプタの一のアダプタの対向する前記第一
の割込応答端子群の入力端子に接続され、前記優先順位
判別手段によって決定された優先順位に従って前記複数
のアダプタにそれぞれ割込応答信号を送り出す応答信号
出力手段とを割込制御装置に具備させる。ここで、応答
信号出力手段を複数個接続し、それぞれ応答信号出力手
段が独立して割込応答信号を複数のアダプタに送り返す
ことのできるバスを具備してもよい。
信号を出力する出力端子とからなる第一の割込要求端子
群と、割込応答信号を入力する入力端子および当該信号
を出力する出力端子とからなる第一の割込応答端子群と
を持ち、前記割込要求端子群および前記応答端子群の各
々について、内部で互いに隣りあった組の入力端子と出
力端子とを１つずつずらして接続した複数のアダプタ
と、 前記複数のアダプタの１つのアダプタの第一の割込要求
端子群の入力端子を、前記複数のアダプタの他のアダプ
タの対向する第一の割込要求端子群の出力端子に接続
し、前記複数のアダプタの１つのアダプタの第一の割込
応答端子群の入力端子を、前記複数のアダプタの他のア
ダプタの対向する第一の割込応答端子群の出力端子に接
続し、これらの接続を全てのアダプタが接続されるまで
繰り返すことにより前記複数のアダプタ間を接続する内
部バスと、 割込要求信号を入力する入力端子からなる第二の割込要
求端子群を持ち、該第二の割込要求端子群の入力端子は
前記複数のアダプタの一のアダプタの対向する前記第一
の割込要求端子群の出力端子に接続され、前記複数のア
ダプタからそれぞれ送り出された割込要求信号に対して
それらの優先順位を決定する優先順位判定手段と、 割込応答信号を出力する出力端子からなる第二の割込応
答端子群を持ち、該第二の割込応答端子群の出力端子は
前記複数のアダプタの一のアダプタの対向する前記第一
の割込応答端子群の入力端子に接続され、前記優先順位
判別手段によって決定された優先順位に従って前記複数
のアダプタにそれぞれ割込応答信号を送り出す応答信号
出力手段とを割込制御装置に具備させる。ここで、応答
信号出力手段を複数個接続し、それぞれ応答信号出力手
段が独立して割込応答信号を複数のアダプタに送り返す
ことのできるバスを具備してもよい。
すなわち本発明は、割込要求信号をアダプタからプロセ
ッサ等の優先順位判別手段に送り出す場合、アダプタ内
で所定の入力端子からそれに対して隣りに位置した出力
端子に前述した信号を送ることができる。プロセッサに
送られた割込要求信号は、ここでそれらの優先順位が決
定される。決定された優先順位に従って割込応答信号が
アダプタ内で所定の出力端子からそれに対して隣りに位
置した入力端子に送り出される。これにより、これらの
アダプタは、それぞれ割込要求信号を発信した入力端子
で割込応答信号を受信することができる。
ッサ等の優先順位判別手段に送り出す場合、アダプタ内
で所定の入力端子からそれに対して隣りに位置した出力
端子に前述した信号を送ることができる。プロセッサに
送られた割込要求信号は、ここでそれらの優先順位が決
定される。決定された優先順位に従って割込応答信号が
アダプタ内で所定の出力端子からそれに対して隣りに位
置した入力端子に送り出される。これにより、これらの
アダプタは、それぞれ割込要求信号を発信した入力端子
で割込応答信号を受信することができる。
さらに、プロセッサ等の応答信号出力手段では、２つの
入出力端子のうち１つしか用いられないので、この応答
信号出力手段を複数個接続した場合でも、それぞれプロ
セッサごとに独立して割込要求および割込応答の割込制
御を行うこともできる。
入出力端子のうち１つしか用いられないので、この応答
信号出力手段を複数個接続した場合でも、それぞれプロ
セッサごとに独立して割込要求および割込応答の割込制
御を行うこともできる。
以下実施例につき本発明を詳細に説明する。
第１図は、本発明の一実施例における割込制御装置の概
略的な構成を表わしたものである。汎用バス51には、プ
ロセッサ部52−１、……、52−ｎがそれぞれ接続されて
いる。このうち、プロセッサ部52−１には、内部バス53
を介してアダプタ部54−１、54−２、……、54−ｎがそ
れぞれ設けられている。同様に、プロセッサ部52−ｎに
は、内部バス55を介してアダプタ部56−１、56−２、…
…、56−ｎがそれぞれ設けられている。
略的な構成を表わしたものである。汎用バス51には、プ
ロセッサ部52−１、……、52−ｎがそれぞれ接続されて
いる。このうち、プロセッサ部52−１には、内部バス53
を介してアダプタ部54−１、54−２、……、54−ｎがそ
れぞれ設けられている。同様に、プロセッサ部52−ｎに
は、内部バス55を介してアダプタ部56−１、56−２、…
…、56−ｎがそれぞれ設けられている。
前者のプロセッサ部52−１は、アダプタ部54−１、54−
２、……、54−ｎと割込制御が行われる。後者のプロセ
ッサ部52−ｎも同様に、アダプタ部56−１、56−２、…
…、56−ｎと割込制御が行われる。
２、……、54−ｎと割込制御が行われる。後者のプロセ
ッサ部52−ｎも同様に、アダプタ部56−１、56−２、…
…、56−ｎと割込制御が行われる。
第２図は、第１図に示した割込制御装置の回路構成を具
体的に説明するために表わしたものである。汎用バス61
に、例えば３つのプロセッサ部62〜64が接続された場合
について説明する。このうち、プロセッサ部62には、内
部バス65を介して４つのアダプタ部66〜69がそれぞれ接
続されている。他の１つのプロセッサ部63には、内部バ
ス71を介して２つのアダプタ部72、73が設けられてい
る。残りのプロセッサ部64には、内部バス74を介してア
ダプタ部75が設けられている。
体的に説明するために表わしたものである。汎用バス61
に、例えば３つのプロセッサ部62〜64が接続された場合
について説明する。このうち、プロセッサ部62には、内
部バス65を介して４つのアダプタ部66〜69がそれぞれ接
続されている。他の１つのプロセッサ部63には、内部バ
ス71を介して２つのアダプタ部72、73が設けられてい
る。残りのプロセッサ部64には、内部バス74を介してア
ダプタ部75が設けられている。
プロセッサ部62では、４つのアダプタ部66〜69と割込制
御が行われるようになっている。さらに、プロセッサ部
63では、２つのアダプタ部72、73と割込制御が行うよう
になっており、プロセッサ部64では、アダプタ部75と割
込制御が行われることになる。
御が行われるようになっている。さらに、プロセッサ部
63では、２つのアダプタ部72、73と割込制御が行うよう
になっており、プロセッサ部64では、アダプタ部75と割
込制御が行われることになる。
第３図は、第２図に示した割込制御装置が筐体に実装さ
れた場合の回路構成を表わしたものである。同図は、第
２図で示した部分に一致するものには、同一の符号で表
わされている。同図に示した端子番号（数字）のうち注
目すべきものには丸印を付けた。
れた場合の回路構成を表わしたものである。同図は、第
２図で示した部分に一致するものには、同一の符号で表
わされている。同図に示した端子番号（数字）のうち注
目すべきものには丸印を付けた。
アダプタ部66〜69からプロセッサ部62に割込を要求する
ために用いられる割込要求端子１〜８がそれぞれ設けら
れている。さらに、プロセッサ部62からアダプタ部66〜
69に割込があったことを応答する割込応答割込要求端子
９〜16がそれぞれ設けられている。これら割込要求端子
間が実線で接続されたものは、バックボード上での接続
を示したものであり、これら割込要求端子間が破線で接
続されたものは、アダプタ部の内部での接続を示したも
のである。
ために用いられる割込要求端子１〜８がそれぞれ設けら
れている。さらに、プロセッサ部62からアダプタ部66〜
69に割込があったことを応答する割込応答割込要求端子
９〜16がそれぞれ設けられている。これら割込要求端子
間が実線で接続されたものは、バックボード上での接続
を示したものであり、これら割込要求端子間が破線で接
続されたものは、アダプタ部の内部での接続を示したも
のである。
ここで、本実施例の割込制御装置が割込制御を行う場合
に、次の（ｉ）アダプタ部からプロセッサ部に割込を要
求する場合、（ii）プロセッサ部からアダプタ部に割込
の応答をする場合の２つの場合について以下説明する。
に、次の（ｉ）アダプタ部からプロセッサ部に割込を要
求する場合、（ii）プロセッサ部からアダプタ部に割込
の応答をする場合の２つの場合について以下説明する。
（ｉ）アダプタ部からプロセッサ部に割込を要求する場
合 これらのアダプタ部66〜69には、割込要求信号81〜84が
それぞれの割込要求端子１に供給される。アダプタ部66
がプロセッサ部62に割込を要求する場合は、割込要求信
号81が第３図で示した矢印に従って送られる。すなわ
ち、割込要求信号81は、アダプタ部66の割込要求端子１
からプロセッサ部62の割込要求端子２に送り出される。
合 これらのアダプタ部66〜69には、割込要求信号81〜84が
それぞれの割込要求端子１に供給される。アダプタ部66
がプロセッサ部62に割込を要求する場合は、割込要求信
号81が第３図で示した矢印に従って送られる。すなわ
ち、割込要求信号81は、アダプタ部66の割込要求端子１
からプロセッサ部62の割込要求端子２に送り出される。
アダプタ部67がプロセッサ部62に割込を要求する場合
は、割込要求信号82が第３図で示した矢印に従って送ら
れる。すなわち、割込要求信号82は、アダプタ部67の割
込要求端子１からアダプタ部66の割込要求端子２、３を
介してプロセッサ部62の割込要求端子４に送り出され
る。
は、割込要求信号82が第３図で示した矢印に従って送ら
れる。すなわち、割込要求信号82は、アダプタ部67の割
込要求端子１からアダプタ部66の割込要求端子２、３を
介してプロセッサ部62の割込要求端子４に送り出され
る。
アダプタ部68がプロセッサ部62に割込を要求する場合
は、割込要求信号83が第３図で示した矢印に従って送ら
れる。すなわち、割込要求信号83は、アダプタ部68の割
込要求端子１からアダプタ部67の割込要求端子２、３お
よびアダプタ部66の割込要求端子４、５を通ってプロセ
ッサ部62の割込要求端子６に送り出される。
は、割込要求信号83が第３図で示した矢印に従って送ら
れる。すなわち、割込要求信号83は、アダプタ部68の割
込要求端子１からアダプタ部67の割込要求端子２、３お
よびアダプタ部66の割込要求端子４、５を通ってプロセ
ッサ部62の割込要求端子６に送り出される。
アダプタ部69がプロセッサ部62に割込を要求する場合
は、割込要求信号84が第３図で示した矢印に従って送ら
れる。すなわち、割込要求信号84は、アダプタ部69の割
込要求端子１からアダプタ部68の割込要求端子２、３、
アダプタ部67の割込要求端子４、５およびアダプタ部66
の割込要求端子６、７を通ってプロセッサ部62の割込要
求端子８に送り出される。
は、割込要求信号84が第３図で示した矢印に従って送ら
れる。すなわち、割込要求信号84は、アダプタ部69の割
込要求端子１からアダプタ部68の割込要求端子２、３、
アダプタ部67の割込要求端子４、５およびアダプタ部66
の割込要求端子６、７を通ってプロセッサ部62の割込要
求端子８に送り出される。
この結果、これらのアダプタ部66〜69の割込要求信号81
〜84がそれぞれプロセッサ部62に供給される。プロセッ
サ部62では、これらの割込要求信号81〜84が入力される
ことによって、それらの優先度順位が決定される。決定
された優先順位に従って、これらの割込要求信号81〜84
に対応する割込応答信号85〜88がそれぞれ割込応答端子
10、12、14、16から所定のアダプタ部66〜69に送り返さ
れる。
〜84がそれぞれプロセッサ部62に供給される。プロセッ
サ部62では、これらの割込要求信号81〜84が入力される
ことによって、それらの優先度順位が決定される。決定
された優先順位に従って、これらの割込要求信号81〜84
に対応する割込応答信号85〜88がそれぞれ割込応答端子
10、12、14、16から所定のアダプタ部66〜69に送り返さ
れる。
このうち、割込応答端子10は、アダプタ部66に割込応答
信号85を送り返すようになっており、他の１つである割
込応答端子12は、アダプタ部67に割込応答信号86を送り
返すことになる。他のもう１つである割込応答端子14
は、アダプタ部68に割込応答信号87を送り返すようにな
っており、残りの割込応答端子16は、アダプタ部69に割
込応答端子88を送り返すことになる。
信号85を送り返すようになっており、他の１つである割
込応答端子12は、アダプタ部67に割込応答信号86を送り
返すことになる。他のもう１つである割込応答端子14
は、アダプタ部68に割込応答信号87を送り返すようにな
っており、残りの割込応答端子16は、アダプタ部69に割
込応答端子88を送り返すことになる。
プロセッサ部62からアダプタ部66に割込応答信号85を送
り返す場合は、第３図で示した矢印に従って割込応答信
号85がプロセッサ部62の割込応答端子10からアダプタ部
66の割込応答端子９に送り返される。プロセッサ部62か
らアダプタ部67に割込応答信号86を送り返す場合は、第
３図で示した矢印に従って割込応答信号86がプロセッサ
部62の割込応答端子12からアダプタ部66の割込応答端子
11、10を通ってアダプタ部67の割込応答端子９に送り返
される。
り返す場合は、第３図で示した矢印に従って割込応答信
号85がプロセッサ部62の割込応答端子10からアダプタ部
66の割込応答端子９に送り返される。プロセッサ部62か
らアダプタ部67に割込応答信号86を送り返す場合は、第
３図で示した矢印に従って割込応答信号86がプロセッサ
部62の割込応答端子12からアダプタ部66の割込応答端子
11、10を通ってアダプタ部67の割込応答端子９に送り返
される。
プロセッサ部62からアダプタ部68に割込応答信号87を送
り返す場合は、第３図で示した矢印に従って割込応答信
号87がプロセッサ部62の割込応答端子14からアダプタ部
66の割込応答端子13、12およびアダプタ部67の割込応答
端子11、10をそれぞれ通ってアダプタ部68の割込応答端
子９に送り返される。
り返す場合は、第３図で示した矢印に従って割込応答信
号87がプロセッサ部62の割込応答端子14からアダプタ部
66の割込応答端子13、12およびアダプタ部67の割込応答
端子11、10をそれぞれ通ってアダプタ部68の割込応答端
子９に送り返される。
プロセッサ部62からアダプタ部69に割込応答信号88を送
り返す場合は、第３図で示した矢印に従って割込応答信
号88がプロセッサ部62の割込応答端子16からアダプタ部
66の割込応答端子15、14、アダプタ部67の割込応答端子
13、12およびアダプタ部68の割込応答端子11、10をそれ
ぞれ通ってアダプタ部69の割込応答端子９に送り返され
る。
り返す場合は、第３図で示した矢印に従って割込応答信
号88がプロセッサ部62の割込応答端子16からアダプタ部
66の割込応答端子15、14、アダプタ部67の割込応答端子
13、12およびアダプタ部68の割込応答端子11、10をそれ
ぞれ通ってアダプタ部69の割込応答端子９に送り返され
る。
プロセッサ部63とアダプタ部72、73との割込制御および
プロセッサ部64とアダプタ部75との割込制御は、プロセ
ッサ部62とアダプタ部66〜69との割込制御と同一の方法
で行われる。
プロセッサ部64とアダプタ部75との割込制御は、プロセ
ッサ部62とアダプタ部66〜69との割込制御と同一の方法
で行われる。
このように本実施例の割込制御装置は、割込要求を行う
場合は、アダプタ部66〜69の同一番号の割込要求端子１
から割込要求をすることができ、割込応答を行う場合に
は、アダプタ部66〜69の同一番号の割込応答端子９で割
込応答をすることができる。
場合は、アダプタ部66〜69の同一番号の割込要求端子１
から割込要求をすることができ、割込応答を行う場合に
は、アダプタ部66〜69の同一番号の割込応答端子９で割
込応答をすることができる。
プロセッサ部62〜64は、これらの内部に設けられた端子
間を接続していない。このため、これらプロセッサ部62
〜64は、それぞれ独立した割込制御を行うことができ
る。
間を接続していない。このため、これらプロセッサ部62
〜64は、それぞれ独立した割込制御を行うことができ
る。
このように本発明は、スイッチを設けなくてもアダプタ
内の同一端子でプロセッサ等の優先順位判別手段との割
込要求および割込応答をすることができる。このため、
割込要求および割込応答を行う操作の誤りを防止するこ
とができる。これにより、割込制御装置の信頼性が向上
する。
内の同一端子でプロセッサ等の優先順位判別手段との割
込要求および割込応答をすることができる。このため、
割込要求および割込応答を行う操作の誤りを防止するこ
とができる。これにより、割込制御装置の信頼性が向上
する。
また、本発明によれば、複数のアダプタの１のアダプタ
の入力端子を、他のアダプタの対向する出力端子に接続
し、この接続を順次繰り返す構成としているので、アダ
プタの追加および削除を簡単に行うことができるという
効果もある。すなわちアダプタを追加する場合には、接
続したいプロセッサに接続されるアダプタのうち最後に
位置するものよりも先のアダプタおよびプロセッサを１
つずつ先へずらし、これによって空いた箇所に、今回追
加するアダプタを挿入するだけで良い。例えば、第３図
においてプロセッサ63にアダプタを追加接続する場合に
は、プロセッサ64とアダプタ75を図で右方向に１つずつ
ずらし、プロセッサ64が以前に存在した場所に、追加す
るアダプタを挿入することによりアダプタの追加が可能
になる。アダプタの削除を行う場合には、該当するアダ
プタを取り除き、それ以降のアダプタおよびプロセッサ
を、削除したアダプタの存在した方向に１つずつずらせ
ば良い。
の入力端子を、他のアダプタの対向する出力端子に接続
し、この接続を順次繰り返す構成としているので、アダ
プタの追加および削除を簡単に行うことができるという
効果もある。すなわちアダプタを追加する場合には、接
続したいプロセッサに接続されるアダプタのうち最後に
位置するものよりも先のアダプタおよびプロセッサを１
つずつ先へずらし、これによって空いた箇所に、今回追
加するアダプタを挿入するだけで良い。例えば、第３図
においてプロセッサ63にアダプタを追加接続する場合に
は、プロセッサ64とアダプタ75を図で右方向に１つずつ
ずらし、プロセッサ64が以前に存在した場所に、追加す
るアダプタを挿入することによりアダプタの追加が可能
になる。アダプタの削除を行う場合には、該当するアダ
プタを取り除き、それ以降のアダプタおよびプロセッサ
を、削除したアダプタの存在した方向に１つずつずらせ
ば良い。
また本発明では、プロセッサ側で各アダプタを別々に認
識することができ、しかもアダプタ側では割込信号や割
込応答信号を同一の端子に加えることができるので、ア
ダプタ側の回路構成を互いに同一にすることができると
いう効果もある。
識することができ、しかもアダプタ側では割込信号や割
込応答信号を同一の端子に加えることができるので、ア
ダプタ側の回路構成を互いに同一にすることができると
いう効果もある。
第１図〜第３図は、本発明の一実施例における割込制御
装置について示した図であり、このうち、第１図は本発
明の一実施例における割込制御装置の概略的な構成を示
したブロック図、第２図は、第１図に示した割込制御装
置の回路構成を具体的に説明するために示したブロック
図、第３図は、第２図に示した割込制御装置が筐体に実
装された場合の回路構成を示した実装回路図、第４図お
よび第５図は、従来の割込制御装置について示した図で
あり、このうち、第４図は従来の割込制御装置が行う割
込制御を説明するための説明図、第５図は、従来の割込
制御装置内のプロセッサとアダプタとの間にスイッチを
設けた場合の割込制御を説明するための説明図である。 32……プロセッサ部（優先順位判別手段、応答信号出力
手段）、 33……内部バス、 34……アダプタ部（アダプタ）。
装置について示した図であり、このうち、第１図は本発
明の一実施例における割込制御装置の概略的な構成を示
したブロック図、第２図は、第１図に示した割込制御装
置の回路構成を具体的に説明するために示したブロック
図、第３図は、第２図に示した割込制御装置が筐体に実
装された場合の回路構成を示した実装回路図、第４図お
よび第５図は、従来の割込制御装置について示した図で
あり、このうち、第４図は従来の割込制御装置が行う割
込制御を説明するための説明図、第５図は、従来の割込
制御装置内のプロセッサとアダプタとの間にスイッチを
設けた場合の割込制御を説明するための説明図である。 32……プロセッサ部（優先順位判別手段、応答信号出力
手段）、 33……内部バス、 34……アダプタ部（アダプタ）。
Claims (1)
- 【請求項１】割込要求信号を入力する入力端子および当
該信号を出力する出力端子とからなる第一の割込要求端
子群と、割込応答信号を入力する入力端子および当該信
号を出力する出力端子とからなる第一の割込応答端子群
とを持ち、前記割込要求端子群および前記応答端子群の
各々について、内部で互いに隣りあった組の入力端子と
出力端子とを１つずつずらして接続した複数のアダプタ
と、 前記複数のアダプタの１つのアダプタの第一の割込要求
端子群の入力端子を、前記複数のアダプタの他のアダプ
タの対向する第一の割込要求端子群の出力端子に接続
し、前記複数のアダプタの１つのアダプタの第一の割込
応答端子群の入力端子を、前記複数のアダプタの他のア
ダプタの対向する第一の割込応答端子群の出力端子に接
続し、これらの接続を全てのアダプタが接続されるまで
繰り返すことにより前記複数のアダプタ間を接続する内
部バスと、 割込要求信号を入力する入力端子からなる第二の割込要
求端子群を持ち、該第二の割込要求端子群の入力端子は
前記複数のアダプタの一のアダプタの対向する前記第一
の割込要求端子群の出力端子に接続され、前記複数のア
ダプタからそれぞれ送り出された割込要求信号に対して
それらの優先順位を決定する優先順位判別手段と、 割込応答信号を出力する出力端子からなる第二の割込応
答端子群を持ち、該第二の割込応答端子群の出力端子は
前記複数のアダプタの一のアダプタの対向する前記第一
の割込応答端子群の入力端子に接続され、前記優先順位
判別手段によって決定された優先順位に従って前記複数
のアダプタにそれぞれ割込応答信号を送り出す応答信号
出力手段とを具備することを特徴とする割込制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273158A JPH07120326B2 (ja) | 1987-10-30 | 1987-10-30 | 割込制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273158A JPH07120326B2 (ja) | 1987-10-30 | 1987-10-30 | 割込制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01116734A JPH01116734A (ja) | 1989-05-09 |
| JPH07120326B2 true JPH07120326B2 (ja) | 1995-12-20 |
Family
ID=17523914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62273158A Expired - Fee Related JPH07120326B2 (ja) | 1987-10-30 | 1987-10-30 | 割込制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120326B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211623A (en) * | 1981-06-23 | 1982-12-25 | Panafacom Ltd | Assembling system for composite processor system |
| JPS60229129A (ja) * | 1984-04-26 | 1985-11-14 | Mitsubishi Electric Corp | 停電補償回路 |
| JP2543843B2 (ja) * | 1984-04-26 | 1996-10-16 | 株式会社東芝 | マルチプロセツサシステム |
-
1987
- 1987-10-30 JP JP62273158A patent/JPH07120326B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01116734A (ja) | 1989-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |