JPH0711797B2 - 回路モジユ−ル - Google Patents

回路モジユ−ル

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JPH0711797B2
JPH0711797B2 JP58243634A JP24363483A JPH0711797B2 JP H0711797 B2 JPH0711797 B2 JP H0711797B2 JP 58243634 A JP58243634 A JP 58243634A JP 24363483 A JP24363483 A JP 24363483A JP H0711797 B2 JPH0711797 B2 JP H0711797B2
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices

Description

【発明の詳細な説明】 本発明は、データ、アドレスまたは制御信号を伝送する
バスに接続するための接続要素を有する回路モジユール
に関する。
回路モジユール（チツプ）はその接続要素たとえば接続
ピンによりバスに接続され得る。バス内にはデータ伝
送、アドレス伝送および制御信号伝送のための導線がま
とめられている。このような１つのバスに多数の他の回
路モジユールが接続され得る。これらの種々のモジユー
ルの共同動作を可能にするためには、バスを介して伝送
すべき信号が予め定められた特定の作動特性を有し、か
つバスがモジユールと一緒に１つの特定のシステムクロ
ツクでドライブされなければならない。モジユール上に
配置される回路は相応に構成されており、システムクロ
ツクにより動作し、信号をバスにより望まれる形態で発
する。このようなモジユールが、最初に接続を予定され
たバスとは作動特性の異なるバスに接続される場合に
は、モジユールとバスとの間にマツチング回路が挿入さ
れなければならない。このマツチング回路は、モジユー
ルのタイミング制御特性をバスに接続されている他のモ
ジユールのタイミング制御特性にマツチさせ、かつモジ
ユールの信号導線を他のモジユールの対応づけられてい
る信号導線と接続する役割をする。
本発明の目的は、追加的なマツチング回路を必要とせず
に、種々の作動特性を有するバスに接続され得る回路モ
ジユールを提供することである。その際、作動特性と
は、バスを構成する各信号線のタイミング制御特性およ
び各信号線の意味を含む概念である。この目的は、特許
請求の範囲第１項に記載された構成により達成される。
モジユールの接続要素あたりのインタフエイス回路が、
バスに対応づけられているシステムクロツクからクロツ
ク発生器により得られた内部クロツクを入力端に与えら
れて内部クロツクの一方を所望の作動形態に対応づけら
れているアドレスに関係して出力端に通す第１のマルチ
プレクサと、接続要素へのまたは接続要素からの導線中
に配置されており受入れ入力端で第１のマルチプレクサ
の出力端と接続されている第１の中間メモリとを含んで
いることは有利である。このようなインタフエイス回路
により信号の時間的マツチングが行なわれ得る。
信号導線を介して伝送すべき信号の意味変更を簡単な仕
方で達成するため、接続要素へのまたは接続要素からの
導線中に、第１の中間メモリの前に配置された第２のマ
ルチプレクサが設けられており、その入力端は接続要素
を介して伝送すべき信号に対する導線と接続されてお
り、作動形態に対応づけられているアドレスに関係して
これらの入力端の１つと第１の中間メモリとの間の接続
が形成されることは有利である。
モジユールあたりの接続要素の数は制限されているの
で、作動形態に対するアドレスが接続要素を介して与え
られるとき、それらに他の意味も対応づけられ得ること
は有利である。このことは、マルチプレクサに対するア
ドレスが、リセツト信号がモジユールに与えられている
間にのみモジユールの接続要素に与えられることにより
達成される。リセツト信号の終了後に接続要素に他の意
味が対応づけられ得る。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
１つのモジユールCH上に公知の仕方で回路が集積されて
いる。たとえばモジユールCH上に１つのDMA制御回路が
配置され得る。モジユールCH上の回路に信号たとえばア
ドレス信号、データ信号および制御信号を与え得るよう
に、モジユールCH上の回路は接続要素Pi（ｉ＝1,2な
ど）を介してバスBUと接続されている。このようなバス
BU内にはたとえばアドレス導線、データ導線および制御
信号導線がまとめられている。このようなバスBUには、
種々の構成を有していてよい他のモジユールも接続され
ている。これらのモジユールの共同作用を可能にするた
め、モジユールの互いに対応づけられる導線がバスを介
して互いに接続されなければならず、また信号伝送の時
間的経過が互いに合致していなければならない。従つ
て、各バスには、モジユール間の共同作用を可能にする
ためバスに接続されているモジユールにより遵守されな
ければならない作動特性が対応づけられている。
１つのモジユールが種々の作動特性を有するバス、たと
えばバスBU1およびBU2に接続されなければならない場合
には、モジユールCH上の回路により発生された信号をそ
のタイミング制御特性および意味に関してバスの作動特
性にマツチさせるため、追加的な対策が必要である。そ
のため第１図では、モジユールCH上でバスに通ずる信号
導線中にインタフエイス回路STが配置されている。これ
らのインタフエイス回路STは信号導線および接続要素Ｐ
を介して伝送すべき信号をそのタイミング特性に関して
バスBUにマツチさせ、かつ正しい信号が正しいバス導線
に与えられるように取計らう。
第２図および第３図は２つの異なるタイムダイアグラム
であり、それらの第１行にはバスBU1またはBU2のシステ
ムクロツクCL1またはCL2が示されている。第２図および
第３図の例では、クロツクCL1はクロツクCL2の半分の周
波数を有する。モジユールCHに与えられるこれらのシス
テムクロツクから、モジユールCH上に配置されている回
路に対する内部クロツク、たとえばT1およびT2が得られ
なければならない。これらの内部クロツクは第２図およ
び第３図中で周波数が合致している。
さて、第２図および第３図のようにシステムクロツクCL
は内部クロツクＴから位相偏差し得るので、モジユール
CHとバスBUとの共同作用は、モジユールCHから到来する
伝送すべき信号がシステムクロツクに同期化されると
き、またはバスBUから到来する信号が内部クロツクに同
期化されるときのみ可能である。この同期化をインタフ
エイス回路STが行なう。
第４図には、このようなインタフエイス回路STの第１の
実施例が示されている。このインタフエイス回路は、モ
ジユールCH上の回路から発せられた信号をバスの作動特
性にマツチさせるために有利に用いられ得る。この実施
例は、モジユールCHにただ２つのバスBU1およびBU2が接
続されることを前提としている。
インタフエイス回路は第１のマルチプレクサMUX1および
中間メモリZW1たとえばＤフリツプフロツプを含んでい
る。第１のマルチプレクサMUX1の入力端には内部クロツ
ク信号T1およびT2が与えられる。バスBU1またはBU2に対
応づけられているアドレスADに関係して第１のマルチプ
レクサMUX1は内部クロツクT1もしくは内部クロツクT2を
第１の中間メモリZW1の受入れ入力端、すなわちＤフリ
ツプフロツプの制御入力端に通す。こうして内部クロツ
クT1またはT2の縁により、中間メモリZW1に与えられた
情報がこの中間メモリにより受入れられて接続要素P1に
与えられる時点が定められ得る。中間メモリZW1と接続
要素P1との間には通常の構成の増幅器が配置されてい
る。
第４図のインタフエイス回路は第２のマルチプレクサMU
X2により拡張され得る。このマルチプレクサMUX2は中間
メモリZW1のＤ入力端に至る信号導線中に挿入されてい
る。マルチプレクサMUX2に与えられるアドレスADに関係
して信号列S1もしくは信号列S2が中間メモリZW1に与え
られ得る。時間的同期化は同じく第１のマルチプレクサ
MUX1により行なわれる。
内部クロツクT1およびT2はたとえば接続要素P13に与え
られるシステムクロツクCLからクロツク発生器TG内で得
られる。このクロツク発生器TGには同じくアドレスADが
与えられる。クロツク発生器TGは公知の仕方で構成され
ており、第２図の場合にはシステムクロツクよりも時間
的に遅延した内部クロツクおよびそれを反転した内部ク
ロツクを発生し、また第３図の場合にはシステムクロツ
クを半分の周波数に分周した上で第２図と同様な内部ク
ロツクT1およびT2を発生する。
アドレスADは接続要素の１つ、たとえば接続要素P11に
与えられる。マルチプレクサMUXは２つの入力導線の間
を切換えるだけでよいので、アドレスADの供給用として
１つの接続要素P11で十分である。アドレスADが制限さ
れた時間中に接続要素P11に与えられるだけでよけれ
ば、接続要素P11は追加的な課題にも用いられ得る。そ
の時間は接続要素P12における信号により定められ得
る。たとえば、モジユールに対するリセツト信号が接続
要素P12に与えられる時間中にアドレスADが接続要素P11
に与えられれば十分である。接続要素P12におけるリセ
ツト信号の消滅後に、接続要素P11は他の目的、たとえ
ばアドレスビツトの伝送のために用いられ得る。アドレ
スADは次いでフリツプフロツプFF内に中間記憶され得
る。
第５図にはインタフエイス回路のもう１つの実施例が示
されている。この実施例は、バスから到来する信号を内
部のタイミング特性にマツチさせるために有利に用いら
れ得る。第５図のインタフエイス回路は部分的に第４図
のそれと同一である。入力端に内部クロツク信号T1およ
びT2を与えられる第１のマルチプレクサMUX1はアドレス
ADに関係して、伝送すべき信号の記憶の時点を定める。
この時点はさらに、第１のマルチプレクサMUX1の出力端
と中間メモリZW1の受入れ入力端との間に配置されてい
るアンド回路に追加的にシステムクロツクが与えられる
ことによつて定められ得る。それによつて、中間メモリ
ZW1内への信号の受入れ時点はシステムクロツクCLにも
関係づけられ得る。
信号がクロツクT2により中間メモリZW1内に受入れら
れ、クロツクT2により導線を介してモジユールCH内の回
路に再伝送されるべきであれば、中間メモリZW1の出力
側にもう１つの中間メモリZW2たとえばＤフリツプフロ
ツプを配置することは目的にかなつている。この場合、
第２の中間メモリZW2の受入れ入力端にはクロツクT1が
与えられる。第２の中間メモリZW2の出力側にはアンド
回路UG2が配置されていてよく、このアンド回路には追
加的に内部クロツクT2が与えられる。伝送すべき信号を
中間メモリZW2内に中間記憶することにより、中間メモ
リZW1内への１つの信号の受入れと１つの信号の再伝送
とは互いに独立して行なわれ得る。
それに対して、中間メモリZW1内への信号の記憶がクロ
ツクT1により行なわれ、その再伝送がクロツクT2により
行なわれるべきであれば、中間メモリZW2は不必要であ
り、導通状態にされる。このことは、アドレスADおよび
内部クロツクT1をオア条件で中間メモリZW2の受入れ入
力端に与えるオア回路ODにより達成される。アドレスAD
および内部クロツクT1,T2を得る方法は第４図の実施例
と同一である。
接続要素Ｐを介して信号が両方向に伝送される場合には
第４図または第５図による２つのインタフエイス回路が
必要である。
第４図および第５図の実施例では、時間的マツチングは
２つのクロツク信号T1およびT2により行なわれる。もち
ろん、２つよりも多いクロツク信号を同期化のために用
いることも可能である。その場合には、マルチプレクサ
MUX1の入力端の数が相応に増加され、かつアドレスADが
１ビツトではなく複数のビツトから成つていなければな
らない。マルチプレクサMUX2は同様に複数の入力を中間
メモリZW1のＤ入力端に通し得る。
【図面の簡単な説明】
第１図は２つのバスと接続された１つの回路モジユール
のブロツク回路図、第２図および第３図はクロツク信号
の時間的経過を示す図、第４図はインタフエイス回路の
第１の実施例のブロツク回路図、第５図はインタフエイ
ス回路の第２の実施例のブロツク回路図である。 AD……アドレス、BU1,BU2……バス、CH……モジユー
ル、CL……システムクロツク、MUX1,MUX2……マルチプ
レクサ、Ｐ……接続要素、ST……インタフエイス回路、
T1,T2……内部クロツク、ZW1,ZW2……中間メモリ。
フロントページの続き (56)参考文献 特開 昭57−14922（ＪＰ，Ａ) 特開 昭54−28535（ＪＰ，Ａ) 特開 昭56−140459（ＪＰ，Ａ) 特開 昭55−41587（ＪＰ，Ａ) 特開 昭57−174756（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】データ、アドレスまたは制御信号を伝送す
    るバスに接続するための接続要素（Ｐ）を有する回路モ
    ジュール（CH）であって、モジュール（CH）上で接続要
    素（Ｐ）の前に、接続要素を介して伝送されるべき信号
    をバスの作動特性に適合させる切換可能なインタフェイ
    ス回路（ST）が配置され、各インターフェイス回路（S
    T）内に含まれる第１のマルチプレクサ（MUX1）が備え
    られ、その入力端にクロック発生器（TG）によりバス
    （BU）に対応づけられているシステムクロック（CL）か
    ら得られた内部クロック（T1、T2）が与えられ、各イン
    ターフェイス回路内において接続要素（Ｐ）と回路モジ
    ュール（CH）の間の信号導線中に接続された第１の中間
    メモリ（ZW1）が備えられ、その受入れ入力端は第１の
    マルチプレクサ（MUX1）の出力端と接続され、前記マル
    チプレクサ（MUX1）は所望の作動形態に対応づけられて
    いるアドレス（AD）に関係して内部クロックの一方をそ
    の出力端に通すようになったものにおいて、接続要素
    （Ｐ）および回路モジュール（CH）間の信号導線中に、
    第１の中間メモリ（ZW1）のデータ入力端の前に第２の
    マルチプレクサ（MUX2）が設けられ、その入力端は接続
    要素（Ｐ）を介して伝送されるべき信号に対する導線と
    接続されており、前記第２のマルチプレクサ（MUX2）は
    作動形態に対応づけられているアドレス（AD）に関係し
    てこれらの入力端の１つを前記第１の中間メモリ（ZW
    1）に通すことを特徴とする回路モジュール。
  2. 【請求項２】第１の中間メモリ（ZW1）の後に、第２の
    中間メモリ（ZW2）が配置されており、その受入れ入力
    端に、第１の中間メモリ（ZW1）に与えられるクロック
    （T2）に続くクロック（T1）が与えられることを特徴と
    する特許請求の範囲第１項記載の回路モジュール。
  3. 【請求項３】第１のマルチプレクサ（MUX1）の出力端と
    第１の中間メモリ（ZW1）の受入れ入力端との間に、ア
    ンド回路（UG1）が配置されており、その第２の入力端
    にシステムクロック（CL）が与えられることを特徴とす
    る特許請求の範囲第２項記載の回路モジュール。
  4. 【請求項４】マルチプレクサ（MUX1、MUX2）に対するア
    ドレス（AD）が、リセット信号がモジュールにおける１
    つの接続要素（P12）に与えられている間、モジュール
    （CH）の接続要素（P11）に与えられ、リセット信号の
    終了後には接続要素に別の意味が対応づけられているこ
    とを特徴とする特許請求の範囲第１項ないし第３項のい
    ずれか１つに記載の回路モジュール。
JP58243634A 1982-12-23 1983-12-22 回路モジユ−ル Expired - Lifetime JPH0711797B2 (ja)

Applications Claiming Priority (2)

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JPS59136829A JPS59136829A (ja) 1984-08-06
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