JPS59136829A - 回路モジユ−ル - Google Patents

回路モジユ−ル

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JPS59136829A
JPS59136829A JP58243634A JP24363483A JPS59136829A JP S59136829 A JPS59136829 A JP S59136829A JP 58243634 A JP58243634 A JP 58243634A JP 24363483 A JP24363483 A JP 24363483A JP S59136829 A JPS59136829 A JP S59136829A
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circuit
clock
bus
multiplexer
circuit module
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Siemens AG
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    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明（ｒｉ、データ、アドレスまたは制御信号を伝送
するバスに接続するための接続要素を有する回路モジュ
ールに関する。
回路モジュール（チップ）はその接続要素たとえば接続
ビンによりバスに接続され得る。・くス内にはテータ云
送、アドレス伝送および制御箔号伝送のための導線がま
とめられている。このような１つのノ、＜スに多数の他
の回路モジュールが接続され得る。これらの種々のモジ
ュールの共同動作を可能にするためには、バスを介して
伝送すべき１に号が予め定められた特定の値を有し、か
つノくスかモジュールと一緒に１つの特定のシステムク
ロックでドライブされなければならない。モジュー、・
し上に配置される回路は相応に構成されており、システ
ムクロックにより動作し、信号をバス（Ｃより望まれる
形態で発する。このようなモジュールか、最初に接続を
予定されたバスとは作動データの異なるバスに接続さｎ
る暢合にりこ、モジュールと）（スとの間にマツチング
回路が挿入されなければならない。この−マツチング回
路は、モジュールの時間的関係をバスに接続されている
他のモジュールの時間的関係にマツチさせ、かつモジュ
ールの信号導線を他のモジュールの対応づけられている
信号導線と接続する役割をする。。
本発明の目的は、追加的々マツチング回路を必要とせず
に、神々の作動データをＭするバスに接続され得る回路
モジュールを提供することである。
この目的は、冒頭に記載した４７頃の回路モジュールに
おいて、モジュール上で接続要素の前に、接続要素を弁
して伝送すべき信号をバスの作動データまたはチップ上
に配置されている回路の作動データにマツチさせるため
のインタフェイス回路が配置層σれているこ七を特徴と
する回路モジュールより達成される。
モジュールの接続要素あたりのインタフェイス回路が、
バスに対応づけられているシステムクロックからクロッ
ク発生器により得られた内部クロックを入力端に与えら
れて内部クロックの一方を所望の作動形態に対応づけら
れているアドレスに関係して出力端に通す第１のマルチ
プレクサと、接続要素へのまたは接続要素からの導線中
に配置されており受入れ入力端で第１のマルチプレクサ
の出力端と接続されている第１の中間メモリとを含んで
いることは有利である。このようなインタフェイス回路
により信号の時間的マツチングが行なわれ得る。
続要素からの導線中に、第１の中間メモリの前に配置さ
れた第２のマルチプレクサが設けられており、その入力
端は接、読要素を介して伝送すべきＩ汀号に対する導線
と接続されており、作動形態に対応づけられているアド
レスに関係してこれらの入力端・；’、ｌ　Ｊつと第１
の中間メモリとの間の接続が形成されることは有利であ
る。
モジュールあたシの接続要素の数は制限されているので
、作動形態に対するアドレスが徽続要素を介して与えら
れるとき、それらに他の意味も対応づけられ得ることは
有利である。このことは、マルチプレクサに対するアド
レスが、リセット信号がモジュールに与えられている間
にのみモジュールの接続要素（ｆこ与、ｔられることに
よシ達成される。リセット信号の終了後に接続要素に他
の意味が対応づけられ得る。
以下、図面（（示されている実施ＩＱにより本発明を一
層詳細に説明する。
１つのモジュールＣＨ上に公知の仕方で回路か集積され
ている。たとえばモジュールＯＨ上に１つのＤＭＡ制御
回路が配置され得る。モジュールＯＨ上ニア：１回路に
信号たとえばアドレス信号、データ信号および制御信号
を与え得るように、モジュールＯＨ上の回路は接ｆｉｃ
安ｌ　Ｐ　ｉ　（ｉ　＝　１　、　２など）を介してバ
スＢＵと接続されている。このようなバスＢＵ内（（は
たとえばアドレス導線、データ導線および澗Ｉｉ１信号
導線がまとめられている。
このようなバスＢＵＫは、種々の構成を有していてよい
他のモジュールも接続されている。これらのモジュール
の共同作用を可能にするため、モジュールの互いに対応
づけられる導線がバスを介して互いに接続されなければ
ならず、また信号伝送の時間的経過が互いに合致してい
なけｎばならない。従って、各バスには、モジュール間
の共同作用孕可能にするためバスに接続されているモジ
ュールにより遵守されなければならない作動データが対
応つけられている。
１つのモジュールが種々の作動ｆ−夕を竹するバス、た
とえばバスＢＵＩおよびＢＵ２に接伍されなければなら
ない場合には、モジュールＯＨ上の回路により発生され
た信号をその時間的関係および意味に関してバスの作動
データにマツチさせるため、追加的な対策が必要である
。そのたり第１図では、モジュールＯＨ上でバスに通ず
る１Ｈ号導線中にインタフェイス回路ＳＴが配Ｉ蝮され
ている。これらのインタフェイス回路ＳＴは１８号導線
および接続要素Ｐを介して伝送すべき信号をその時間的
関係に関してバスＢＵにマツチさせ、かつ正しい信号が
正しくへバス導：ＩＩに与えられるように取計らう。
第２図および第３図ζづ、２つの異なるタイムダイアグ
ラムであり、そ〕ｔらの第１行にはバスＢＵＩまたけＢ
ｔＪ２のシステムクロックＣＬＩまたはＯＬ２が示され
ている。第２図および第３図の例では、クロックＣＬ　
］はクロックＯＬ２の半分の周波数を有する１、モジュ
ールＣＨに与えられるこれらのシステムクロックから、
モジュールＯＨ上に配置されている回路（（約する内部
クロック、たとえばＴ１およびＴ２が得られなけれはな
らない。
これらの内部々ロックｆｄ＠２図２よひ第３図中で周波
数が合致している。
きて、第２図および第３図のようにシステムクロックＯ
Ｌｉ、内部クロックＴから偏差し得るので、モジュール
ＯＨとバスＢＵとの共同作用は、モジュールＯＨから到
来する伝送すべき信号が７ステムクロソクに同期化され
るとき、またはバスＢＵから到来する信号が内部クロッ
クに同期化されるときのみ可能である。この同期化をイ
ンタフェイス回路ＳＴが行なう。
第４図には、このようなインタフェイス回路ＳＴの第１
の実施例が示されている。このインタフェイス回路は、
モジュールＯＨ上の回路から発せられた信号をバスの作
動データにマツチさせるために有利に用いられ得る。こ
の実施例は、モジュールＣＨにｋ　だ２つのバスＢＵＩ
およびＢＵ２か接続されることを前提としている。
インタフェイス回路はｉｌ　１のマルチプレクサＭＵＸ
Ｉおよび中間メモＩＪＺＷＩたとえばＤ　７１Ｊツグフ
ロツプを含んでいる。第１のマルチプレクサＭＵＸＩの
入力端には内部クロック信号ＴｉおよびＴ２が与えられ
る。バスＢＵＩまたは１うＵ２に対応づけられている°
アドレス信号に関係して第１のマルチプレクサＭＵＸＩ
は内部クロックＴ１もしくは内部クロックＴ２を第１の
中間メモリＺＷＩの受入れ入力端、すなわちＤフリッグ
フロツブのｆｉｌＪ徒１入力端（・で辿す。こうして内
部クロックＴＩまたはＴ２の縁により、中間メモＩＪ　
Ｚ　Ｗ　１に与えられた情報がこの中間メモリにより受
入れられて接続窒素Ｐ１に与えられる時点が定められ得
る。中間メモＵＺ’ＷＩと接続図Ｈｐｉとの間には通常
の構成の増幅器か配置されている。
第４図のインタフェイス回１・洛は第２のマルチプレフ
ナＭＴ］Ｘ２により拡張され得る。このマルチプレクサ
Ｍ　Ｕ　Ｘ　２　ｄ中間７１モＩＪ　Ｚ　Ｗ　１のＤ入
力端に全る百号導線中に挿入されている。マルチプレク
サＭＵＸ２に与えられるアドレスＡＤに関１承して信号
列Ｓ１もしくは信号列Ｓ２が中間メモリＺＷＩに与えら
れ得る。時間的同期化は同じく第１のマルチプレクサＭ
ＵＸ　ｉにより行なわれる。。
内部クロックＴ１およびＴ２はたとえば接続要素Ｐ　１
３に与えられるシステムクロックＣＩ、からクロック発
生器ＴＯ内で得られる。このクロック発生器ＴＧＫ４′
ｉ同じくアドレスＡＤが与えられる。
クロック発生器ＴＧは公知の仕方で構成されており、第
２図の場合にはシステムクロックよりも時間的に遅延し
た内部クロックおよびそれを反転した内部クロックを発
生し、また第３図の、：場合にはシステムクロックを半
分の周波数に分周した五で第２図と同様な内部クロック
Ｔ１およびＴ２を発生する。
アドレスＡＤは接続要素の１つ、たとえは接続図５ｐｉ
１に与えられる。マルチプレクサＭ　［１’　Ｘは２つ
の入力導、腺の間を切侯えるだけでよいので、アドレス
ＡＤの供給用として１つの接続要素Ｐ　ｌ　１で十分で
ある。アドレスＡＤが制限された時間中に接続要素ｐＨ
に与えられるだけでよければ。
接続要素ｐＨは追加的な課題にも用（八られ鍔る。
その時間は接続要素Ｐ１２ておける哨号（・でより定め
られ得る。たとえばてモジュールに対するり七ット信号
が接続要素Ｐ１２に与えられる時間中にアドレスＡＤが
接続要素Ｐｌｉに与えられれば十分である。接続要素Ｐ
１２におけるリセント１ｇ−号の消滅後に、接続要素Ｆ
ｉｌは他の目的、７ｔとえげアドレスビットの伝送のた
めに用いられ得る。
アドレスＡＤは次いでノリツブフロップＦＦ内に中間記
憶され得る。
第５図にはインタフェイス回路のもう１つの実施例が示
されている。この実施例は、バスから到来する信号を内
部の時間゛的関係に一ツチさせるために有利に用いられ
得る５、第５図のインタフェイス回路は部分的に第４図
のそれと同一である。入力端Ｑて内部クロック信号ＴＩ
およびＴ　２−ｆ、与えられる第１のマルチプレクサＭ
ＵＸＩはアドレスＡＤに関係して、伝送すべき信号の記
憶の時点を定め６−この時へす、さらに、第１のマルチ
プレクサＭＵＸＩの出力端と中間メモＩＪ　Ｚ　Ｗ　１
の受入れ入力端との間に配ｔｔされているアンド回路に
迫力口的にシステム、クロックが与えられることによっ
て定められ得る。それによって、中間メモリＺＷＩ内へ
の信号の受入れ特売はシステムクロックｃＬにも関係づ
けられ得る。
信号がクロックＴ２により中間メモ９２ｗｌ内に受入れ
られ、クロックＴ２により４線を介してモジュールＯＨ
内の回路に再伝送されるべきであれば、中間メモ＋７　
Ｚ　Ｗ　１の出力側にもう１つの中間メモリｚｗまたと
えばＤ７リツプノロソプを配置することは目的にかなっ
ている。この場合、第２の中間メモリｚｗ２の受入れ入
力端にリニクロツクＴＩが与えられる。第２の中間メモ
ＩＪ　Ｚ　Ｗ　２の出力側にはアンド回路ＵＧ２力和己
埴されていてよく、このアンド回路には迫力ｎ的に内部
クロックＴ２か与えられる。伝送すべき信号を中間メモ
１ＪＺＷ２内に中間記憶することにより、中間メモ！Ｊ
ＺＷＩ内への１つの信号の受入れと１つの信号の再伝送
とは互いに独立して行なわれ得る。
それに対して、中間メモＩＪ　Ｚ　Ｗ　Ｉ内′＼の信号
の記憶かクロックＴＩにより行なわれ、その再伝送かク
ロックＴ２により行なわれるべきであれば、中間メモ’
）ＺＷ２は不必要であ先導通状態（ｌこされる。このこ
とは、アドレスＡＤおよび内部クロックＴＩをオア条件
で中間メモＩＪ　Ｚ　Ｗ　２の受入れ入力端に与えるオ
ア回路ＯＤにより達成される。
アドレスＡＤおよび内部クロックＴＩ、Ｔ２を得る方法
は第４図の実施例と同一である。
接続要素Ｐを介して信号が両方向に伝送される場合には
第４図または第５図による２つのインタフェイス回路が
必要である、。
第４図および第５図の実施例では、時間的マツチングは
２つのクロック信号ＴｌおよびＴ２により行なわれる。
もちろん、２つよりも多いクロック信号を同期化のため
に用いることも可能である。
その場合には、マルチブレフサＭＵＸ　１の入力端の数
が相応に増加され、かつアドレスＡＤが１ビツトではな
く複数のビットから成っていなければならない。マルチ
プレクシ−ＭＵＸ２は同様に複数の人力を中間メモ！ｊ
ＺＷ１のＤ入力端に通し得る。
【図面の簡単な説明】
譲１図は２つのバスと接続された１つの回路モノニール
のブロック回路図、第２図および第３図はクロック信号
の時間的経過を示す図、第４図はインタフェイス回路の
第１の実施例二〇ブロック回Ｎ図、第５図はインクフェ
イス回路の第２の実施例のブロック回路図である。 Ａ　Ｄ−＝アドレス、ＢＵＩ、ＢＵ２・・・バス、Ｑｌ
（・・・モジュール、ＯＬ・・・システムクロック、　
ＭＵＸＩ。 ＭＵＸ２・・・マルチブレフサ、Ｐ・・・接続要素、ｓ
Ｔ・・・インタフェイス回路、ＴＩ、Ｔ２・・・内部ク
ロック、ＺＷＩ、ＺＷ２・・中間メモリ。 ＩＧＩ ＩＧ　２ ＩＧ　３ ■２ 一−１

Claims (1)

  1. 【特許請求の範囲】 ｌ）データ、アドレスまたは制御信号を伝送するバスに
    接続するための接続要素を有する回路モジュールにおい
    て、モジュール（ＣＨ）上で接続要素（Ｐ）の前に、接
    続要素を介して伝送すべき１百号をバスの作動データま
    たはチップ上に配置縦されている同動の作動データにマ
    ツチさせるためのインタフェイス回路（ＳＴ）が配置筐
    されていることを待緻とする回路モジュール。 ２）インタ７工イス回路（ＳＴ）か、バス（ＢＵ、）に
    対応づけられているシステムクロック（ＯＬ）からクロ
    ック発生器（ＴＧ）により得られた内部クロック（ＴＩ
    、Ｔ２）を入力端に与えらｉｔて内部クロンクの一方を
    所望の作動形態に対応づけられているアドレス（ＡＤ）
    に関係して出力端に通す第ｌのマルチプレクサ（ＭｏＵ
    Ｘｌ）と、接続要素へのまたは接続要素からの導線中に
    配置されており受入れ入力端で第１のマルチプレクサ（
    ＭＵＸＩ）の出力端と接続されている第１の中間メモ１
    バｚｗｉ）とを含んでいることを特徴とする特許請求の
    範囲第１項記載の回路モジュール。 ３）接続要素ＣＰ）へのまたは接続要素（Ｐ）からの導
    線中に、第１の中間メモＵ（ＺＷＩ）の前に配置された
    第２のマルチプレクサ（ＭＵＸ２）が設けられており、
    そのべ力端は接ｆ９．要素を介して伝送すべき信号４・
    で対する導線と接続されており、作動形態に対応つけら
    れているアドレス（ＡＤ）に関係してこれらの入力端の
    １つと第１の中間メモリ（ＺＷＩ）との間の接続が形成
    されることを特徴とする特許請求の範囲第２項記載の回
    路モジュール。 ４）第１の中間メモＩＪ　（Ｚ　Ｗ　］、　）の・次に
    第２の中間メモＵ（ＺＷ２）が配置症されており、その
    受入れ入力端に、第１の中間メモリに与えられるクロッ
    ク（Ｔ２）に続くクロック（Ｔ１）が与えられることを
    特徴とする特許請求の範囲第２項または第３項記載の回
    路モジュール。 ５）第１のマルチプレクサ（ＭＵＸＩ）の出力端と第１
    の中間メモリ（ＺＷｉ）の受入れ入力端との間にアンド
    回路（ＵＧＩ）が配置されており、その第２の入力Ｓ儒
    にシステムクロック（ＯＬ）が与えられることを特徴と
    する特許請求の範囲第４項記載の回路モジュール。 ６）マルチプレクサ（ＭＵＸＩ、ＭＵＸ２）に対するア
    ドレス（ＡＤ）がリセット信号がモジュールにおける１
    つの接続要素（ＰＩ３）に与えられている間にのみ、モ
    ジュール（ＣＨ）の接続要素（Ｐ　］、　］　）に与え
    られリセット信号の終了後に（ｄ接続要素Ｃ別の意味が
    対応つけられることに一特徴と１゛る特許請求の範囲第
    ２、頃ないし第５項のいずれかに記載の回路モジュール
    。
JP58243634A 1982-12-23 1983-12-22 回路モジユ−ル Expired - Lifetime JPH0711797B2 (ja)

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Application Number Priority Date Filing Date Title
DE19823247834 DE3247834A1 (de) 1982-12-23 1982-12-23 Schaltkreis-baustein
DE32478348 1982-12-23

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JPS59136829A true JPS59136829A (ja) 1984-08-06
JPH0711797B2 JPH0711797B2 (ja) 1995-02-08

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AT (1) ATE38729T1 (ja)
DE (2) DE3247834A1 (ja)

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