JP2001022486A - 電子機器およびコンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】信号間のスキューを最小限に抑えられるように
し、コネクタを介した高速シリアルインターフェイスの
実現を図る。 【解決手段】Ｃ１，Ｃ２，Ｃ３が上列に配置されたコネ
クタタイプ＃１の端子であり、Ｄ１，Ｄ２，Ｄ３は下列
に配置されたコネクタタイプ＃２の端子である。信号Ａ
１，Ａ２，Ａ３それぞれに対応する信号配線１０３，１
０４，１０５は、図示のようにコネクタタイプ＃１のコ
ネクタ端子Ｃ１，Ｃ２，Ｃ３に接続されている。また、
信号Ｂ１，Ｂ２，Ｂ３それぞれに対応する信号配線１０
６，１０８，１０９は、コネクタタイプ＃２のコネクタ
端子Ｄ１，Ｄ２，Ｄ３に接続されている。このように、
遅延量を合わせることが必要な特定の複数の信号同士を
互いにコネクタタイプが同一のコネクタ端子にアサイン
することにより、それら信号間のスキューを最小限に抑
えることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高速シリアルインタ
ーフェイスを有する電子機器およびコンピュータシステ
ムに関する。

【０００２】

【従来の技術】近年、携行が容易でバッテリにより動作
可能なノートブックタイプのパーソナルコンピュータ
（以下、ノートＰＣと称する）が種々開発されている。
ノートＰＣの中には、その機能拡張のために、拡張ユニ
ットに必要に応じて装着できるように構成されているも
のがある。ノートＰＣ本体から拡張ユニットのリソース
を有効利用できるようにするためには、ノートＰＣ本体
のバスと拡張ユニット内のバスとを接続することが重要
である。このバス接続により、拡張ユニット内のバス上
のデバイスをノートＰＣ本体内のデバイスと同様に扱う
ことが可能になる。

【０００３】多くのパーソナルコンピュータでは、ＰＣ
Ｉバス（Peripheral Component Interconnect Bus）が
使用されている。したがって、ノートＰＣ本体と拡張ユ
ニットとの間のバス接続は、ＰＣＩバスの信号線群の数
に相当する多数のピンを有するドッキング用コネクタを
ノートＰＣ本体側と拡張ユニット側にそれぞれ設け、そ
のドッキング用コネクタを介して両者のＰＣＩバスを物
理的に接続することによって行うのが通常である。

【０００４】しかし、この構成では、ドッキング用コネ
クタの実装に多くの面積が必要とされるため、ノートＰ
Ｃ本体の小型化・薄型化を図る上では不利である。さら
に、ノートＰＣ本体側と拡張ユニット側それぞれのコネ
クタ実装位置を合わせなければならないため、新たな製
品開発を行う上では、物理的な筐体構造に制約が加わる
ことになる。

【０００５】

【発明が解決しようとする課題】そこで、ＰＣＩバス間
を高速シリアルインターフェイスによって接続する技術
の開発が要求され始めている。高速シリアルインターフ
ェイスを利用することにより、ノートＰＣ本体と拡張ユ
ニット間を、細くて柔軟なシリアルケーブルによって接
続することが可能となる。

【０００６】しかし、高速シリアルインターフェイスを
実現するためには、ＰＣＩバスクロックの１０倍程度の
高周波クロックを使用することが必要となる。このた
め、ノートＰＣ本体と拡張ユニットとの間で複数の信号
をシリアル転送するシステムを実際に実現する場合に
は、信号同士の遅延差（スキュー）を例えば１００ｐｓ
以内に抑えなければならない、といった厳しい条件が要
求されることが予想される。特に、ノートＰＣ本体と拡
張ユニットとの間でシリアル転送を行う場合には、各信
号は、両者をケーブル接続するためのコネクタを経由し
て伝送されるため、コネクタ周りのスキュー対策が重要
となる。

【０００７】一般に、コネクタに対する信号のピンアサ
インは実装上の都合等によって決定されるのが通常であ
るが、この方式では、十分なスキュー対策を行うことは
困難である。コネクタは端子によって内部構造が異なる
場合があり、内部構造が異なる端子間ではコンタクト長
やインダクタンス、容量が異なるからである。使用する
信号の周波数帯域が低い場合にはさほど問題とならない
が、周波数帯域が高くなるにつれ、端子構造の違いによ
る影響が現れてくる。

【０００８】本発明は上述の事情に鑑みてなされたもの
であり、信号間のスキューを最小限に抑えられるように
し、高速インターフェイスの実現に好適な電子機器およ
びコンピュータシステムを提供することを目的とする。

【０００９】

【課題を解決するための手段】上述の課題を解決するた
め、本発明の電子機器は、端子構造の違いにより少なく
とも２以上のコネクタタイプに分割される複数のコネク
タ端子を有するコネクタと、前記コネクタを介して他の
ユニットと複数の信号の伝送を行う信号伝送回路と、前
記信号伝送回路と前記コネクタ間を接続するための信号
配線とを具備し、前記複数の信号の中で遅延量を合わせ
るべき特定の複数の信号それぞれの信号配線について
は、互いにコネクタタイプが同一のコネクタ端子に接続
されていることを特徴とする。

【００１０】この電子機器においては、コネクタの端子
構造を考慮し、高速信号の中で信号同士の遅延量を合わ
せることが必要な特定の複数の信号については、互いに
コネクタタイプが同一のコネクタ端子に接続されてい
る。これにより、高速信号のスキューを最小限に抑える
ことができ、高速信号を安定して他のユニットへ送信す
ることができる。

【００１１】また、前記特定の複数の信号それぞれの信
号配線については、それらが接続されるコネクタ端子と
前記信号伝送回路との間の配線長が互いに同一値になる
ような配線パターンを有することを特徴とする。通常、
コネクタにおいては、コネクタタイプが異なるコネクタ
端子が交互に配置されることが多いが、このように配線
パターンによって信号配線間の配線長を同じにすること
により、コネクタタイプが同一のコネクタ端子に接続さ
れる信号配線それぞれの配線長を容易に同一にすること
が可能となる。

【００１２】また、前記複数の信号に、コネクタを介し
て他のユニットへ送信される送信信号群と前記コネクタ
を介して他のユニットから受信される受信信号群とが含
まれている場合には、前記複数の信号を前記送信信号群
と受信信号群とを分け、送信信号群それぞれの信号配線
については第１コネクタタイプのコネクタ端子に接続
し、受信信号群それぞれの信号配線については第２コネ
クタタイプのコネクタ端子に接続することが好ましい。
これにより、送信信号同士、および受信信号同士のスキ
ューを最小限に抑えることができる。

【００１３】また、前記信号配線に、データをシリアル
伝送するためのデータ信号線と、それに対応するクロッ
ク信号を伝送するためのクロック信号線とが少なくとも
含まれている場合には、前記データ信号線およびクロッ
ク信号線を、互いにコネクタタイプが同一のコネクタ端
子に接続することが好ましい。

【００１４】これにより、データとクロック信号との間
のスキューを最小限に抑えることができ、受信側ではク
ロック信号を用いて、シリアルデータを正しく検出する
ことができる。また、この場合には、前記送信信号群そ
れぞれの信号配線、および前記受信信号群それぞれの信
号配線を、プリント回路基板上の互いに異なる層に配置
することにより、送信信号群それぞれの信号配線同士の
配線長の等長化、および受信信号群それぞれの信号配線
同士の配線長の等長化を容易に実現することが可能とな
る。

【００１５】また、本発明は、多ビット幅の並列伝送路
から構成されたバスを有し、そのバス上で実行されるト
ランザクションを、外部ユニットにシリアル転送するこ
とが可能なコンピュータシステムであって、端子構造の
違いにより少なくとも２以上のコネクタタイプに分割さ
れる複数のコネクタ端子を有するコネクタと、所定のシ
リアル転送クロックに基づいて、前記トランザクション
の伝達に必要な情報をパラレルデータからシリアルデー
タに変換する並直変換手段と、前記シリアルデータ、お
よび前記シリアル転送クロックを、前記コネクタを介し
て前記他のユニットにシリアル転送する信号伝送回路
と、前記信号伝送回路と前記コネクタ間を接続するため
の信号配線とを具備し、前記シリアルデータおよび前記
シリアル転送クロックそれぞれの信号配線については、
互いにコネクタタイプが同一のコネクタ端子に接続され
ていることを特徴とする。

【００１６】これにより、シリアルデータとシリアル転
送クロックと間のスキューを最小限に抑えた状態で、バ
ス上のトランザクションを高速シリアル転送によって他
のユニットへ送信することが可能となる。

【００１７】また、シリアル転送性能を高めるために、
シリアルデータを２系統の信号配線を介して並列にシリ
アル転送する構成を適用した場合には、第１および第２
のデータ信号配線とクロック信号配線を互いにコネクタ
タイプが同一のコネクタ端子に接続することが好まし
い。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。

【００１９】図１には、本発明の一実施形態に係るコン
ピュータシステムで使用される高速信号インターフェイ
ス部の構成が示されている。このコンピュータシステム
はノートブックタイプのパーソナルコンピュータ（Ｐ
Ｃ）であり、そのＰＣ本体１００内にシステムボードと
して搭載されているプリント回路基板（ＰＣＢ）１００
ａ上には、シリアル転送コントローラ１０１が実装され
ている。

【００２０】シリアル転送コントローラ１０１は、複数
の高速シリアル信号をコネクタ１０２を介して外部ユニ
ットとの間で送受信する。外部ユニットとしては、ＰＣ
本体１００の機能拡張のためにそのＰＣ本体１００に必
要に応じてケーブル接続可能なドッキングステーション
等が使用される。ケーブル側のコネクタ１１０をＰＣ本
体１００のコネクタ１０２に接続することにより、ＰＣ
本体１００からドッキングステーション内のリソースを
使用することが可能となる。

【００２１】シリアル転送コントローラ１０１から出力
される信号Ａ１〜Ａ３の３本の信号は高速信号であり、
且つ各信号間の遅延量を合わせるべき信号である。ま
た、シリアル転送コントローラ１０１に入力される信号
Ｂ１〜Ｂ３の３本の信号も高速信号であり、且つ各信号
間の遅延量を合わせるべき信号である。

【００２２】コネクタ１０２には、複数のコネクタ端子
（ピン）が設けられている。具体的なコネクタ構造につ
いては図２および図３で後述するが、コネクタ１０２に
おいては、コネクタ１１０との勘合部では複数のコネク
タ端子が上下２列にそれぞれ並んで配列されている。ま
た、プリント回路基板（ＰＣＢ）１００ａとの接続端子
部側には、上列のコネクタ端子と下列のコネクタ端子は
一例に並んで導出されている。

【００２３】この場合、上列のコネクタ端子の１番目、
下列のコネクタ端子の１番目、上列のコネクタ端子の２
番目、下列のコネクタ端子の２番目、上列のコネクタ端
子の３番目、……というように、上列のコネクタ端子と
下列のコネクタ端子とは１つずつ交互に並べられる。

【００２４】このような端子構造を持つコネクタ１０２
においては、上列のコネクタ端子と下列のコネクタ端子
は互いに端子構造が異なっており、上列のコネクタ端子
と下列のコネクタ端子とではコンタクト長やインダクタ
ンス、容量が異なっている。上列のコネクタ端子はそれ
ぞれ同一コネクタタイプ（コネクタタイプ＃１の端子）
であり、また下列のコネクタ端子もそれぞれ同一コネク
タタイプ（コネクタタイプ＃２の端子）である。図１に
おいては、Ｃ１，Ｃ２，Ｃ３が上列に配置されたコネク
タタイプ＃１の端子であり、Ｄ１，Ｄ２，Ｄ３は下列に
配置されたコネクタタイプ＃２の端子である。

【００２５】信号Ａ１，Ａ２，Ａ３それぞれに対応する
信号配線１０３，１０４，１０５は、図示のようにコネ
クタタイプ＃１のコネクタ端子Ｃ１，Ｃ２，Ｃ３に接続
されている。また、信号Ｂ１，Ｂ２，Ｂ３それぞれに対
応する信号配線１０６，１０８，１０９は、コネクタタ
イプ＃２のコネクタ端子Ｄ１，Ｄ２，Ｄ３に接続されて
いる。このように、遅延量を合わせることが必要な特定
の複数の信号同士を互いにコネクタタイプが同一のコネ
クタ端子にアサインすることにより、それら信号間のス
キューを最小限に抑えることができる。

【００２６】また、信号Ａ１，Ａ２，Ａ３それぞれの信
号配線１０３，１０４，１０５は、図示のような配線パ
ターンを使用することにより、シリアル転送コントロー
ラ１０１とコネクタ１０２のコネクタ端子との間の配線
長が同一になるように配置されている。すなわち、シリ
アル転送コントローラ１０１からコネクタ端子までの距
離が最も長い信号配線１０５については、図示のように
直線的に配置し、信号配線１０３，１０４については、
信号配線１０５と等長となるように、図示のような折り
曲がりを設けている。

【００２７】信号Ｂ１，Ｂ２，Ｂ３それぞれの信号配線
１０６，１０７，１０８についても、図示のような配線
パターンを使用することにより、その配線長は等長に揃
えられている。

【００２８】なお、プリント回路基板（ＰＣＢ）１００
ａは多層配線構造または両面配線構造を有しており、信
号配線１０６，１０７，１０８については、図示のよう
にスルーホールを通して内層あるいは裏面の配線層上に
配設される。このように、送信用の信号配線１０３，１
０４，１０５と、受信用の信号配線１０６，１０７，１
０８とを互いに別の配線層上に配設することにより、ジ
ャンプ線などのスキューの原因となる部材を利用せず
に、送信用信号配線１０３，１０４，１０５同士の等長
化、および受信用信号配線１０６，１０７，１０８同士
の等長化を容易に実現することができる。

【００２９】（コネクタ端子構造）次に、図２および図
３を参照して、コネクタ１０２のコネクタ端子構造を説
明する。

【００３０】図２（Ａ）はコネクタ１０２の内部端子構
造を模式的に示しており、図２（Ｂ）は、コネクタ１１
０との勘合面側から見たコネクタ１０２のピン配置を示
している。また、図３は、コネクタ１０２とコネクタ１
１０との勘合状態の様子を示す断面図である。

【００３１】２０３はコネクタタイプ＃１の端子であ
り、コネクタ１１０との勘合部２０２においては図２
（Ａ）に示すように絶縁基体２０５の上面側に配置され
る。２０４はコネクタタイプ＃２の端子であり、コネク
タ１１０との勘合部２０２においては図２（Ａ）に示す
ように絶縁基体２０５の下面側に配置される。コネクタ
タイプ＃１の端子２０３とコネクタタイプ＃２の端子２
０４は勘合部２０２においては図２（Ｂ）から分かるよ
うに千鳥状に配置されているが、ＰＣＢ１００ａとの接
続端子部においては、図２（Ａ）のように一列に配置さ
れている。

【００３２】この場合、勘合部２０２において下側に配
置されるコネクタタイプ＃２の端子２０４については、
図２（Ａ）および図３から分かるように、ＰＣＢ１００
ａとの接続端子部から勘合部２０２に向けてまっすぐに
延在しているが、勘合部２０２において上側に配置され
るコネクタタイプ＃１の端子２０３については、途中で
屈曲しており、その分だけ端子２０４よりも端子長が長
くなっている。このため、端子２０３と２０４とではイ
ンダクタ成分などが異なることになる。

【００３３】本実施形態では、信号Ａ１〜Ａ３の配線長
およびコネクタ１０２内の配線条件を一致させているた
め、それら信号Ａ１〜Ａ３間のスキューを最小限に抑え
ることができる。同様に、信号Ｂ１〜Ｂ３についても、
配線長およびコネクタ１０２内の配線条件が一致するた
め、スキューを最小限に抑えることができる。

【００３４】（シリアル転送コントローラ）次に、図４
および図５を参照して、図１のピンアサインおよび信号
配線を利用した具体的なシステム構成例を説明する。

【００３５】ここでは、ＰＣ本体１００内のＰＣＩバス
とドッキングステーション内のＰＣＩバスとの間を高速
ビットシリアル転送によって接続する場合を想定する。
図４は、ＰＣ本体１００内に設けられるシリアル転送コ
ントローラの構成を示しており、また図５はドッキング
システム全体の構成を示している。

【００３６】図５に示されているように、、ＰＣ本体お
よびドッキングステーションにはそれぞれシリアル転送
コントローラ１０１ａ，１０１ｂが設けられており、Ｐ
ＣＩバス１とＰＣＩバス２との間のトランザクションの
受け渡しは、これらシリアル転送コントローラ１０１
ａ，１０１ｂ間のシリアル転送によって実現される。シ
リアル転送コントローラ１０１ａと１０１ｂは基本的に
同じ構成であるので、以下、図４を参照して、ＰＣ本体
１００内に設けられるシリアル転送コントローラの構成
について説明する。

【００３７】図４に示されているように、ＰＣ本体１０
０内のシリアル転送コントローラ１０１（図５において
は、１０１ａ）は、ＰＣＩインターフェイス部３０１、
送信用バッファ３０２、パラレル／シリアル変換回路３
０３，３０４、ＰＬＬ回路３０５、差動出力バッファ３
０６，３０７，３０８、差動入力バッファ３０９，３１
０，３１１、シリアル／パラレル変換回路３１２，３１
３、ＰＬＬ回路３１４、および受信用バッファ３１５等
から構成されている。

【００３８】シリアル転送コントローラ１０１とコネク
タ１０２との間の信号配線は、送信用の３つの差動信号
線対と受信用の３つの差動信号線対とからなる計１２本
の信号線を含んでいる。

【００３９】ＰＣＩインターフェイス部３０１は、ＰＣ
本体１００のＰＣＩバス１上に接続された各種ＰＣＩデ
バイスとの間でトランザクションを授受する。ＰＣＩバ
ス１上のＰＣＩデバイスからドッキングステーション内
のＰＣＩデバイスに伝達すべきトランザクションを構成
するアドレス、コマンド、データ（ライト時のみ）、バ
イトイネーブルなどの情報は、送信用バッファ３０２を
介してパラレル／シリアル変換回路３０３，３０４に送
られる。

【００４０】パラレル／シリアル変換回路３０３，３０
４は、ＰＬＬ回路３０５によって逓倍された高速シリア
ル転送クロックに同期して動作し、トランザクションを
構成する情報を所定のデー単位でパラレルデータからシ
リアルデータに変換する。

【００４１】この場合、例えばトランザクションを構成
する情報を２系統に分けてパラレル／シリアル変換回路
３０３，３０４に同時に送ること等により、２系統のシ
リアルデータを並行してシリアル転送することが可能と
なる。

【００４２】パラレル／シリアル変換回路３０３から出
力されるシリアルデータは、差動出力バッファ３０６に
よってドライブされる差動信号線対上の信号Ａ１，Ａ１
´としてコネクタ１０２のコネクタ端子Ｃ１，Ｃ２に送
られる。同様に、パラレル／シリアル変換回路３０４か
ら出力されるシリアルデータは、差動出力バッファ３０
７によってドライブされる差動信号線対上の信号Ａ２，
Ａ２´としてコネクタ１０２のコネクタ端子Ｃ３，Ｃ４
に送られる。

【００４３】これら差動出力バッファ３０６，３０７に
よるシリアルデータ転送と並行して、ＰＬＬ回路３０５
からのシリアル転送クロックは、差動出力バッファ３０
８によってドライブされる差動信号線対上の信号Ａ３，
Ａ３´としてコネクタ１０２のコネクタ端子Ｃ５，Ｃ６
に送られる。ここで、コネクタ端子Ｃ１〜Ｃ６は全てコ
ネクタタイプ＃１の端子であり、また信号Ａ１，Ａ１
´，Ａ２，Ａ２´，Ａ３，Ａ３´の配線は全て等長に設
定されている。

【００４４】ドッキングステーション側のシリアル転送
コントローラ１０１ｂから送信される２系統のシリアル
データとクロック信号は、コネクタ１０２のコネクタタ
イプ＃２のコネクタ端子Ｄ１〜Ｄ６を介して３つの差動
入力バッファ３０９，３１０，３１１で受信される。す
なわち、第１の系統のシリアルデータ（Ｂ１，Ｂ１´）
は差動入力バッファ３０９で受信され、第２の系統のシ
リアルデータ（Ｂ２，Ｂ２´）は差動入力バッファ３１
０で受信され、それらシリアルデータに対応するクロッ
ク信号は差動入力バッファ３１１で受信される。信号Ｂ
１，Ｂ１´，Ｂ２，Ｂ２´，Ｂ３，Ｂ３´の配線は全て
等長に設定されている。

【００４５】差動入力バッファ３１１で受信されたクロ
ック信号は、ＰＬＬ回路３１４により、ドッキングステ
ーション側のシリアル転送コントローラ１０１ｂで使用
された元のシリアル転送クロックに復元され、シリアル
／パラレル変換回路３１２，３１３の動作クロックとし
てそれらシリアル／パラレル変換回路３１２，３１３に
送られる。第１および第２系統のシリアルデータはシリ
アル／パラレル変換回路３１２，３１３によってパラレ
ルデータに変換された後に受信用バッファ３１５を介し
てＰＣＩインターフェイス部３０１に送られ、このＰＣ
Ｉインターフェイス部３０１によってＰＣＩバス１上に
トランザクションが展開される。

【００４６】このように、本実施形態では、２系統のシ
リアルデータを伝送するためのデータ線とそれに対応す
るクロック信号線を一つの単位としてその間のスキュー
を最小限に抑えることができるので、ＰＣＩバス間のト
ランザクションの伝達を高速シリアルインターフェイス
によって効率よく行うことが可能となる。

【００４７】なお、本実施形態では、ＰＣ本体側のコネ
クタのピンアサインおよび配線パターンについてのみ説
明したが、図５のドッキングステーション側に用意され
たコネクタ１０２ｂのピンアサインおよび配線パターン
についても、ＰＣ本体側と全く同じである。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
信号間のスキューを最小限に抑えられるようになり、高
速インターフェイスを実現することが可能となる。特
に、コネクタを介してバス間を接続するシリアルインタ
ーフェイスに適用することにより、ノートＰＣ本体と拡
張ユニット間を、細くて柔軟なシリアルケーブルによっ
て接続することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るコンピュータシステ
ムで使用される高速信号インターフェイス部の構成を示
す図。

【図２】同実施形態で使用されるコネクタの端子構造を
示す図。

【図３】同実施形態で使用されるコネクタの勘合状態を
示す断面図。

【図４】同実施形態で使用されるシリアル転送コントロ
ーラの構成を示すブロック図。

【図５】同実施形態の高速信号インターフェイスを用い
たドッキングシステム全体の構成を示すブロック図。

【符号の説明】

１０１…ＰＣ本体 １００ａ…プリント回路基板 １０１…シリアル転送コントローラ １０２…コネクタ １０３〜１０５…送信用信号配線 １０６〜１０８…受信用信号配線 ２０３…コネクタタイプ＃１のコネクタ端子 ２０４…コネクタタイプ＃２のコネクタ端子 ３０１…ＰＣＩインターフェイス部 ３０３，３０４…パラレル／シリアル変換回路 ３０１，３１４…ＰＬＬ回路 ３０６〜３０８…差動出力バッファ ３０９〜３１１…差動入力バッファ ３１２，３１３…シリアル／パラレル変換回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 端子構造の違いにより少なくとも２以上
   のコネクタタイプに分割される複数のコネクタ端子を有
   するコネクタと、 前記コネクタを介して他のユニットと複数の信号の伝送
   を行う信号伝送回路と、 前記信号伝送回路と前記コネクタ間を接続するための信
   号配線とを具備し、 前記複数の信号の中で遅延量を合わせるべき特定の複数
   の信号それぞれの信号配線については、互いにコネクタ
   タイプが同一のコネクタ端子に接続されていることを特
   徴とする電子機器。
2. 【請求項２】 前記特定の複数の信号それぞれの信号配
   線は、それらが接続されるコネクタ端子と前記信号伝送
   回路との間の配線長が互いに同一値になるような配線パ
   ターンを有することを特徴とする請求項１記載の電子機
   器。
3. 【請求項３】 前記複数の信号は、前記コネクタを介し
   て他のユニットへ送信される送信信号群と、前記コネク
   タを介して他のユニットから受信される受信信号群とを
   含み、 前記送信信号群それぞれの信号配線については第１のコ
   ネクタタイプのコネクタ端子に接続され、前記受信信号
   群それぞれの信号配線については第２のコネクタタイプ
   のコネクタ端子に接続されていることを特徴とする請求
   項１記載の電子機器。
4. 【請求項４】 前記送信信号群それぞれの信号配線、お
   よび前記受信信号群それぞれの信号配線は、プリント回
   路基板上の互いに異なる層に配置されていることを特徴
   とする請求項３記載の電子機器。
5. 【請求項５】 前記信号配線は、データをシリアル伝送
   するためのデータ信号線と、それに対応するクロック信
   号を伝送するためのクロック信号線とを少なくとも含
   み、 前記データ信号線およびクロック信号線は、互いにコネ
   クタタイプが同一のコネクタ端子に接続されていること
   を特徴とする請求項１記載の電子機器。
6. 【請求項６】 多ビット幅の並列伝送路から構成された
   バスを有し、そのバス上で実行されるトランザクション
   を、他のユニットにシリアル転送することが可能なコン
   ピュータシステムであって、 端子構造の違いにより少なくとも２以上のコネクタタイ
   プに分割される複数のコネクタ端子を有するコネクタ
   と、 所定のシリアル転送クロックに基づいて、前記トランザ
   クションの伝達に必要な情報をパラレルデータからシリ
   アルデータに変換する並直変換手段と、 前記シリアルデータ、および前記シリアル転送クロック
   を、前記コネクタを介して前記他のユニットにシリアル
   転送する信号伝送回路と、 前記信号伝送回路と前記コネクタ間を接続するための信
   号配線とを具備し、 前記シリアルデータおよび前記シリアル転送クロックそ
   れぞれの信号配線については、互いにコネクタタイプが
   同一のコネクタ端子に接続されていることを特徴とする
   コンピュータシステム。
7. 【請求項７】 前記信号配線は、前記シリアルデータを
   ２系統の信号配線を介して並列にシリアル転送するため
   の第１および第２のデータ信号配線を有し、 前記第１および第２のデータ信号配線、および前記シリ
   アル転送クロックを転送するためのクロック信号配線
   が、互いにコネクタタイプが同一のコネクタ端子に接続
   されていることを特徴とする請求項６記載のコンピュー
   タシステム。