JPH0711789B2 - 同時デ−タ転送制御装置 - Google Patents
同時デ−タ転送制御装置Info
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- JPH0711789B2 JPH0711789B2 JP60293559A JP29355985A JPH0711789B2 JP H0711789 B2 JPH0711789 B2 JP H0711789B2 JP 60293559 A JP60293559 A JP 60293559A JP 29355985 A JP29355985 A JP 29355985A JP H0711789 B2 JPH0711789 B2 JP H0711789B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
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- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、回転型記憶装置と他の記憶装置（例えば、磁
気デイスクとデイスク・キヤツシユ）の間におけるデー
タ転送に関し、特に、複数のトラツクに対する同時デー
タ転送に関する。
気デイスクとデイスク・キヤツシユ）の間におけるデー
タ転送に関し、特に、複数のトラツクに対する同時デー
タ転送に関する。
磁気デイスクで代表される回転型記憶装置は、大量のデ
ータを蓄積するのに適しているが、アクセス時間が長
く、かつ、データ転送速度が低いことが難点である。デ
イスク・キヤツシユ・サブシステムは、前記の難点を克
服するための手段の一つである。しかし、デイスク・キ
ヤツシユとデイスクの間のデータ転送には、まだ問題が
残されている。
ータを蓄積するのに適しているが、アクセス時間が長
く、かつ、データ転送速度が低いことが難点である。デ
イスク・キヤツシユ・サブシステムは、前記の難点を克
服するための手段の一つである。しかし、デイスク・キ
ヤツシユとデイスクの間のデータ転送には、まだ問題が
残されている。
第２図は、デイスク・キヤツシユ・サブシステムの一例
を示す。デイスク制御装置（DKC）101,102は、チヤネル
・インタフエース111,112を介して、同一又は異なるCPU
にそれぞれ接続される。キヤツシユ・メモリ121は、DKC
101,102により共有される。Ｎ台のデイスク駆動装置（D
KU）141a〜141nは、DKC101,102に、それぞれデバイス・
インタフエース131,132を介して接続される。
を示す。デイスク制御装置（DKC）101,102は、チヤネル
・インタフエース111,112を介して、同一又は異なるCPU
にそれぞれ接続される。キヤツシユ・メモリ121は、DKC
101,102により共有される。Ｎ台のデイスク駆動装置（D
KU）141a〜141nは、DKC101,102に、それぞれデバイス・
インタフエース131,132を介して接続される。
DKUの一つ（例えばDKU＃ｉ）に対するデータ読出要求
を、チヤネル・インタフエース111（又は112）を経て受
取ると、DKC101（又は102）は、キヤツシユ・メモリ121
を調べる。要求されたデータがキヤツシユ・メモリ121
中に存在すれば、すなわち、リード・ヒツトが生じれ
ば、そのデータがキヤツシユ・メモリ121からCPUに転送
され、DKU＃ｉへのアクセスは行われない。他方、要求
されたデータがキヤツシユ・メモリ121に存在しないと
き、すなわち、リード・ミスが生じれば、DKC101（又は
102）は、デバイス・インタフエース131（又は132）を
介してDKU＃ｉへの接続を確立し、要求されたデータをD
KU＃ｉから読出して、CPUへ送る。
を、チヤネル・インタフエース111（又は112）を経て受
取ると、DKC101（又は102）は、キヤツシユ・メモリ121
を調べる。要求されたデータがキヤツシユ・メモリ121
中に存在すれば、すなわち、リード・ヒツトが生じれ
ば、そのデータがキヤツシユ・メモリ121からCPUに転送
され、DKU＃ｉへのアクセスは行われない。他方、要求
されたデータがキヤツシユ・メモリ121に存在しないと
き、すなわち、リード・ミスが生じれば、DKC101（又は
102）は、デバイス・インタフエース131（又は132）を
介してDKU＃ｉへの接続を確立し、要求されたデータをD
KU＃ｉから読出して、CPUへ送る。
リード・ミスの場合、すなわち、所要データをデイスク
か読出す場合には、シーク及び回転待ちのために相当な
時間が費され、加えて、データ転送速度がデイスクの回
転速度によつて制限されるために、データ要求に対する
応答時間が長くなる。他方、リード・ヒツトの場合、す
なわち、キヤツシユ・メモリからのデータ転送の場合に
は、前記のような待ち時間や転送速度制限がないから、
応答時間が短い。したがつて、リード・ヒツトの確率を
高めることが重要である。この目的のために、通常、プ
リロードと呼ばれる操作が行われる。プリロードとは、
リード・ミスに起因するデイスク・アクセスの時に、要
求されたデータを含むトラツクとそれに続く数トラツク
のデータを、キヤツシユ・メモリに予備的にロードする
操作である。この措置は、一度アクセスされたデータの
近傍にあるデータは近い将来にアクセスされる確率が高
いという統計に、その根拠を置いている。
か読出す場合には、シーク及び回転待ちのために相当な
時間が費され、加えて、データ転送速度がデイスクの回
転速度によつて制限されるために、データ要求に対する
応答時間が長くなる。他方、リード・ヒツトの場合、す
なわち、キヤツシユ・メモリからのデータ転送の場合に
は、前記のような待ち時間や転送速度制限がないから、
応答時間が短い。したがつて、リード・ヒツトの確率を
高めることが重要である。この目的のために、通常、プ
リロードと呼ばれる操作が行われる。プリロードとは、
リード・ミスに起因するデイスク・アクセスの時に、要
求されたデータを含むトラツクとそれに続く数トラツク
のデータを、キヤツシユ・メモリに予備的にロードする
操作である。この措置は、一度アクセスされたデータの
近傍にあるデータは近い将来にアクセスされる確率が高
いという統計に、その根拠を置いている。
しかしながら、プリロード動作中は、それに関与するDK
CとDKUが接続状態にあり、したがつて、このDKCは、他
のサービス要求に応じることができない。ストア・イン
型のキヤツシユ・メモリにおいては、スワツプのために
キヤツシユ・メモリのあるブロツクの内容がキヤツシユ
に転送されるときにも、同じ問題が生じる。このような
場合のデータ転送に要する時間は、極力短いことが望ま
れる。
CとDKUが接続状態にあり、したがつて、このDKCは、他
のサービス要求に応じることができない。ストア・イン
型のキヤツシユ・メモリにおいては、スワツプのために
キヤツシユ・メモリのあるブロツクの内容がキヤツシユ
に転送されるときにも、同じ問題が生じる。このような
場合のデータ転送に要する時間は、極力短いことが望ま
れる。
一般論として、複数のトラツクに対し並行してデータ転
送を行うことにより所要時間が短縮されることは、自明
というべきであろう。特開昭55−108915号公報には、複
数のトラツクに対して並列にデータ転送を行うことによ
り読出し・書込みを高速化する機構の一つが、開示され
ている。しかし、この機構は、キヤラクタを構成する複
数のビツトを、複数のヘツドにより並列に書込み、そし
て読出すものであり、したがつて、異なるトラツク上の
独立なデータの転送には、この機構を用いることができ
ない。一般に、磁気デイスクではいわゆる可変長記録方
式が採用され、この方式においては、各トラツク上のデ
ータは異なる長さのレコードからなり、各レコードはそ
の長さを示す情報のための特定のフイールドを持つ。更
に、記録面にデイフエクト（欠陥）があれば、データは
それを避けて書込まれ、一般に、デイフエクトの位置は
トラツクにより異なる。このような型のデータの読出し
及び書込みは、かなり複雑な制御を必要とし、それは、
通常、DKC内のプロセツサによつて遂行される。したが
つて、複数のトラツクに対するデータ転送を単純に並列
化すれば、並列に処理されるトラツクの数と同数のプロ
セツサが必要である。
送を行うことにより所要時間が短縮されることは、自明
というべきであろう。特開昭55−108915号公報には、複
数のトラツクに対して並列にデータ転送を行うことによ
り読出し・書込みを高速化する機構の一つが、開示され
ている。しかし、この機構は、キヤラクタを構成する複
数のビツトを、複数のヘツドにより並列に書込み、そし
て読出すものであり、したがつて、異なるトラツク上の
独立なデータの転送には、この機構を用いることができ
ない。一般に、磁気デイスクではいわゆる可変長記録方
式が採用され、この方式においては、各トラツク上のデ
ータは異なる長さのレコードからなり、各レコードはそ
の長さを示す情報のための特定のフイールドを持つ。更
に、記録面にデイフエクト（欠陥）があれば、データは
それを避けて書込まれ、一般に、デイフエクトの位置は
トラツクにより異なる。このような型のデータの読出し
及び書込みは、かなり複雑な制御を必要とし、それは、
通常、DKC内のプロセツサによつて遂行される。したが
つて、複数のトラツクに対するデータ転送を単純に並列
化すれば、並列に処理されるトラツクの数と同数のプロ
セツサが必要である。
本発明の目的は、トラツク全体のデータの転送に関し
て、複数のトラツクに対する独立な同時データ転送を、
少量のハードウエアにより実現することにある。
て、複数のトラツクに対する独立な同時データ転送を、
少量のハードウエアにより実現することにある。
トラツク全体のデータの転送については、個々のレコー
ド又はフイールドの識別は、必ずしも必要ではない。そ
れらの識別は、それが実現に必要となつた時に行えばよ
い。本発明に従えば、データ・フオーマツトと無関係
に、すなわち、トラツク上における諸レコード及び／又
は各レコードを形成する諸フイールドの構成に関する制
御を行うことなしにデータ転送を遂行する回路が、少な
くとも同時データ転送が望まれるトラツクの数だけ設け
られる。しかも、これらの転送回路は、同時に、かつ、
互に独立に動作する。このような転送回路は簡単な構造
を持ち、したがつて、複数のトラツクに対する同時デー
タ転送が少量のハードウエアで実現できる。
ド又はフイールドの識別は、必ずしも必要ではない。そ
れらの識別は、それが実現に必要となつた時に行えばよ
い。本発明に従えば、データ・フオーマツトと無関係
に、すなわち、トラツク上における諸レコード及び／又
は各レコードを形成する諸フイールドの構成に関する制
御を行うことなしにデータ転送を遂行する回路が、少な
くとも同時データ転送が望まれるトラツクの数だけ設け
られる。しかも、これらの転送回路は、同時に、かつ、
互に独立に動作する。このような転送回路は簡単な構造
を持ち、したがつて、複数のトラツクに対する同時デー
タ転送が少量のハードウエアで実現できる。
しかしながら、デイフエクト部分もそのまま転送するの
は、好ましくない。というのは、デイフエクト部分では
ノイズが生じやすく、このノイズに起因して、タイミン
グ制御の乱れが生じるからである。ところが、前記のよ
うなデータフオーマツトと無関係なデータ転送の際に
は、セクタ検出が行なわれないので、通常行なわれるセ
クタ単位でのデイフエクト・スキツプは、適用すること
ができない。そこで、本発明は、各トラツクの先頭に置
かれる制御情報であるホーム・アドレス中にデイフエク
ト位置情報を収容することとし、これに基づいてデイフ
エクト・スキツプを行なう回路を設ける。
は、好ましくない。というのは、デイフエクト部分では
ノイズが生じやすく、このノイズに起因して、タイミン
グ制御の乱れが生じるからである。ところが、前記のよ
うなデータフオーマツトと無関係なデータ転送の際に
は、セクタ検出が行なわれないので、通常行なわれるセ
クタ単位でのデイフエクト・スキツプは、適用すること
ができない。そこで、本発明は、各トラツクの先頭に置
かれる制御情報であるホーム・アドレス中にデイフエク
ト位置情報を収容することとし、これに基づいてデイフ
エクト・スキツプを行なう回路を設ける。
第１図は、本発明の一実施例して、Ｍ本のトラツク上の
データを同時にプリロードするための転送制御回路を示
す。DKC201は、キヤツシユ・インタフエース211を介し
てキヤツシユ・メモリ221と接続され、また、デバイス
・インタフエース251を介してDKU261と接続される。DKU
261において、スピンドル271が複数枚の磁気デイスク28
1a〜281pを支持し、かつ、回転させる。これら磁気デイ
スクの記録面に対向して設けられたＭ個のリード・ライ
ト・ヘツド（＃１〜＃Ｍ）291a〜291mは、図示されてい
ない周知のヘツド駆動機構により一体的に移動されて、
指定されたシリンダ位置に位置決めされる。
データを同時にプリロードするための転送制御回路を示
す。DKC201は、キヤツシユ・インタフエース211を介し
てキヤツシユ・メモリ221と接続され、また、デバイス
・インタフエース251を介してDKU261と接続される。DKU
261において、スピンドル271が複数枚の磁気デイスク28
1a〜281pを支持し、かつ、回転させる。これら磁気デイ
スクの記録面に対向して設けられたＭ個のリード・ライ
ト・ヘツド（＃１〜＃Ｍ）291a〜291mは、図示されてい
ない周知のヘツド駆動機構により一体的に移動されて、
指定されたシリンダ位置に位置決めされる。
これらのヘツドに接続された信号線は、デバイス・イン
タフエース251を形成して、DKC201内のＭ個のリード・
ライト制御回路（＃１〜＃Ｍ）241にそれぞれ接続され
る。リード・ライト制御回路241のそれぞれは、変調、
復調、直並列変換などの信号処理を行なう回路であり、
従来の磁気デイスク装置における対応回路と同じであ
る。これらのリード・ライト制御回路241は、Ｍ個のデ
イフエクト・スキツプ制御回路（＃１〜＃Ｍ）231にそ
れぞれ接続される。これらのデイフエクト・スキツプ制
御回路231は、トラツクのデイフエクト部分に対する処
理を行なうためのもので、後で詳述する。これらのデイ
フエクト・スキツプ制御回路231は、キヤツシユ・イン
タフエース211により、キヤツシユ・メモリ221に接続さ
れる。
タフエース251を形成して、DKC201内のＭ個のリード・
ライト制御回路（＃１〜＃Ｍ）241にそれぞれ接続され
る。リード・ライト制御回路241のそれぞれは、変調、
復調、直並列変換などの信号処理を行なう回路であり、
従来の磁気デイスク装置における対応回路と同じであ
る。これらのリード・ライト制御回路241は、Ｍ個のデ
イフエクト・スキツプ制御回路（＃１〜＃Ｍ）231にそ
れぞれ接続される。これらのデイフエクト・スキツプ制
御回路231は、トラツクのデイフエクト部分に対する処
理を行なうためのもので、後で詳述する。これらのデイ
フエクト・スキツプ制御回路231は、キヤツシユ・イン
タフエース211により、キヤツシユ・メモリ221に接続さ
れる。
キヤツシユ・メモリ221において、キヤツシユ・インタ
フエース211は、図示されていないアクセス制御機構を
介して、プリロードの対象として指定されたＭ個の領域
（＃１〜＃Ｍ）に論理的に接続される。これらの領域の
それぞれは、少なくとも１本のトラツクのユーザ領域の
全容量に等しい容量を持つ。以上の構成により、Ｍ個の
ヘツドからキヤツシユ・メモリに至るＭ個の独立なデー
タ転送経路が形成され、Ｍ本のトラツクからの同時プリ
ロードが可能になる。
フエース211は、図示されていないアクセス制御機構を
介して、プリロードの対象として指定されたＭ個の領域
（＃１〜＃Ｍ）に論理的に接続される。これらの領域の
それぞれは、少なくとも１本のトラツクのユーザ領域の
全容量に等しい容量を持つ。以上の構成により、Ｍ個の
ヘツドからキヤツシユ・メモリに至るＭ個の独立なデー
タ転送経路が形成され、Ｍ本のトラツクからの同時プリ
ロードが可能になる。
一般に、磁気デイスク上のデータは可変長記録方式によ
つて記録されており、かつ、トラツク当り数個のデイフ
エクトの存在が許される。したがつて、トラツク上にお
けるレコード及びフイールドの配置は、トラツクにより
大幅に異なる。第３図（ａ）は、トラツク・フオーマツ
トの一例を示す。インデクス・マーカ301は、トラツク
の起終点を示す。ホーム・アドレス（HA）321には、こ
のトラツクの識別情報としてのシリンダ番号及びヘツド
番号、並びにインデツクス・マーカ301から各デイフエ
クト区間までの距離が記録される。図示の例では、３個
のデイフエクト311,312,313が存在し、各デイフエクト
を中心とする一定長の区間は、有意情報の記録及び有意
ギヤツプ（例えばIRG）のいずれにも使用されない。HA3
21に続いて、レコード＃０のカウント部331とデータ部3
32、レコード＃１のカウント部341とデイフエクト311に
より分離されたキー部342,343とデータ部344、デイフエ
クト312のため移動したレコード＃２のカウント部351と
データ部352、及びレコード＃３のカウント部361とデイ
フエクト313により分離されたデータ部362,363が、この
順序で、予め定められた長さのギヤツプを隔てて記録さ
れている。カウント（Ｃ）部には、シリンダ番号とヘツ
ド番号と各デイフエクト位置に加えて、そのレコードの
レコード番号、キー（Ｋ）部の長さ、データ（Ｄ）部の
長さなどが記録される。レコード＃０の先頭からインデ
クス・マーカ301までの領域381は、データの記録に利用
しうる、いわゆるユーザ領域である。
つて記録されており、かつ、トラツク当り数個のデイフ
エクトの存在が許される。したがつて、トラツク上にお
けるレコード及びフイールドの配置は、トラツクにより
大幅に異なる。第３図（ａ）は、トラツク・フオーマツ
トの一例を示す。インデクス・マーカ301は、トラツク
の起終点を示す。ホーム・アドレス（HA）321には、こ
のトラツクの識別情報としてのシリンダ番号及びヘツド
番号、並びにインデツクス・マーカ301から各デイフエ
クト区間までの距離が記録される。図示の例では、３個
のデイフエクト311,312,313が存在し、各デイフエクト
を中心とする一定長の区間は、有意情報の記録及び有意
ギヤツプ（例えばIRG）のいずれにも使用されない。HA3
21に続いて、レコード＃０のカウント部331とデータ部3
32、レコード＃１のカウント部341とデイフエクト311に
より分離されたキー部342,343とデータ部344、デイフエ
クト312のため移動したレコード＃２のカウント部351と
データ部352、及びレコード＃３のカウント部361とデイ
フエクト313により分離されたデータ部362,363が、この
順序で、予め定められた長さのギヤツプを隔てて記録さ
れている。カウント（Ｃ）部には、シリンダ番号とヘツ
ド番号と各デイフエクト位置に加えて、そのレコードの
レコード番号、キー（Ｋ）部の長さ、データ（Ｄ）部の
長さなどが記録される。レコード＃０の先頭からインデ
クス・マーカ301までの領域381は、データの記録に利用
しうる、いわゆるユーザ領域である。
通常の読出し及び書込み動作においては、データ・フオ
ーマツトに関連する制御が、各レコードのキー長及びデ
ータ長並びにデイフエクト位置を用いて行われる。例え
ば、読出し動作においては、各レコードの識別及びレコ
ードの各部の識別並びにデイフエクト区間の除去（スキ
ツプ）が、HA321と各レコードのＣ部の内容を用いて行
われ、必要な部分が抽出される。このような制御は、か
なり複雑であり、DKC内に設けられた制御用プロセツサ
により遂行される。Ｍ個の独立なトラツクからの同時読
出しがこのような方式に従つて行なわれるとすれば、Ｍ
台のこのようなプロセツサが必要である。
ーマツトに関連する制御が、各レコードのキー長及びデ
ータ長並びにデイフエクト位置を用いて行われる。例え
ば、読出し動作においては、各レコードの識別及びレコ
ードの各部の識別並びにデイフエクト区間の除去（スキ
ツプ）が、HA321と各レコードのＣ部の内容を用いて行
われ、必要な部分が抽出される。このような制御は、か
なり複雑であり、DKC内に設けられた制御用プロセツサ
により遂行される。Ｍ個の独立なトラツクからの同時読
出しがこのような方式に従つて行なわれるとすれば、Ｍ
台のこのようなプロセツサが必要である。
本実施例においては、前記のようなデータ・フオーマツ
トに関連する制御は、プリロードについて省略される。
すなわち、第３図（Ｂ）に示されるように、ユーザ領域
381は、個々のエコード及びレコード内の各部に分解さ
れず、デイフエクト311〜313のみによつて分離された一
連のデータ部371〜374（Da〜Dd）からなるものとして処
理される。これらの仮想的なデータ部Da〜Ddのそれぞれ
の位置と長さは、デイフエクト311〜313の位置のみによ
つて定まり、個々のレコードの位置及び長さ並びにレコ
ード内における各部の位置及び長さに無関係である。デ
イフエクトの位置は、HA321に記録されている。したが
つて、プリロードのための読出しに際しては、HA321の
内容に従つたデイフエクト区間の除去のみが、デイフエ
クト・スキツプ制御回路231（第１図）によつて行なわ
れる。
トに関連する制御は、プリロードについて省略される。
すなわち、第３図（Ｂ）に示されるように、ユーザ領域
381は、個々のエコード及びレコード内の各部に分解さ
れず、デイフエクト311〜313のみによつて分離された一
連のデータ部371〜374（Da〜Dd）からなるものとして処
理される。これらの仮想的なデータ部Da〜Ddのそれぞれ
の位置と長さは、デイフエクト311〜313の位置のみによ
つて定まり、個々のレコードの位置及び長さ並びにレコ
ード内における各部の位置及び長さに無関係である。デ
イフエクトの位置は、HA321に記録されている。したが
つて、プリロードのための読出しに際しては、HA321の
内容に従つたデイフエクト区間の除去のみが、デイフエ
クト・スキツプ制御回路231（第１図）によつて行なわ
れる。
第４図は、デイフエクト・スキツプ制御回路231の一例
を示す。検出・抽出回路401は、リード・ライト制御回
路241からの原パルスを調べて、インデクス・マーク301
を検出し、続いてHA321を抽出する。抽出されたHA中の
デイフエクト位置データ（デイフエクト311,312,313等
に対応するDL1,DL2,DL3等）は、レジスタ群402に格納さ
れる。レジスタ選択回路403は、相次ぐデイフエクト位
置データの書込みに対して、レジスタR1,R2,R3以下を順
次選択し、全デイフエクト位置データの書込みが終る
と、読出しのためにレジスタR1を選択する。これらのデ
イフエクト位置データは、それぞれのデイフエクト区間
の開始位置を示す。カウンタ404は、インデクス・マー
カ301の検出時にリセツトされた後、クロツク・パルス
を計数する。
を示す。検出・抽出回路401は、リード・ライト制御回
路241からの原パルスを調べて、インデクス・マーク301
を検出し、続いてHA321を抽出する。抽出されたHA中の
デイフエクト位置データ（デイフエクト311,312,313等
に対応するDL1,DL2,DL3等）は、レジスタ群402に格納さ
れる。レジスタ選択回路403は、相次ぐデイフエクト位
置データの書込みに対して、レジスタR1,R2,R3以下を順
次選択し、全デイフエクト位置データの書込みが終る
と、読出しのためにレジスタR1を選択する。これらのデ
イフエクト位置データは、それぞれのデイフエクト区間
の開始位置を示す。カウンタ404は、インデクス・マー
カ301の検出時にリセツトされた後、クロツク・パルス
を計数する。
比較器405は、レジスタ選択回路403により最初に選択さ
れたレジスタR1の内容（最初のデイフエクト位置DL1）
を、カウンタ404の計数値と比較し、一致が検出される
と、一致信号411を発生する。一致信号411は、パルス発
生回路406を起動して、デイフエクト区間長に対応する
持続時間のパルス412を発生させ、このパルス412はゲー
ト407を抑止する。ゲート407は、平常は原パルス413を
キヤツシユ・インタフエース211に通すが、パルス412に
より抑止されると、原パルス413の通過を阻止する。一
致信号411は、またレジスタ選択回路403を制御して、次
のレジスタ（この時点では、第２デイフエクト位置デー
タDL2を保持するR2）を読出しのために選択させる。こ
のようにして、各デイフエクト区間内の原パルスは除去
され、第３図（ｂ）の仮想データ部Da〜Ddが、連続し
て、キヤツシユ・メモリ221に書込まれる。
れたレジスタR1の内容（最初のデイフエクト位置DL1）
を、カウンタ404の計数値と比較し、一致が検出される
と、一致信号411を発生する。一致信号411は、パルス発
生回路406を起動して、デイフエクト区間長に対応する
持続時間のパルス412を発生させ、このパルス412はゲー
ト407を抑止する。ゲート407は、平常は原パルス413を
キヤツシユ・インタフエース211に通すが、パルス412に
より抑止されると、原パルス413の通過を阻止する。一
致信号411は、またレジスタ選択回路403を制御して、次
のレジスタ（この時点では、第２デイフエクト位置デー
タDL2を保持するR2）を読出しのために選択させる。こ
のようにして、各デイフエクト区間内の原パルスは除去
され、第３図（ｂ）の仮想データ部Da〜Ddが、連続し
て、キヤツシユ・メモリ221に書込まれる。
前述のようにしてキヤツシユ・メモリ221に書込まれた
データは、カウント部、キー部及びデータ部のみなら
ず、エラー・コレクシヨン・コードやギヤツプ部分を含
む。エラー・コレクシヨン・コードによるエラー訂正
や、ギヤツプ部分の除去は、CPUからのデータ要求を受
けた時に、DKC201によつて行われればよい。
データは、カウント部、キー部及びデータ部のみなら
ず、エラー・コレクシヨン・コードやギヤツプ部分を含
む。エラー・コレクシヨン・コードによるエラー訂正
や、ギヤツプ部分の除去は、CPUからのデータ要求を受
けた時に、DKC201によつて行われればよい。
前述の実施例においては、デイフエクト・スキツプ制御
回路231とリード・ライト制御回路241が、存在するＭ個
のヘツドの全部に対して設けられ、よれにより、Ｍ本の
トラツクのデータの同時プリロードが可能である。しか
し、もつと少ない数のトラツクのデータをプリロードす
るように設計されたシステムにおいては、プリロードさ
れるトラツクの数と同数のスキツプ制御回路231及びリ
ード・ライト制御回路241が設けられ、それらが切換回
路によつて任意の一連のヘツドに選択的に接続されれば
よい。
回路231とリード・ライト制御回路241が、存在するＭ個
のヘツドの全部に対して設けられ、よれにより、Ｍ本の
トラツクのデータの同時プリロードが可能である。しか
し、もつと少ない数のトラツクのデータをプリロードす
るように設計されたシステムにおいては、プリロードさ
れるトラツクの数と同数のスキツプ制御回路231及びリ
ード・ライト制御回路241が設けられ、それらが切換回
路によつて任意の一連のヘツドに選択的に接続されれば
よい。
デイフエクト区間を除去するためのデイフエクト・スキ
ツプ制御回路231は、デイフエクト区間において生じう
るノイズに起因するタイミング制御の乱れに備えて設け
られている。また、ストア・イン型のデイスク・キヤツ
シユ・サブシステムにおいては、キヤツシユ・メモリか
らデイスクへのデータ転送にも本発明を適用するのが有
利である。この場合には、スキツプ制御回路231におい
て、第４図に示されたのと同様な機構が、キヤツシユ・
メモリからリード・ライト制御回路に送られるデータ
に、デイフエクト区間に対応する間隙を挿入する。
ツプ制御回路231は、デイフエクト区間において生じう
るノイズに起因するタイミング制御の乱れに備えて設け
られている。また、ストア・イン型のデイスク・キヤツ
シユ・サブシステムにおいては、キヤツシユ・メモリか
らデイスクへのデータ転送にも本発明を適用するのが有
利である。この場合には、スキツプ制御回路231におい
て、第４図に示されたのと同様な機構が、キヤツシユ・
メモリからリード・ライト制御回路に送られるデータ
に、デイフエクト区間に対応する間隙を挿入する。
前掲特開昭55−108915号に記載されたような、一群のデ
ータ・ビツトが一群のトラツクに並列に記録される型の
デイスク装置においては、本発明は、複数群のトラツク
に対する同時データ転送の形で適用される。
ータ・ビツトが一群のトラツクに並列に記録される型の
デイスク装置においては、本発明は、複数群のトラツク
に対する同時データ転送の形で適用される。
本発明によれば、異なるデータ分布を持つ複数のトラツ
クに対する同時データ転送が、少量のハードウエアによ
り実現され、したがつて、同時データ転送機構の採用に
よるシステム性能の改善を、低コストで達成することが
できる。
クに対する同時データ転送が、少量のハードウエアによ
り実現され、したがつて、同時データ転送機構の採用に
よるシステム性能の改善を、低コストで達成することが
できる。
第１図は本発明の一実施例のブロツクダイヤグラム、第
２図はデイスク・キヤツシユ・サブシステムの一例のブ
ロツクダイヤグラム、第３図はトラツク・フオーマツト
を示す図、第４図は第１図におけるデイフエクト・スキ
ツプ制御回路の一例のブロツクダイヤグラムである。 201……デイスク制御装置、221……キヤツシユ・メモ
リ、231……デイフエクト・スキツプ制御回路、241……
リード・ライト制御回路、261……デイスク駆動装置、2
91a〜291m……ヘツド。
２図はデイスク・キヤツシユ・サブシステムの一例のブ
ロツクダイヤグラム、第３図はトラツク・フオーマツト
を示す図、第４図は第１図におけるデイフエクト・スキ
ツプ制御回路の一例のブロツクダイヤグラムである。 201……デイスク制御装置、221……キヤツシユ・メモ
リ、231……デイフエクト・スキツプ制御回路、241……
リード・ライト制御回路、261……デイスク駆動装置、2
91a〜291m……ヘツド。
Claims (2)
- 【請求項１】異なるトラツクのための複数のヘツドを有
する回転型記憶装置と他の記憶装置との間のデータ転送
を制御する装置において、並行かつ独立に動作してデー
タ・フオーマツトと無関係にデータ転送を行なう転送回
路が少なくとも２個の前記ヘツドのために設けられ、前
記転送回路のそれぞれは、各トラツクの先頭に記録され
た制御情報であるホーム・アドレス中のデイフエクト位
置情報に基づいてトラツク上のデイフエクト部分のスキ
ツプを制御する回路を有することを特徴とする、同時デ
ータ転送制御装置。 - 【請求項２】特許請求の範囲１において、前記他の記憶
装置は前記転送型記憶装置とデータ処理装置の間に介在
するキヤツシユ・メモリであり、前記回転回路は少なく
とも前記回転型記憶装置から前記キヤツシユ・メモリへ
のプリロードに際して動作することを特徴とする、同時
データ転送制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293559A JPH0711789B2 (ja) | 1985-12-28 | 1985-12-28 | 同時デ−タ転送制御装置 |
| US06/947,081 US4792917A (en) | 1985-12-28 | 1986-12-29 | Control apparatus for simultaneous data transfer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293559A JPH0711789B2 (ja) | 1985-12-28 | 1985-12-28 | 同時デ−タ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62156743A JPS62156743A (ja) | 1987-07-11 |
| JPH0711789B2 true JPH0711789B2 (ja) | 1995-02-08 |
Family
ID=17796313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60293559A Expired - Fee Related JPH0711789B2 (ja) | 1985-12-28 | 1985-12-28 | 同時デ−タ転送制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4792917A (ja) |
| JP (1) | JPH0711789B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198042A (ja) * | 1987-10-09 | 1989-04-17 | Nec Corp | 外部記憶装置 |
| US4996641A (en) * | 1988-04-15 | 1991-02-26 | Motorola, Inc. | Diagnostic mode for a cache |
| JP2637788B2 (ja) * | 1988-09-02 | 1997-08-06 | 株式会社日立製作所 | ディスクキャッシュ制御方式および情報処理システム |
| US5276850A (en) * | 1988-12-27 | 1994-01-04 | Kabushiki Kaisha Toshiba | Information processing apparatus with cache memory and a processor which generates a data block address and a plurality of data subblock addresses simultaneously |
| EP0387464B1 (en) * | 1989-03-14 | 1994-06-22 | International Business Machines Corporation | Switching system for simultaneously transferring data between data processing units |
| JPH0440700A (ja) * | 1990-06-06 | 1992-02-12 | Mitsubishi Electric Corp | カウンタ回路 |
| US5410653A (en) * | 1992-06-16 | 1995-04-25 | International Business Machines Corporation | Asynchronous read-ahead disk caching using multiple disk I/O processes and dynamically variable prefetch length |
| WO1994022134A1 (en) * | 1993-03-18 | 1994-09-29 | Micropolis Corporation | Buffer control for data transfer within hard disk during idle periods |
| US5818654A (en) * | 1994-06-13 | 1998-10-06 | Seagate Technology, Inc. | Apparatus and process for managing defective headerless sectors |
| US5983309A (en) * | 1994-07-27 | 1999-11-09 | Seagate Technology, Inc. | Autonomous high speed address translation with defect management for hard disc drives |
| US5784216A (en) * | 1995-11-16 | 1998-07-21 | Seagate Technology, Inc. | Method and apparatus for recording defective track identification information in a disk drive |
| US6065100A (en) * | 1996-11-12 | 2000-05-16 | Micro-Design International | Caching apparatus and method for enhancing retrieval of data from an optical storage device |
| KR100564664B1 (ko) | 1997-10-08 | 2006-03-29 | 시게이트 테크놀로지 엘엘씨 | 데이터 저장 장치용 하이브리드 데이터 저장과 재구성시스템 및 방법 |
| US6044439A (en) * | 1997-10-27 | 2000-03-28 | Acceleration Software International Corporation | Heuristic method for preloading cache to enhance hit rate |
| KR100475604B1 (ko) * | 2001-03-09 | 2005-03-10 | 엘지전자 주식회사 | 재생전용 광디스크와, 그 재생전용 광디스크 장치에서의재생방법 |
| MXPA04001184A (es) * | 2002-06-05 | 2005-06-17 | Lg Electronics Inc | Estructura de un area de enlace formada en un medio de registro de solo lectura de alta densidad y metodo y aparato para su elaboracion/reproduccion. |
| EP1512143A4 (en) * | 2002-06-05 | 2010-02-17 | Lg Electronics Inc | HIGH DENSITY OPTICAL DISK, METHOD FOR RECORDING AND REPRODUCING DATA DIGITIGHTS THEREON |
| US7423526B2 (en) * | 2003-01-29 | 2008-09-09 | Despotis George J | Integrated patient diagnostic and identification system |
| JP5712535B2 (ja) * | 2010-09-17 | 2015-05-07 | 富士通株式会社 | ストレージ装置、制御部およびストレージ装置制御方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3774172A (en) * | 1972-03-23 | 1973-11-20 | D Silverman | Random access multiple disc optical information storage system |
| US3997876A (en) * | 1972-06-07 | 1976-12-14 | International Business Machines Corporation | Apparatus and method for avoiding defects in the recording medium within a peripheral storage system |
| JPS592962B2 (ja) * | 1978-05-29 | 1984-01-21 | 富士通株式会社 | 記録装置制御システム |
| JPS556678A (en) * | 1978-06-30 | 1980-01-18 | Fujitsu Ltd | Pre-loading system for recording medium |
| JPS5651174A (en) * | 1979-10-04 | 1981-05-08 | Sony Corp | Reproducing device of video signal |
| US4371929A (en) * | 1980-05-05 | 1983-02-01 | Ibm Corporation | Multiprocessor system with high density memory set architecture including partitionable cache store interface to shared disk drive memory |
| US4476526A (en) * | 1981-11-27 | 1984-10-09 | Storage Technology Corporation | Cache buffered memory subsystem |
| US4498146A (en) * | 1982-07-30 | 1985-02-05 | At&T Bell Laboratories | Management of defects in storage media |
| US4577240A (en) * | 1982-11-15 | 1986-03-18 | Digital Engineering, Ltd. | Multiple zone multiple disk video recording system |
| JPS6055453A (ja) * | 1983-09-05 | 1985-03-30 | Fujitsu Ltd | ディスクキャッシュ機構へのデ−タ格納方式 |
| JPS60229272A (ja) * | 1984-04-27 | 1985-11-14 | Nec Corp | 固定デイスク媒体の不良箇所スキツプ情報記録方式 |
-
1985
- 1985-12-28 JP JP60293559A patent/JPH0711789B2/ja not_active Expired - Fee Related
-
1986
- 1986-12-29 US US06/947,081 patent/US4792917A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62156743A (ja) | 1987-07-11 |
| US4792917A (en) | 1988-12-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |