JP2759920B2 - Ｄａｓｄ周辺データ記憶サブシステムの作動方法及び装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理システムに
関するものであり、とりわけ、非同期的なやり方で処理
するＤＡＳＤ周辺データ処理システムの制御に関するも
のである。

【０００２】

【従来の技術】データ処理システムには、ホスト・コン
ピュータの外部に、時にはかなりの距離をあけて配置さ
れる直接アクセス記憶装置（ＤＡＳＤ）のような大規模
記憶装置が含まれることがよくある。ホスト・コンピュ
ータからＤＡＳＤへの通信は、ＤＡＳＤとその制御装置
の間に延び、それらをホスト・プロセッサに接続するチ
ャネルと呼ばれる信号ケーブルを介して行なわれる。

【０００３】現在の技術では、全て同じスピンドルで回
転する数個の独立したディスクを備えたＤＡＳＤ装置が
得られる。これらのディスクまたはプラッタは、各ディ
スクの一方の表面にアクセス可能な変換ヘッドを有する
ヘッド・ディスク・アセンブリによってアクセスされ
る。例えば、使用可能な１６個の表面を提供する９個の
プラッタがディスク・ドライブ内に収容されている場合
があり、そのうちの１個が正確なトラッキング能力を維
持するために用いられる。こうした装置においては、デ
ータのために使用可能な表面は１５個あり、全てのヘッ
ドを位置決めすると、１５個の物理的なレコード・トラ
ックのシリンダにアクセスできる。

【０００４】ＤＡＳＤ装置は、トラックに書き込まれた
レコードがカウント・フィールド（ＩＤ）、キー長フィ
ールド及びデータ・フィールドを有するようなカウント
・キー・データ・アーキテクチャ（ＣＫＤ）を用いる場
合がよくある。レコード・トラックに沿ってこれらのフ
ィールドを書き込む際、各フィールドの間にはギャップ
が設けられる。さらに、これらのギャップは、ＤＡＳＤ
制御装置とホスト・チャネルが互いに通信を行なうこと
が可能な期間を設けるのに利用される。このギャップ期
間に、制御装置が、受信した指令に応答して、チャネル
に情報を送り返し、レコードの探索、検索または書込み
に関する次の処理を開始するため、次の指令を受ける。
このプロセスは、ギャップ同期と呼ばれる。すなわち、
ＤＡＳＤ装置が処理している特定のレコードと、チャネ
ルが処理を要求したレコードが同じであり、チャネルと
デバイスの両方が、読取りか書込みかは別として、同じ
レコードを処理しているという意味で互いに同期してい
る。

【０００５】システムが高速になればなるほど、ギャッ
プによってあるいはギャップ期間での機能の遂行によっ
て生じる遅延は、その機能がもはや十分に発揮できなく
なる程度まで短縮されてしまう。これは、データ・バー
スト速度が、銅のチャネルのバースト速度の数倍にあた
る光ファイバのチャネルにおいては特にそうである。

【０００６】チャネルとデバイスが、互いに独立してデ
ータ転送を行なえるようにするための非同期記憶サブシ
ステムが開発された。その実施のため、チャネルとデバ
イスのための独立したデータ経路を持った、デバイスと
チャネルの間のデータ経路にそれぞれ独立したプロセッ
サの制御のもとでバッファが挿入される。このようにし
て、チャネル・プロセッサがバッファの一部を利用して
いる間に、デバイス・プロセッサがバッファの別の部分
のレコードにアクセスすることが可能になる。チャネル
・プログラムは１つの指令の実行を終了し、次の指令に
進むのに必要なチャネル及び記憶装置の制御活動が、２
つの隣接するフィールド間にあるレコード間ギャップで
起こる必要がないような形で実行される。

【０００７】

【発明が解決しようとする課題】同期システムの場合、
デバイスとチャネルは同じレコードを処理するので、デ
バイスによってバッファに転送されるデータはチャネル
が所望するデータと同じである。一方、非同期システム
の場合、デバイスは、読取り処理の際、満足のゆく性能
を確保するため、チャネルよりかなり先行して処理を行
なう可能性があり、チャネルがどんなレコードを所望す
るかを予測して、トラックの終端に達すると、該デバイ
スがスイッチして、おそらくチャネルが所望するであろ
う次のトラックの読取りを行なえるようにするメカニズ
ムを設けることが望ましい。同様に、書込み処理の実施
時には、チャネルがデバイスに先行することがよくあ
り、デバイスがレコードを書き込んでいる全時間にわた
ってチャネルを拘束せずに、書き込みが行なわれたであ
ろうトラックをチャネル・プロセッサに知らせるメカニ
ズムが必要になる。

【０００８】本発明の目的は、デバイスが適正なシーケ
ンスでレコード・トラックのスイッチを行なえるように
するメカニズムを提供することによって、性能を向上さ
せることにある。これは、非連続トラックを順次読み取
るべき場合にとりわけ重要である。

【０００９】もう１つの目的は、進んでいる活動を指令
に適合させるのに必要な変化を遅れている活動が進んで
いる活動に知らせることができるようにすることにあ
る。

【００１０】他の目的は、シリンダの終端またはエクス
テントの終端を効率よく検知して、シリンダをスイッチ
したりあるいはエラーを知らせたりすることにある。

【００１１】

【課題を解決するための手段】非同期的に処理するため
に第１のデータ転送指令の実行前に、チャネル・プログ
ラムがデータ転送の性質及び範囲を記述できるようにす
る拡張ＣＫＤアーキテクチャ（ＥＣＫＤ）が開発され
た。これによると、記憶サブシステムには、実施すべき
データ転送のタイプ、処理すべき記録数及びデータ転送
の開始前に該デバイスを位置決めしなければならない目
標トラック・セクタ及びレコードＩＤが知らされる。本
発明の場合、重要なのは、このアーキテクチャによっ
て、論理的トラックにアクセスすべきシーケンスが得ら
れるが、論理トラックは特定のＤＡＳＤの幾何学的形状
とは無関係であり、従って、必ずしも物理的記録トラッ
クにアクセスすべきシーケンスを表わすものではないと
いうことである。本発明は、チャネルが物理的レコード
・トラックに関連したデータにアクセスすべきシーケン
スを指示する第１ビット・マップ及びデバイスがレコー
ド・トラックにアクセスするシーケンスを指示する第２
のビット・マップを構築するため、論理的トラック・シ
ーケンスを利用している。

【００１２】

【実施例】本発明の一実施例によれば、 デバイス・イ
ンターフェイス・プロセッサ２０、ＤＡＳＤ １３、チ
ャネル・インターフェイス・プロセッサ１９及び制御記
憶装置１４を有し、ホスト・プロセッサ１０とチャネル
１１を介して接続されたＤＡＳＤ周辺データ記憶サブシ
ステムを作動する方法が提供される。該サブシステムで
は、前記デバイス・インターフェイス・プロセッサ２０
が前記チャネル・インターフェイス・プロセッサ１９か
らの異なるＤＡＳＤレコード・トラックのレコードを処
理する。

【００１３】この実施例の方法は、ＤＡＳＤデバイス１
３上の物理的レコード・トラックとは幾何学的に無関係
なＤＡＳＤデバイス１３上の論理的トラックをアクセス
する順序を定める信号（図２、３０−３２）をホスト・
プロセッサ１０からチャネル１１を介してサブシステム
で受け取るステップと、論理的トラックの順序に従っ
て、ＤＡＳＤ１３上の物理的トラックがチャネル・イン
ターフェイス・プロセッサ１９により処理されるべき順
序を示す第１のビット・マップ（図３、１６）を構築す
るステップと、論理的トラックの順序に従って、ＤＡＳ
Ｄデバイス上の物理的トラックがデバイス・インターフ
ェイス・プロセッサ２０により処理されるべき順序を示
す第２のビット・マップ（図４、１７）を構築するステ
ップと、デバイス・インターフェース・プロセッサ２０
とチャネル・インターフェイス・プロセッサ１９が第１
及び第２のビット・マップを使用して物理的トラック上
のデータを独立してアクセスしつつ第１及び第２のビッ
ト・マップを変更してチャネル１１とデバイス１３の間
で非同期的な通信を達成するステップとよりなることを
特徴とする。

【００１４】本発明の他の態様では、チャネル・インタ
ーフェイス・プロセッサ１９がトラックの終端状態を検
知すると、該トラックを表す第１のビット・マップ１６
内のビットをリセットするステップと、第１のビット・
マップ１６で示される順序でチャネル・インターフェイ
ス・プロセッサ１９を次のトラックにスイッチするステ
ップとを更に含む。

【００１５】本発明の他の態様では、デバイス・インタ
ーフェイス・プロセッサ２０がトラックの終端状態を検
知すると、第２のビット・マップ１７で示される順序で
デバイス１３を次のトラックにスイッチするステップ
と、該次のトラックを表す第２のビット・マップ１７内
のビットをリセットするステップとを更に含む。

【００１６】

【００１７】

【００１８】本発明の他の実施例によれば、ＤＡＳＤ周
辺データ記憶サブシステムに対する装置が提供される。
該装置は、複数の物理的レコード・トラックを有するＤ
ＡＳＤデバイス１３と、前記レコード・トラックへのア
クセスを制御するために接続されたデバイス・インター
フェイス・プロセッサ２０と、デバイス・インターフェ
イス・プロセッサ２０に接続され、レコード・トラック
と幾何学的に無関係である論理トラックが処理中にアク
セスされるべき順序を定める信号を含む初期化手段１５
を有する制御記憶装置１４と、制御記憶装置１４に接続
され、チャネル１１への及び該チャネル１１からのデー
タの転送を制御するチャネル・インターフェイス・プロ
セッサ１９と、初期化手段１５に含まれる前記信号に従
って制御記憶装置１４中に構築され、論理的トラック内
に含まれるレコードにアクセスするために非順次を含む
一連のレコード・トラックの各々からまたは該トラック
に転送されるべきレコードにチャネル・インターフェイ
ス・プロセッサ１９がアクセスする際のレコード・トラ
ック順序を保持する第１のビット・マップ手段１６と、
初期化手段１５に含まれる前記信号に従って制御記憶装
置１４中に構築され、論理的トラック内に含まれるレコ
ードにアクセスするために非順次を含む一連のレコード
・トラックにデバイス・インターフェイス・プロセッサ
２０がアクセスする際のレコード・トラック順序を保持
する第２のビット・マップ手段１７とよりなる。

【００１９】非同期処理の場合、チャネルとデバイスの
処理が時間的にどれだけ離れていなければならないかの
規定はなく、また、どれだけ離すことが可能かの制限も
ない。読取り処理時、第１の読取り指令の実行前に、デ
バイス制御装置は、数バイト、すなわち、１フィール
ド、１レコードまたは数レコードをバッファに読み取る
ことができる。書込み処理時、第１のフィールドがデバ
イスに書き込まれる前に、チャネル制御装置は、１つ以
上の書込み指令を受信して、関連データをバッファに転
送することができる。

【００２０】ＥＣＫＤは、周知のＣＫＤ体系と同じトラ
ックアドレス指定体系を利用している。トラックは、デ
バイスにおいて直接アドレス可能な最小のスペースであ
り、各トラックは、インデックスと呼ばれる任意の始点
を備えている。ただし、ＥＣＫＤは、ＥＣＫＤの１トラ
ックがデバイスの１回転に相当しなくてもよいような方
法でトラックを定義している。さらに、ＥＣＫＤはシリ
ンダをトラックの任意のグループとして定義している。
すなわち、同じシリンダ内のトラック間には幾何学的関
係はなくてもよい。従って、これらは、特定のＤＡＳＤ
に対して幾何学的関係を持たない論理的シリンダ内の論
理的トラックと呼ばれる。このようにして、チャネル・
プログラムは、変更を必要とせずに、いくつかのＤＡＳ
Ｄ上で処理をすることができる。チャネル制御装置は、
論理的トラックに対応する物理的トラックを識別する責
務を担っている。

【００２１】ＥＣＫＤにおけるトラックの形式は、ＣＫ
Ｄの場合と同じである。トラックにおける最初の領域
は、トラックを識別するホーム・アドレスであり、トラ
ックのアドレスを含むレコード０と呼ばれる特殊なレコ
ードがこれに続く。レコード０には、さらに、ユーザ・
レコードを含むデータ領域が後続する。

【００２２】データ転送が開始可能になる前に、デバイ
ス制御装置は、チャネル・プログラムが指定するトラッ
クに正しく位置決めされていなければならない。それ
は、レコード０以外のカウント領域のインデックス・ポ
イントまたは始端を検出することによって行なう。カウ
ント領域またはインデックスを検出すると、デバイス制
御装置は、トラックに沿って進んで、チャネル・プログ
ラムによって指令された処理を実施する。効率良く処理
するため、ＥＣＫＤチャネル・プログラムは、データ転
送処理のタイプ及び範囲を指定するレコード位置指定拡
張指令を規定する。レコード位置指定拡張指令パラメー
タは、デバイスが論理トラックにアクセスすべきシーケ
ンスを識別する。このようにして、データの転送領域が
明示されるので、後続のデータ転送指令によって実施す
べき読取りまたは書込み処理が完全に定義される。チャ
ネル・プログラムは、また、エクステントの始端に関す
るトラックとエクステントの終端に関するトラックを識
別するエクステント定義命令も出す。レコード位置決め
拡張指令によって定義されたデータの転送領域は、もち
ろん、エクステントの範囲内になければならない。

【００２３】レコード位置指定拡張指令パラメータの有
効性検査がすむと、制御装置はデバイスに命じて第１の
指定トラックをシークし、デバイスを指定されたセクタ
に位置決めし、探索処理を開始し、さらに第１のＲ／Ｗ
チャネル指令ワード（ＣＣＷ）が必要とするトラック上
の特定のレコード領域にそれ自体を位置決めする。

【００２４】図１には、本発明を含むデータ処理システ
ムの慨略ブロック図が示されている。ホスト・プロセッ
サ１０がチャネル１１によって制御装置１２に接続され
ている。制御装置１２及びＤＡＳＤ １３は、ＤＡＳＤ
に対する記憶活動を管理する周辺データ処理サブシステ
ムを構成している。図１は簡略化されている。実際に
は、いくつかのチャネル１１を制御装置１２に接続する
ことが可能である。現在のある一般的な構成では、１個
の制御装置に１６個のチャネルが接続される。結果とし
て、冗長性の要件により、一般に、ホスト・プロセッサ
の数は制限されるが、１個の制御装置に１６個までのホ
スト・プロセッサが接続可能になる。同じ構成におい
て、制御装置は６４個のＤＡＳＤに接続可能である。た
だし、本発明の目的からして、どれだけのチャネルある
いはどれだけのＤＡＳＤが制御装置に接続されるかにつ
いてはほとんど影響がなく、従って図１に示す略図で本
発明の説明には十分である。

【００２５】制御装置１２には、チャネルとＤＡＳＤ間
におけるデータ転送の管理に必要な電子回路、マイクロ
プロセッサ及びマイクロコードの全てが含まれている。
こうしたデバイスは周知であり、図１には制御装置１２
内の回路の一部しか示されていない。図１には、初期設
定バッファ１５、チャネル・トラック・インジケータ１
６、デバイストラック・インジケータ１７及びデータ・
バッファ１８を含む制御記憶装置１４が示されている。
制御記憶装置１４及び制御記憶装置１４内の各種バッフ
ァ及びインジケータは、チャネル・インターフェイス・
プロセッサ（ＣＨＩＰ）１９及びデバイス・インターフ
ェイス・プロセッサ（ＤＩＰ）２０に接続され、その制
御を受ける。ＣＨＩＰ １９とＤＩＰ ２０は両方とも
データ・バッファ１８にアクセスし、さらに、図１には
不図示のキャッシュ記憶装置のような他の記憶領域にア
クセスすることも可能である。留意すべきは、ＣＨＩＰ
１９及びＤＩＰ ２０は独立したプロセッサとすること
もできるし、あるいは同じプロセッサ２１において処理
する独立したプロセスとして実現することも可能である
ことである。独立したプロセッサとして実現するか、あ
るいは同じプロセッサによる独立したマイクロコード・
モジュールとして実現するかは、主として速度とコスト
を考慮してなされる選択の問題である。デバイス・イン
ターフェイス・プロセッサ及びデバイス・インターフェ
イス・プロセスという用語は本明細書中で同義語として
用いられ、チャネル・インターフェイス・プロセッサ及
びチャネル・インターフェイス・プロセスという用語は
本明細書中で同義語として用いられる。

【００２６】図２には、初期設定バッファ１５が示され
ている。この初期設定バッファ１５は、レコード位置指
定拡張命令を用いてチャネルから送られてくる情報に従
って構築され、これは開始シリンダ及び開始トラックの
識別子と、ダンプに読み取られることが所望される論理
トラックのビット・マップを含む。ただし、ＥＣＫＤア
ーキテクチャは、デバイスの幾何学的形状に依存するも
のではなく、従って、初期設定バッファ１５中のビット
・マップは、ＤＡＳＤ装置における物理的ヘッド及びト
ラックとは関係がない。従って、図２に示す情報の解釈
は、物理的トラックにアクセスするシーケンスを示すビ
ット・マップを構築するために行なわれる。

【００２７】図３には、各シリンダ毎に１５個のデータ
・トラックを備えたＤＡＳＤに対するチャネル・トラッ
ク・インジケータ１６が示されている。チャネル・トラ
ック・インジケータ１６が示すビットにはオンのものも
あればオフのものもある。チャネル・トラック・インジ
ケータ１６には、ＤＡＳＤ １３に配置された物理的シ
リンダの各ヘッド毎に１個づつ計１５個のビットが含ま
れている。ビットがオンにセットされているトラック
は、処理時にチャネル・プロセッサが、そのトラックか
らまたはそのトラックにデータをアクセスするトラック
である。

【００２８】図４は、デバイス・トラック・インジケー
タ１７を示しており、ＤＡＳＤ １３内の物理的シリン
ダ上に配置された各ヘッド毎に１５個のビットを含んで
いる。オンのビットは処理時にデバイス・プロセッサが
アクセスするトラックを表わしている。

【００２９】図２のフィールド３０には、開始シリンダ
がシリンダ１Ｂ，開始トラックがトラック０の場合に用
いられるトラックの特定のビット・マップが示されてい
る。この場合、開始トラック０はシリンダ境界に整列さ
れ、従ってフィールド３０に示すビット・マップの最初
のビットはオン（”１”）にセットされる。 初期設定バッファ１５のフィールド３０（図２） トラック＃ 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 ・・・ ヒ゛ットマッフ゜ 1 0 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 ・・・ フィールド３０のビット・マップの読取り時には、ビッ
ト・マップ上の”１”に対応する論理トラック即ち論理
トラック０、２、６及び１０がアクセスされるべき所望
のトラックであることを示す。図３（Ａ）及び図４
（Ａ）に示すチャネル・トラック・インジケータ１６及
びデバイス・トラック・インジケータ１７のビット・マ
ップには、アクセスすべき最初のトラック、すなわち、
トラック０で始まる物理トラックが”１”で示されてい
る。さらに、図３（Ａ）及び図４（Ａ）には、非順次ト
ラック０、２、６及び１０に対応するビットが”１”で
あり、これらのトラックがアクセスされるべきであるこ
とが示されている。 チャネル・トラック・インジケータ１６（図３（Ａ）） トラック# 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 ヒ゛ット・マッフ゜ 1 0 1 0 0 0 1 0 0 0 1 0 0 0 0 デバイス・トラック・インジケータ１７（図４（Ａ）） トラック# 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 ヒ゛ット・マッフ゜ 1 0 1 0 0 0 1 0 0 0 1 0 0 0 0

【００３０】図２のフィールド３１には、開始トラック
がトラック１の場合、すなわち、開始トラックがシリン
ダの境界と整列していない場合に用いられるトラックの
第２のビット・マップが示されている。 初期設定バッファ１５のフィールド３１（図２） トラック＃ 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 ・・・ ヒ゛ットマッフ゜ 1 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 ・・・ フィールド３１のビット・マップの読取り時には、それ
は所望の論理トラックがトラック１、２、６及び１０で
あることを示す。フィールド３１の最初のビットは、フ
ィールド３０の最初のビットと同じくオンである点に留
意されたい。開始トラック情報は、最初のビットがどの
トラックを表わしているかを指定する。図３（Ｂ）に示
すチャネル・トラック・インジケータ１６のビット・マ
ップは使用されるべき物理的トラックを示し、この場
合、物理的シリンダにおいて最初にアクセスすべきトラ
ックがトラック１であることを表わしている。さらに、
図３（Ｂ）には、非順次物理的トラック２、６及び１０
にアクセスすべきであることが示されている。 チャネル・トラック・インジケータ１６（図３（Ｂ）） トラック# 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 ヒ゛ット・マッフ゜ 0 1 1 0 0 0 1 0 0 0 1 0 0 0 0 チャネル・トラック・インジケータ１６のビット・マッ
プは常に物理的シリンダを表わしており、従ってこの場
合最初のビットは０になる。デバイス・トラック・イン
ジケータ１７におけるビットの初期構成は、図３（Ｂ）
におけるチャネル・トラック・インジケータ１６と同じ
であり、従って別個には示さない。

【００３１】図２のフィールド３２には、開始トラック
がトラック１の場合に用いられるトラックの第３のビッ
ト・マップが示されている。 初期設定バッファ１５のフィールド３２（図２） トラック＃ 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 ・・・ ヒ゛ットマッフ゜ 1 1 0 0 0 1 0 0 0 1 0 0 0 0 0 1 ・・・ フィールド３２のビット・マップの読取り時、それは所
望の論理的トラックが、トラック１、２、６、１０、さ
らにはトラック１６（次のシリンダの最初のトラック）
であることを示す。図３（Ｃ）に示すインジケータ１６
のビット・マップは使用されるべき物理的アドレスを示
し、この場合、物理的シリンダにおいて最初にアクセス
すべきトラックがトラック１であることを表わしてい
る。さらに、図３（Ｃ）には、非順次物理的トラック
２、６及び１０にアクセスすべきであることが示されて
いる。 チャネル・トラック・インジケータ１６（図３（Ｃ）） トラック# 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 ヒ゛ット・マッフ゜ 0 1 1 0 0 0 1 0 0 0 1 0 0 0 0 次の物理的シリンダ（シリンダ１Ｃ）のトラック０が図
３（Ｃ）に指示されていない点に留意されたい。シリン
ダがスイッチされる場合、新しいビット・マップを生成
しなければならない。デバイス・トラック・インジケー
タ１７におけるビットの初期構成は、図３（Ｃ）に示す
チャネル・トラック・インジケータ１６と同じであり、
従って別個には示さない。

【００３２】図２のフィールド３２はシリンダのスイッ
チを要求して処理を完了する。スイッチングの時点で、
新しいシリンダにおいてアクセスすべき物理的トラック
の識別を可能にするため、インジケータ１６及び１７に
関して新しいビット・マップが生成される。図３（Ｄ）
に示すように、インジケータ１６はトラック０へのアク
セスを要求しており、他のトラックについては要求して
いない。 チャネル・トラック・インジケータ１６（図３（Ｄ）） トラック# 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 ヒ゛ット・マッフ゜ 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 デバイス・トラック・インジケータ１７に関する新しい
ビット・マップはチャネル・トラック・インジケータ１
６と同じであり、従って別個には示さない。

【００３３】図３及び図４に示すビット・マップを用い
ることによって、チャネル・インターフェイス・プロセ
ッサ１９とデバイス・インターフェイス・プロセッサ２
０は互いに通信することが可能になり、従って、データ
転送を効率よく管理することができる。通常の読取り処
理の場合、デバイスはチャネルがトラック上の全てのレ
コードを所望しているものと仮定して、全てのレコード
を順次バッファに読み取るだけであるため、こうした通
信に特に問題は生じない。後でチャネル・プロセッサが
登場しバッファから所望のレコードを取り出すことにな
る。ただし、ダンプをとる場合、デバイスが単に最初の
トラックから始めて全ての連続トラックの読取りを行な
うのは効率がよくない。トラックの中にはデータを含ん
でいないものもあれば、ダンプをとる必要のないデータ
を含んでいるものもある。従って、所望のデータを含ん
でいるトラックだけを読み取る方が効率がよい。これは
図３及び図４に示すビット・マップを構築し、デバイス
がＤＡＳＤ １３からデータ・バッファ１８へ所望のト
ラックを読み込むようにすることによって達成される。
該ビット・マップの利用によって、プロセッサ２１はチ
ャネル１１がどこでデータを受け取り、どこでホスト１
０に送り返すか考慮せずに、情報がＤＡＳＤ１３から検
索されデータ・バッファ１８に納められるのと同じ速度
で処理することが可能になる。本発明を利用する規則に
よれば、ＤＡＳＤが新しいトラックにスイッチし、それ
に対する処理を開始する毎に、デバイス・インターフェ
イス・プロセッサ２０が図４に示すビット・マップ内の
ビットをオフにする。オフになったビットは、処理が始
まろうとしている新しいトラックを表わすビットであ
る。図４（Ａ）には最初に構成されたままのデバイス・
トラック・インジケータ１７が示されている。 デバイス・トラック・インジケータ１７（図４（Ａ）） トラック# 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 ヒ゛ット・マッフ゜ 1 0 1 0 0 0 1 0 0 0 1 0 0 0 0 図４（Ｂ）には、デバイス・がトラック０の読取りを完
了しトラック２をアクセス中のインジケータ１７が示さ
れている。 デバイス・トラック・インジケータ１７（図４（Ｂ）） トラック# 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 ヒ゛ット・マッフ゜ 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 従って、図４（Ｂ）の場合、トラック２を表わすビット
がオフになり、一方、トラック６を表わす次の最上位ビ
ットがオンのため、デバイス・インターフェイス・プロ
セッサは、現在ＤＡＳＤ １３のトラック２におけるデ
ータにアクセス中ということになる。図４（Ｂ）に示す
ビット・マップは、トラック０のビットがオフであるこ
とを示しており、従って、トラック０のデータがデータ
・バッファ１８に転送ずみということになり、また、ト
ラック２のデータに現在アクセス中であり、次にデバイ
スはトラック６にスイッチされ、その後トラック１０に
スイッチされることを表わしている。

【００３４】チャネル・インターフェイス・プロセッサ
１９は、異なる方法でチャネル・トラック・インジケー
タ１６を制御する。チャネル・インターフェイス・プロ
セッサは、トラックのアクセスが完了し次のトラックに
スイッチされるまで、アクセス中のトラックを表わすビ
ットをオフにしない。従って、図３（Ａ）に示すビット
・マップは、チャネルがトラック０のデータにアクセス
中であり、まだチャネルを介してのデータの返送を完了
していないことを表わしている。完了すると、次にアク
セスするトラックはトラック２であり、さらに、トラッ
ク６、トラック１０と続けられる。ＣＨＩＰ １９がト
ラック０について完了すると、そのビットはリセットさ
れ、ＣＨＩＰはトラック２に進む。

【００３５】図３及び図４に示す物理的ビット・マップ
は正確であるが、初期設定バッファに関するデータがレ
コード位置指定拡張命令を利用しチャネル・プログラム
によって与えられない場合には、エラーの生じる可能性
がある。これは、ＥＣＫＤ命令セットとは対照的なＣＫ
Ｄ命令セットを利用する旧式のチャネル・プログラムに
生じる可能性がある。こうした場合、インジケータ１６
及び１７に常駐のデータが制御装置１２に生成される
が、これは後で受信するＣＣＷが指定するトラックを表
わすことはできない。こうした場合、デバイス・インタ
ーフェイス・プロセッサは正しいレコードをデータ・バ
ッファ１８に読み取れないことになる。従って、チャネ
ル・インターフェイス・プロセッサ１９がデータを読み
取る際には、チェックしてそれが正確なレコードにアク
セスしたか確認することになる。チャネル・インターフ
ェイス・プロセッサ１９が間違ったデータ検索を行なっ
たと判定すると、デバイス・トラック・インジケータ１
７を検査してデバイス・プロセッサ２０がどのトラック
上にあるかを確認する。次に、チャネル・インターフェ
イス・プロセッサ１９はデバイス・トラック・インジケ
ータのビット・マップに重ね書きを行ない、デバイスが
アクセスすべき正確なトラックを表わしたビットをオン
にする。こうした状況が生じると、より上位のビットが
オンになったことがデバイス・プロセッサ２０に知らさ
れ、該プロセッサはインデックスにあるヘッドをスイッ
チし適当なトラックに戻る。こうして、チャネルとデバ
イスは互いに通信し非同期モードで効率のよい処理を行
なうことが可能になる。

【００３６】ビット・マップは、物理的シリンダの終
端、エクステントの終端または指定のトラックに欠陥が
ある場合に利用するように選択された代替トラックの終
端の検出にも用いられる。エクステントの終端に達する
と、エラーが信号で知らされる。読取り処理時、チャネ
ル・インターフェイス・プロセッサ１９はインジケータ
１６がゼロになったことを検出すると、こうした状態に
あると感知する。シリンダの終端を検知した場合、チャ
ネル指令を満足させるにはさらに多くの読み取るべきも
のが残っているので、結果として、チャネル・トラック
・インジケータ１６及びデバイス・トラック・インジケ
ータ１７には読取り領域全体について完了するのに必要
な次の物理的シリンダに関するビット・マップがロード
される。代替トラックの終端に達すると、インジケータ
１６及び１７はゼロになる。この時点で、残りのトラッ
クまたはアクセスされるべき指定のシリンダを示すため
に２つのインジケータはリセットされる。デバイスのア
ームが再位置決めされる。

【００３７】書込み処理の場合、デバイス・インターフ
ェイス・プロセッサ２０が後続プロセスであり、従って
物理的シリンダの終端の検知がデバイス・プロセッサ２
０の機能である点を除いて上記と同じである。従って、
インジケータ１７がゼロになると、次の後続するインデ
ックスにおいて、デバイス・インターフェイス・プロセ
ッサ２０はシリンダの終端を知らせ、インジケータ１６
及び１７に次の物理的シリンダに関するビット・マップ
がロードされるようにする。

【００３８】デバイス・トラック・インジケータ１７が
次のトラックについてデバイス・プロセッサ２０に通知
するが、スイッチしてはならない３つの状態がある。こ
れらの状態に対しては、ヘッド・スイッチ禁止信号がセ
ットされる。これらの状態の１つは、チャネル・インタ
ーフェイス・プロセッサ１９及びデバイス・インターフ
ェイス・プロセッサ２０が同じレコードを処理している
場合、すなわち、同期している場合に生じる。チャネル
・プロセッサ１９がスイッチを所望しない限り、性能を
考慮して、スイッチが命じられることはない。

【００３９】スイッチを禁止する第２の状態は、デバイ
ス・プロセッサ２０が最初のＣＣＷによって必要とされ
るレコードを探索している場合に生じる。所望のレコー
ドがレコード３で、デバイスがたまたまレコード４を処
理している場合、デバイスはレコード３に到達するまで
ずっと回転を続けなければならない。デバイスが探索し
ている間、トラックのスイッチは禁止される。

【００４０】第３の状態はロール・モード、すなわち、
指令が直ちに読取りまたは書込みを開始し後続する全て
のレコードをロールすることである場合に関するもので
ある。読取りまたは書込み処理が直ちに開始されそのト
ラックについて完了するまでは、スイッチが許可されな
い。

【００４１】別の方法で制御装置によって予め実施され
た各種機能においてインジケータ１６及び１７を有効に
用いることが可能である。例えば、エクステント定義命
令はエクステントとしてトラック５〜８を定義すること
ができる。次に、これらのトラックを表わしたビットを
インジケータ１６及び１７にセットして他のトラックが
処理に用いられないようにすることができる。

【００４２】

【発明の効果】本発明によれば、ＤＡＳＤの非同期制御
を効率よく行うことができる。即ち、ビット・マップを
用いることによって、チャネル・インターフェイス・プ
ロセッサとデバイス・インターフェイス・プロセッサは
互いに通信することが可能になり、従って、データ転送
を効率よく管理することができる。また、プロセッサは
チャネルがどこでデータを受け取り、どこでホストに送
り返すか考慮せずに、情報がＤＡＳＤから検索されデー
タ・バッファに納められるのと同じ速度で処理すること
が可能になる。

【図面の簡単な説明】

【図１】本発明を利用したデータ処理システムの略ブロ
ック図である。

【図２】図１の初期設定バッファに含まれる制御情報を
示す図である。

【図３】図１のチャネル・トラック・インジケータを示
す図である。

【図４】図１のデバイス・トラック・インジケータを示
す図である。

【符号の説明】

１０．ホスト・プロセッサ １１．チャネル １２．制御装置 １３．ＤＡＳＤ １４．制御記憶装置 １５．初期設定バッファ １６．チャネル・トラック・インジケータ １７．デバイス・トラック・インジケータ １８．データ・バッファ １９．チャネル・インターフェイス・プロセッサ ２０．デバイス・インターフェイス・プロセッサ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】デバイス・インターフェイス・プロセッ
   サ、ＤＡＳＤデバイス、チャネル・インターフェイス・
   プロセッサ及び制御記憶装置を有し、ホスト・プロセッ
   サとチャネルを介して接続されたＤＡＳＤ周辺データ記
   憶サブシステムであって、前記デバイス・インターフェ
   イス・プロセッサが前記チャネル・インターフェイス・
   プロセッサからの異なるＤＡＳＤレコード・トラックの
   レコードを処理するごとき前記サブシステムを作動する
   方法であって、 前記ＤＡＳＤデバイス上の物理的トラックとは幾何学的
   に無関係な前記ＤＡＳＤデバイス上の論理的トラックを
   アクセスする順序を定める信号を前記ホスト・プロセッ
   サから前記チャネルを介して前記サブシステムで受け取
   るステップと、 前記論理的トラックの順序に従って、前記ＤＡＳＤデバ
   イス上の物理的トラックが前記チャネル・インターフェ
   イス・プロセッサにより処理されるべき順序を示す第１
   のビット・マップを構築するステップと、 前記論理的トラックの順序に従って、前記ＤＡＳＤデバ
   イス上の物理的トラックが前記デバイス・インターフェ
   イス・プロセッサにより処理されるべき順序を示す第２
   のビット・マップを構築するステップと、 前 記デバイス・インターフェイス・プロセッサと前記チ
   ャネル・インターフェイス・プロセッサが前記第１及び
   第２のビット・マップを使用して前記物理的トラック上
   のデータを独立してアクセスしつつ前記第１及び第２の
   ビット・マップを変更して前記チャネルと前記ＤＡＳＤ
   デバイスの間で非同期的な通信を達成するステップとよ
   りなることを特徴とするＤＡＳＤ周辺データ記憶サブシ
   ステムの作動方法。
2. 【請求項２】前記チャネル・インターフェイス・プロセ
   ッサがトラックの終端状態を検知すると、該トラックを
   表す前記第１のビット・マップ内のビットをリセットす
   るステップと、 前記第１のビット・マップで示される順序で前記チャネ
   ル・インターフェイス・プロセッサを次のトラックにス
   イッチするステップと、 を更に含む、請求項１に記載のＤＡＳＤ周辺データ記憶
   サブシステムの作動方法。
3. 【請求項３】前記デバイス・インターフェイス・プロセ
   ッサがトラックの終端状態を検知すると、前記第２のビ
   ット・マップで示される順序で前記デバイスを次のトラ
   ックにスイッチするステップと、 該次のトラックを表す前記第２のビット・マップ内のビ
   ットをリセットするステップと、 を更に含む、請求項１に記載のＤＡＳＤ周辺データ記憶
   サブシステムの作動方法。
4. 【請求項４】ＤＡＳＤ周辺データ記憶サブシステムに対
   する装置であって、 複数の物理的レコード・トラックを有するＤＡＳＤデバ
   イスと、 前記レコード・トラックへのアクセスを制御するために
   接続されたデバイス・インターフェイス・プロセッサ
   と、 前記デバイス・インターフェイス・プロセッサに接続さ
   れ、前記レコード・トラックと幾何学的に無関係である
   論理トラックが処理中にアクセスされるべき順序を定め
   る信号を含む初期化手段を有する制御記憶装置と、前記制御記憶装置に接続され、チャネルへの及び該チャ
   ネルからのデータの転送を制御するチャネル・インター
   フェイス・プロセッサと、 前記初期化手段に含まれる前記信号に従って 前記制御記
   憶装置中に構築され、前記論理的トラック内に含まれる
   レコードにアクセスするために非順次を含む一連のレコ
   ード・トラックの各々からまたは該レコード・トラック
   に転送されるべきレコードに前記チャネル・インターフ
   ェイス・プロセッサがアクセスする際のレコード・トラ
   ック順序を保持する第１のビット・マップ手段と、 前記初期化手段に含まれる前記信号に従って 前記制御記
   憶装置中に構築され、前記論理的トラック内に含まれる
   レコードにアクセスするために非順次を含む一連のレコ
   ード・トラックに前記デバイス・インターフェイス・プ
   ロセッサがアクセスする際のレコード・トラック順序を
   保持する第２のビット・マップ手段と、よりなる装置。