KR920004992A - 비동기 직접 액세스 기억장치 제어방법 및 그 시스템 - Google Patents

비동기 직접 액세스 기억장치 제어방법 및 그 시스템 Download PDF

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토마스 벤헤즈 마이클
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하워드 지. 피거로아
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Abstract

내용 없음.

Description

비동기 직접 액세스 기억장치 제어방법 및 그 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 사용하는 데이타 처리시스템에 대한 간단한 블럭도.
제2도는 제1도에 도시한 이니셜라이징 버퍼에 들어있는 제어장보.
제 3 도는 제 1 도에 도시 한 채널트랙 표시기.

Claims (5)

  1. 디바이스 인터페이스 프로세서(20)와, 직접액세스 기억장치(DASD)(13)와, 채널 인터페이스 프로세서(19)와, 제어 기억부(control storage)(14) 및 채널(14)을 포함하는 직접 액세스 기억장치 제어시스템을 작동하는(operating) 방법에 있어서(여기서 상기 디바이스 인터페이스 프로세서(20)는 상기 채널 인더페이스프로세서(19)가 접근하고 있는 DASD 트랙 레코드와 다른 DASD 트랙 레코드에 접근할 수 있으며, 상기채널(11)은 상기 DASD 제어시스템과 호스트 프로세서(10)를 연결해 준다), 상기 DASD의 물리적 트랙들의 배치와 무관한(geometrically independent) 상기 DASD의 논리적 트랙들에 접근할 순서(sequence)를 정의하는 신호를 상기 호스트 프로세서(10)로부터 상기 DASD 제어시스템에 전송하는 단계와, 상기 디바이스 인터페이스 프로세서(20)가 상기 DASD의 물리적 트랙들에 접근할 순서를 나타내는 제1트랙 표시 비트맵(a first track indicating bit map)을 생성하는 단계와, 상기 채널 인터페이스 프로세서(19)가 물리적트랙들에 기억되어 있는 데이타에 접근할 순서를 나타내는 제2트랙 표시 비트맵(a second track indicating bit map)을 생성하는단계로 구성하여, 상기 디바이스 인터페이스 프로세서(20) 및 상기 채널인터페이스 프로세서(19)들이 서로 효율적으로 통신할 수 있도록 상기 디바이스 인터페이스 프로세서(20)및 상기 채널 인터페이스 프로세서(19)들이 상기 DASD 제어 시스템 작동중에 상기 트랙들을 감시하고 변경할 수 있도록 한것에 특징이 있는 비동기 직접 액세스 기억장치 제어방법.
  2. 제1항에 있어서, 상기 채널 인터페이스 프로세서(19)가 트랙의 끝임을 나타내는 조건(an ena of track condition)을 감지할때 상기 트랙을 나타내는 상기 두번째 비트맵을 리세트시키는 단계와, 상기 제2의 비트맵이 표시하는 순서에서 다음 차례의 트랙으로 상기 채널 인터페이스 프로세서(19)를 스위치하는 단계를 포함하도록 한 것에 특징이 있는 비동기 직접 액세스 기억장치 제어방법.
  3. 제1항에 있어서, 상기 디바이스 인터페이스 프로세서(20)가 트랙의 끝임을 나타내는 조전을 감지할때 상기 제1의 비트맵이 표시하는 순서에서 다음 차례의 트랙으로 상기 디바이스 인터페이스 프로세서(20)를 스위치하는 단계와, 상기 제1의 비트맵 내의 다음 차례의 트랙을 나타내는 비트를 리세트시키는 단계를 포함하도록 한 것에 특징이 있는 비동기 직접 액세스 기억장치 제어방법.
  4. 제3항에 있어서, 상기 채널 인터페이스 프로세서(19)가 원하지 않는 트랙상에서 상기 디바이스 인터페이스 프로세서(20)가 동작되고 있는 경우 상기 제2의 비트맵으로 상기 제1의 비트맵을 변경(overlay)시켜서 상기 디바이스 인터페이스 프로세서(20)를 스위치하여 상기 채널 인터페이스 프로세서(19)가 원하는 트랙에서 동작할 수 있도록 하는 단계를 포함하도록 한 것에 특징이 있는 비동기 직접 액세스 기억장치 제어방법.
  5. 직접 액세스 기억장치 제어시스템에서, 다수의 레코딩 트랙들을 구비한 DASD(19)와, 상기 레코딩 트랙들에 대한 액세스를 제어하기 위한 디바이스 인터페이스 프로세서(20)와; 상기 디바이스 인터페이스프로세서(20)에 연결되고, 상기 레코딩 트랙들의 기하학적 배치와 무관한(geometrically independent) 상기 DASD(13)의 논리적 트랙들(logical tracks)이 상기 시스템의 작동중에 액세스될 순서(sequence)를 포함하는 이니셜라이징 수단(15)을 포함하는 제어기억부(control storage)(14)와; 상기 제어기억부(14)내에 포함되고, 상기 디바이스 인터페이스 프로세서가 레코딩 트랙들(이 레코딩 트랙들은 서로 인접하지 않을 수도 있다)에 연속적으로 액세스하는데 있어서 액세스 순서(sequence)를 설정하기 위하여 사용되는 제1의 표시수단(a first indicating means)과; 채널에 데이타를 전송하거나 채널로부터 데이타를 전송받는 것을 제어하기 위하여 상기 제어 기억부(14)에 접속된 채널 인터페이스 프로세서(19)와; 상기 제어 기억부(14)내에 포함되고, 상기 채널 인터페이스 프로세서(19)가 레코딩 트랙들(이 레고팅 트랙들은 서로 인접하지 않을 수도 있다) 각각에 전송되거나 혹은 레고팅 트랙들 각각으로부터 액세스하는 순서를 전송받을 데이타에 연속으로 액세스 하는데 있어서 레고팅 트랙 액세스 순서를 설정하기 위해 사용되는 제2의 표시수단(a second indicating means)으로 구성된 것을 특징으로 하는 비동기 직접 액세스 기억장치 제어시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910012115A 1990-08-31 1991-07-16 비동기 직접 액세스 기억장치 제어방법 및 그 시스템 KR950004214B1 (ko)

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