JPH07107922B2 - サ−デイプ型半導体装置 - Google Patents
サ−デイプ型半導体装置Info
- Publication number
- JPH07107922B2 JPH07107922B2 JP62111915A JP11191587A JPH07107922B2 JP H07107922 B2 JPH07107922 B2 JP H07107922B2 JP 62111915 A JP62111915 A JP 62111915A JP 11191587 A JP11191587 A JP 11191587A JP H07107922 B2 JPH07107922 B2 JP H07107922B2
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- JP
- Japan
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- semiconductor
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- semiconductor element
- semiconductor device
- lead
- Prior art date
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、サーデイプ型パツケージの半導体装置、特に
半導体素子の、リードフレームに対する関係位置が、高
精度に要求される半導体装置に関する。
半導体素子の、リードフレームに対する関係位置が、高
精度に要求される半導体装置に関する。
従来のサーデイプ型パツケージの半導体装置の製造につ
いて、第３図を参照して説明する。セラミツク基板３
は、その周縁上にガラス（低融点ガラス）２を介して、
リードフレーム１が融着されている。このセラミツク基
板３の中央部上に、半導体素子４をダイボンデイングし
た後、半導体素子４の電極バツド６と、リードフレーム
１の内部先端部（以下、内部リードという）1bとをワイ
ヤボンデイングにより金属細線５で接続する。次に第４
図に示すようにあらかじめガラスシールされたセラミツ
クキヤツプ７をセラミツク基板３と加圧成形法により封
止する。
いて、第３図を参照して説明する。セラミツク基板３
は、その周縁上にガラス（低融点ガラス）２を介して、
リードフレーム１が融着されている。このセラミツク基
板３の中央部上に、半導体素子４をダイボンデイングし
た後、半導体素子４の電極バツド６と、リードフレーム
１の内部先端部（以下、内部リードという）1bとをワイ
ヤボンデイングにより金属細線５で接続する。次に第４
図に示すようにあらかじめガラスシールされたセラミツ
クキヤツプ７をセラミツク基板３と加圧成形法により封
止する。
上述した従来のサーデイプ型半導体装置では、半導体素
子のセラミツク基板への固定は、リードフレームの位置
とは無関係にセラミツク基板の外形を利用して位置決め
されていた。一方、リニアセンサのように半導体素子の
セラミツク基板への固定位置精度がセラミツク基板より
もリードフレームを基準として、±50μｍ以下を要求さ
れるものがあるが、従来法でのリードフレームと半導体
素子の相対位置は約±200μｍとなるので上記要求値を
満足することができない欠点があつた。
子のセラミツク基板への固定は、リードフレームの位置
とは無関係にセラミツク基板の外形を利用して位置決め
されていた。一方、リニアセンサのように半導体素子の
セラミツク基板への固定位置精度がセラミツク基板より
もリードフレームを基準として、±50μｍ以下を要求さ
れるものがあるが、従来法でのリードフレームと半導体
素子の相対位置は約±200μｍとなるので上記要求値を
満足することができない欠点があつた。
本発明の目的は、上記の欠点を除去し、半導体素子のリ
ードフレームに対する相対位置の精度を高めることので
きる半導体装置を提供することにある。
ードフレームに対する相対位置の精度を高めることので
きる半導体装置を提供することにある。
本発明のサーデイプ型パッケージの半導体装置は、リー
ドフレームの複数の内部のリードのうち、少なくとも２
つの内部リードが、それから分岐し、セラミック基板上
の所定の位置に配置された位置指定リードをそれぞれ有
し、半導体素子は、当該半導体素子に付与された少なく
とも２つの位置表示マークまたは半導体素子の４辺の側
辺のうちの少なくとも２つの側辺の延長線の各々と前記
少なくとも２つの位置指定リードの各々とを突き合わす
ようにしてマウントされてなることを特徴とする。
ドフレームの複数の内部のリードのうち、少なくとも２
つの内部リードが、それから分岐し、セラミック基板上
の所定の位置に配置された位置指定リードをそれぞれ有
し、半導体素子は、当該半導体素子に付与された少なく
とも２つの位置表示マークまたは半導体素子の４辺の側
辺のうちの少なくとも２つの側辺の延長線の各々と前記
少なくとも２つの位置指定リードの各々とを突き合わす
ようにしてマウントされてなることを特徴とする。
こゝで内部リードとは、リードフレームの内部先端部で
あつて、パツケージ内に含まれる部分をいう。
あつて、パツケージ内に含まれる部分をいう。
内部リードから分岐された位置指定リードの位置は半導
体素子をダイボンデイングする際の基準であるから、半
導体素子は製品としてのリード位置に対し精確に位置づ
けられる。位置指定リードの個数，その配置位置，形状
等は、実施例に示すように適宜定められる。
体素子をダイボンデイングする際の基準であるから、半
導体素子は製品としてのリード位置に対し精確に位置づ
けられる。位置指定リードの個数，その配置位置，形状
等は、実施例に示すように適宜定められる。
以下、本発明の実施例につき図面を参照して説明する。
第１実施例は、半導体素子にも位置表示マークを付し、
このマークと位置指定リードとの位置合わせを行なうも
のである。第１図の平面図に示すように、リードフレー
ム１は側辺の対向位置にある内部リード11,12,13,14が
それぞれ分岐した位置指定リード11a,12a,13a,14aをも
つ。半導体素子４は側辺の４個所に位置マーク4aをも
つ。位置表示マーク4a,および位置指定リード11a〜14a
の先端はともにくさび形になつているので、両者の先端
を合わすようにして、半導体素子４をセラミツク基板３
にダイボンデイングして固定する。リードフレーム１は
セラミツク基板３にあらかじめ固定されているから、リ
ードフレーム１に対する半導体素子の相対位置精度は従
来の±200μｍから±50μｍまで高めることができる。
ダイボンデイング後、金属細線５による、ワイヤボンデ
ングをなし、セラミツクキヤツプを封止することにより
サーデイブ形半導体装置が形成される。
第１実施例は、半導体素子にも位置表示マークを付し、
このマークと位置指定リードとの位置合わせを行なうも
のである。第１図の平面図に示すように、リードフレー
ム１は側辺の対向位置にある内部リード11,12,13,14が
それぞれ分岐した位置指定リード11a,12a,13a,14aをも
つ。半導体素子４は側辺の４個所に位置マーク4aをも
つ。位置表示マーク4a,および位置指定リード11a〜14a
の先端はともにくさび形になつているので、両者の先端
を合わすようにして、半導体素子４をセラミツク基板３
にダイボンデイングして固定する。リードフレーム１は
セラミツク基板３にあらかじめ固定されているから、リ
ードフレーム１に対する半導体素子の相対位置精度は従
来の±200μｍから±50μｍまで高めることができる。
ダイボンデイング後、金属細線５による、ワイヤボンデ
ングをなし、セラミツクキヤツプを封止することにより
サーデイブ形半導体装置が形成される。
次に、第２実施例につき、第２図を参照して説明する。
この例では、４隅にある内部リード15〜18がそれぞれ分
岐した位置指定リード15a〜18aを有し、半導体素子４の
側辺を図中の点線で示すように、縦・横方向に合わせる
ようにしている。
この例では、４隅にある内部リード15〜18がそれぞれ分
岐した位置指定リード15a〜18aを有し、半導体素子４の
側辺を図中の点線で示すように、縦・横方向に合わせる
ようにしている。
なお、この実施例では、位置指定リード15a〜18aも、金
属細線５によつて、電極バツドに接続し、各部のリード
本数を増大させない利点もある。ただし、位置指定リー
ド15a〜18aが接続される電極パツドは分岐もとの内部リ
ードが接続される電極パツドと同一性質のものであるこ
とはいうまでもない。
属細線５によつて、電極バツドに接続し、各部のリード
本数を増大させない利点もある。ただし、位置指定リー
ド15a〜18aが接続される電極パツドは分岐もとの内部リ
ードが接続される電極パツドと同一性質のものであるこ
とはいうまでもない。
以上説明したように、本発明はサーデイブ型半導体装置
において、リードフレームの内部リードに分岐した位置
指定リードを、複数個設け、この位置指定リードを基準
として、半導体素子をセラミツク基板にダイマウントす
ることにより、半導体装置の外部リードに対して、半導
体素子の位置を精確に定めることができる。したがつ
て、リニアセンサのように、上記位置精度の要求が厳し
い半導体装置に対して好適である。
において、リードフレームの内部リードに分岐した位置
指定リードを、複数個設け、この位置指定リードを基準
として、半導体素子をセラミツク基板にダイマウントす
ることにより、半導体装置の外部リードに対して、半導
体素子の位置を精確に定めることができる。したがつ
て、リニアセンサのように、上記位置精度の要求が厳し
い半導体装置に対して好適である。
第１図、第２図は本発明の実施例の平面図、第３図は従
来例のサーデイプ型半導体装置のセラミツクキヤツプ封
止前の斜視図、第４図は従来例の封止後の断面図であ
る。 １……リードフレーム、２……ガラス、 ３……セラミツク基板、４……半導体素子、 4a……位置表示マーク、 11〜18……内部リード、 11a〜18a……位置指定リード。
来例のサーデイプ型半導体装置のセラミツクキヤツプ封
止前の斜視図、第４図は従来例の封止後の断面図であ
る。 １……リードフレーム、２……ガラス、 ３……セラミツク基板、４……半導体素子、 4a……位置表示マーク、 11〜18……内部リード、 11a〜18a……位置指定リード。
Claims (1)
- 【請求項１】サーデイプ型パッケージの半導体装置にお
いて、リードフレームの複数の内部リードのうち、少な
くとも２つの内部リードが、それから分岐し、セラミッ
ク基板上の所定の位置に配置された位置指定リードをそ
れぞれ有し、半導体素子は、当該半導体素子に付与され
た少なくとも２つの位置表示マークまたは当該半導体素
子の４辺の側辺のうちの少なくとも２つの側辺の延長線
の各々と前記少なくとも２つの位置指定リードの各々と
を突き合わすようにしてマウントされてなることを特徴
とするサーデイプ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111915A JPH07107922B2 (ja) | 1987-05-08 | 1987-05-08 | サ−デイプ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111915A JPH07107922B2 (ja) | 1987-05-08 | 1987-05-08 | サ−デイプ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276255A JPS63276255A (ja) | 1988-11-14 |
| JPH07107922B2 true JPH07107922B2 (ja) | 1995-11-15 |
Family
ID=14573305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62111915A Expired - Lifetime JPH07107922B2 (ja) | 1987-05-08 | 1987-05-08 | サ−デイプ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107922B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4979016A (en) * | 1988-05-16 | 1990-12-18 | Dallas Semiconductor Corporation | Split lead package |
-
1987
- 1987-05-08 JP JP62111915A patent/JPH07107922B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63276255A (ja) | 1988-11-14 |
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