JPH02110961A - 半導体素子のリードフレーム構造及びその製法 - Google Patents
半導体素子のリードフレーム構造及びその製法Info
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- JPH02110961A JPH02110961A JP26357988A JP26357988A JPH02110961A JP H02110961 A JPH02110961 A JP H02110961A JP 26357988 A JP26357988 A JP 26357988A JP 26357988 A JP26357988 A JP 26357988A JP H02110961 A JPH02110961 A JP H02110961A
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Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体素子のリードフレーム構造及びそれを
製造する方法に関するものである。
製造する方法に関するものである。
（従来の技術）
現在、２５６にバイト以下のメモリー素子のパッケージ
ング形態は、Ｄ Ｉ Ｐ （Ｄｕａｌ １ｎ−１ｉｎｅ
ｐａｃｋａｇｅ ）及びＳ ＯＪ （Ｓｍａｌｌ ｏ
ｕｔｌｉｎｅ Ｊ−１ｅａｄ ｐａｃｋａｇｅ）が主流
である。
ング形態は、Ｄ Ｉ Ｐ （Ｄｕａｌ １ｎ−１ｉｎｅ
ｐａｃｋａｇｅ ）及びＳ ＯＪ （Ｓｍａｌｌ ｏ
ｕｔｌｉｎｅ Ｊ−１ｅａｄ ｐａｃｋａｇｅ）が主流
である。
（発明が解決しようとする課Ｈ）
しかしながら、従来のリードフレームで３００ミルＤＩ
ＲやＳＯＪを用いたのでは、１Ｍバイトを越える大容量
メモリー素子を作成する場合に、チップ横のモールド領
域が狭いため、その中でリードを引き回すことが困難で
ある。
ＲやＳＯＪを用いたのでは、１Ｍバイトを越える大容量
メモリー素子を作成する場合に、チップ横のモールド領
域が狭いため、その中でリードを引き回すことが困難で
ある。
しかも、リード長を長く引き廻すことができないため、
水侵入等の耐湿性の問題もある。
水侵入等の耐湿性の問題もある。
従って、本発明の目的は、以上の技術的課題を解決し、
３００ミル規格でもパッケージングできるリードフレー
ム構造とその製法を提供することにある。
３００ミル規格でもパッケージングできるリードフレー
ム構造とその製法を提供することにある。
（課題を解決するための手段）
以上の目的を達成するために、ダイ・パッド部とリード
部とが一体に形成された半導体素子のり一ドフレームに
おいて、リード部先端がダイ・パ・ソド部の周縁と同じ
かもしくはそれよりも内側に来るようにして半導体素子
のリードフレーム構造を構成した。
部とが一体に形成された半導体素子のり一ドフレームに
おいて、リード部先端がダイ・パ・ソド部の周縁と同じ
かもしくはそれよりも内側に来るようにして半導体素子
のリードフレーム構造を構成した。
そして、かかるリードフレーム構造の製法としてリード
フレームのアウターリードと直交するフレーム部分をプ
レス成形する方法を構成した。
フレームのアウターリードと直交するフレーム部分をプ
レス成形する方法を構成した。
（作用）
リードフレームのアウターリードと直交するフレーム部
分をプレス成形すると、フレーム部分が短くなってリー
ド部先端が中央に寄せられる。
分をプレス成形すると、フレーム部分が短くなってリー
ド部先端が中央に寄せられる。
そして、リード部先端がダイ・パッド部の周縁と同じか
もしくはそれよりも内側になるように構成された本発明
のリードフレームは、チップ横のモールド領域でリード
部を引き回してリード長さを長くすることができる。
もしくはそれよりも内側になるように構成された本発明
のリードフレームは、チップ横のモールド領域でリード
部を引き回してリード長さを長くすることができる。
また、モールド領域での封止も充分になる。
（実施例）
以下本発明の詳細な説明する。
なお、半導体素子（ペレット）の−例としてメモリー素
子（ＤＲＡＭ）を用いて説明するが、本発明はこれに限
定されるものではなく、その他の半導体素子についても
同様に実施できるものである。
子（ＤＲＡＭ）を用いて説明するが、本発明はこれに限
定されるものではなく、その他の半導体素子についても
同様に実施できるものである。
第４図は、種々（１６に〜ＩＭバイト）の容量のメモリ
ー素子（ａ）を示しており、（ａｌ）はチップ、（ａｌ
）はモールドである９ かかるメモリー素子（ａ）にあっては、パッケージサイ
ズが標準化されているためにパッケージ１ｉ（ｄｚ）は
容量によらず一定である。
ー素子（ａ）を示しており、（ａｌ）はチップ、（ａｌ
）はモールドである９ かかるメモリー素子（ａ）にあっては、パッケージサイ
ズが標準化されているためにパッケージ１ｉ（ｄｚ）は
容量によらず一定である。
従って、メモリー容量が増加するとチップ幅（ｄ□）が
大きくなり、チップ（ａｌ）の周りを封止するモールド
（ａｌ）領域の幅（（ｄ２−ｄｉ）／２ ）は狭くなる
。
大きくなり、チップ（ａｌ）の周りを封止するモールド
（ａｌ）領域の幅（（ｄ２−ｄｉ）／２ ）は狭くなる
。
第３図は、以上のようなメモリー素子（ａ）を構成する
のに、従来使用されているリードフレーム（ｌＯ）の原
形を示している。
のに、従来使用されているリードフレーム（ｌＯ）の原
形を示している。
（１１）はフレーム（１０）の下方にオフセットされた
ダイ・バット部、（１２）・・・はり−ド部、（１３）
アウターリード部、（１４）はアウターリード部（１３
）と直交するフレーム部（ダムバ一部）、（１５）はこ
れらダイ・バット部（１１）やリード部（１２）などを
枠体（１６）に支持している接合部である。
ダイ・バット部、（１２）・・・はり−ド部、（１３）
アウターリード部、（１４）はアウターリード部（１３
）と直交するフレーム部（ダムバ一部）、（１５）はこ
れらダイ・バット部（１１）やリード部（１２）などを
枠体（１６）に支持している接合部である。
かかるリードフレーム（１０）は、４２アロイ、銅など
の基材を用いてケミカルエツチング、プレス加工等の手
段によって一体的に形成したものである。
の基材を用いてケミカルエツチング、プレス加工等の手
段によって一体的に形成したものである。
このように形成されたリードフレーム（１０）にあって
は、平面視において、ダイ・バット部（１１）の周縁（
ｌｌａ）とリード部（１２）の先端（１２ａ）との間に
、フレームと同程度の厚さ（０，２ｍｍ前ｆ＆）の間隙
が形成されている。
は、平面視において、ダイ・バット部（１１）の周縁（
ｌｌａ）とリード部（１２）の先端（１２ａ）との間に
、フレームと同程度の厚さ（０，２ｍｍ前ｆ＆）の間隙
が形成されている。
以上のようなものにあっては、１Ｍバイトを越えるよう
な大容蓋のメモリー素子を作成すると、チップ（ａｌ）
横のモールド（ａｌ）領域内でのリード長が短くなるた
め、リード部（１２）の抜けが発生しやすくなる問題が
ある。
な大容蓋のメモリー素子を作成すると、チップ（ａｌ）
横のモールド（ａｌ）領域内でのリード長が短くなるた
め、リード部（１２）の抜けが発生しやすくなる問題が
ある。
また、モールド（ａｌ）領域での封止が充分でなく、水
が侵入する等の間組もある。
が侵入する等の間組もある。
そこで本発明は、リード部先端がダイ・パッド部の周縁
と同じかもしくはそれよりも内側に来るようにして半導
体素子のリードフレーム構造を構成することにより、モ
ールド領域におけるリード長を長くとれるようにしたも
のである。
と同じかもしくはそれよりも内側に来るようにして半導
体素子のリードフレーム構造を構成することにより、モ
ールド領域におけるリード長を長くとれるようにしたも
のである。
第１図は、本発明にかかるリードフレーム（１）を示し
ている。
ている。
このリードフレーム（１）は、金型等でダムバ一部（１
４）にプレス成形して凹所（２）を設けたものであるが
、その他の部分は先に第３図を基にして説明したリード
フレーム（１ｏ）と変わらないものであって、（１１）
はダイ・バット部、（１２）・・・はリード部、（１３
）アウターリード部、（１５）は接合部である。
４）にプレス成形して凹所（２）を設けたものであるが
、その他の部分は先に第３図を基にして説明したリード
フレーム（１ｏ）と変わらないものであって、（１１）
はダイ・バット部、（１２）・・・はリード部、（１３
）アウターリード部、（１５）は接合部である。
このリードフレーム（１）は、凹所（２）によってダム
バ一部（１４）が短縮された分だけ、リード部（１２）
が内側に入り込んでおり、その先端（１２ａ）がダイ・
バット部（１１）の周縁（１１ａ）と平面視で同じ位置
に来ている。
バ一部（１４）が短縮された分だけ、リード部（１２）
が内側に入り込んでおり、その先端（１２ａ）がダイ・
バット部（１１）の周縁（１１ａ）と平面視で同じ位置
に来ている。
第２図（イノは、本発明にかかるリードフレーム（１）
のダイ・バット部（１１）にＳｉチップ（３）をボンデ
ィングした場合の一部平面図であり、同図（口がよ、従
来例にかかるリードフレーム（ｌＯ）のダイ・バット部
（１１）にＳｉチップ（３）をボンディングした場合の
一部平面図である。
のダイ・バット部（１１）にＳｉチップ（３）をボンデ
ィングした場合の一部平面図であり、同図（口がよ、従
来例にかかるリードフレーム（ｌＯ）のダイ・バット部
（１１）にＳｉチップ（３）をボンディングした場合の
一部平面図である。
鎖線（４）で囲まれた部分は、メモリー素子（ａ）を構
成する際に樹脂モールドされる領域のエツジラインを示
している。
成する際に樹脂モールドされる領域のエツジラインを示
している。
メモリー素子（ａ）のパッケージサイズが標準（３００
ミル）化されているため、パッケージ幅（ｄｌ）は何れ
も同じ大きさであって、本発明にかかるリードフレーム
（１）を用いたメモリー素子（ａ）と従来例にかかるリ
ードフレーム（１０）を用いたメモリー素子（ａ）にお
いて、ダイ・バット部（１１）の周縁（ｌｌａ）から樹
脂モールド領域のエツジライン（４）までの距Ｍ （（
ｄｌ−ｄｉ）／２）は同じである。
ミル）化されているため、パッケージ幅（ｄｌ）は何れ
も同じ大きさであって、本発明にかかるリードフレーム
（１）を用いたメモリー素子（ａ）と従来例にかかるリ
ードフレーム（１０）を用いたメモリー素子（ａ）にお
いて、ダイ・バット部（１１）の周縁（ｌｌａ）から樹
脂モールド領域のエツジライン（４）までの距Ｍ （（
ｄｌ−ｄｉ）／２）は同じである。
従って、ダムバ一部（１４）が短い分だけ、本発明リー
ドフレーム（１）を用いたメモリー素子（ａ）の方が、
チップ横のモールド領域内でのリード長さが長くなって
いる。
ドフレーム（１）を用いたメモリー素子（ａ）の方が、
チップ横のモールド領域内でのリード長さが長くなって
いる。
以上のように構成された本発明リードフレーム（１）に
あっては、ボンディングした際にチップ（３）槓のモー
ルド領域内でリード部（１２）をしっかりと保持するこ
とができる。
あっては、ボンディングした際にチップ（３）槓のモー
ルド領域内でリード部（１２）をしっかりと保持するこ
とができる。
また、モールド領域での封止も確実になる。
しかも、リード部先端（１２ａ）がＳｉチップ（３）上
のボンディングバット（５）の近くまできているため、
ワイヤー（６）・・・も短くてすむことになる。
のボンディングバット（５）の近くまできているため、
ワイヤー（６）・・・も短くてすむことになる。
なお実施例では、リード部先端とダイ・バット部の周縁
が接する程度のものにおいて説明したが、リードフレー
ムを形成するときのダイ・バット部のプレスの程度によ
り、ダイ・パッド部とリード部とのオフセットを利用す
れば、リード部先端をダイ・バット部の周縁よりも内側
に移動させることもできる。
が接する程度のものにおいて説明したが、リードフレー
ムを形成するときのダイ・バット部のプレスの程度によ
り、ダイ・パッド部とリード部とのオフセットを利用す
れば、リード部先端をダイ・バット部の周縁よりも内側
に移動させることもできる。
また、ダムバ一部にプレス成形される凹所は必ずしも４
箇所とする必要はなく、リード部が内側に移動し得る位
置であれば何れの位置に設けても良いし、凹所の変わり
にダムバ一部に凸部を設けるようにしても艮い。
箇所とする必要はなく、リード部が内側に移動し得る位
置であれば何れの位置に設けても良いし、凹所の変わり
にダムバ一部に凸部を設けるようにしても艮い。
（発明の効果）
以上いずれにしても、本発明によればチップ横のモール
ド領域を大きくとれるので、インナーリードの引き回し
が容易になり、リードフレーム形状の設計の自由度が増
す。
ド領域を大きくとれるので、インナーリードの引き回し
が容易になり、リードフレーム形状の設計の自由度が増
す。
また、モールド領域内でのリード長さをより長く設ける
ことができるため、モールド領域内でリード部をしっか
りと保持して、リードの抜けを防止すると共に、モール
ド領域での封止も確実になって、製品の信頼性が向上す
る。
ことができるため、モールド領域内でリード部をしっか
りと保持して、リードの抜けを防止すると共に、モール
ド領域での封止も確実になって、製品の信頼性が向上す
る。
しかも、リード部先端とチップ上のボンディングバット
との距離が短縮されるため、ワイヤーも短くてすみ、ト
ランスファーモールド時におけるワイヤーエツジショー
トなどのトラブルを回避できるという特徴がある。
との距離が短縮されるため、ワイヤーも短くてすみ、ト
ランスファーモールド時におけるワイヤーエツジショー
トなどのトラブルを回避できるという特徴がある。
第１図（−（）は、本発明にかかるリードフレームの平
面図、 同図（口片よ、（イ）図の線分ａ−ａ’における縦断面
図、同図（へンは、（イ）図の線分ｂ−ｂ’における縦
断面図、第２図は、チップがボンディングされたリード
フレームの一部平面図であって、（イ）は本発明のもの
、（ロンは従来例のもの、 第３図（イ）は、従来例にかかるリードフレームの平面
図、 同欧口）は、〔拘図の線分ｃ−ｃ’における縦断面図、
第４図（イＸロＸ／Ｖ二）は、それぞれ容量が１６にバ
イト、６４にバイト、２５６にバイト、１Ｍバイトであ
るメモリー素子の平面図をそれぞれ表す。 ａ・・・メモリー素子 ａ １−−−チップ ａ２・・・モールド ｄｌ・・・チップ幅 ｄｌ・・・パッケージ幅 １．１０・・・リードフレーム ２・・・凹所 ３・・・樹脂モールド領域のエツジライ４・・・ボンデ
ィングパット ５・・・ワイヤー １１・・・グイ・バット部 １１ａ・・・グイ・バット部周縁 １２・・・リード部 １２ａ・・・リード部先端 １３・・・アウターリード部 １４・・・ダムバ一部 １５・・・接合部 １６・・・枠体 ン 出 願 人 人日本印刷株式会社
面図、 同図（口片よ、（イ）図の線分ａ−ａ’における縦断面
図、同図（へンは、（イ）図の線分ｂ−ｂ’における縦
断面図、第２図は、チップがボンディングされたリード
フレームの一部平面図であって、（イ）は本発明のもの
、（ロンは従来例のもの、 第３図（イ）は、従来例にかかるリードフレームの平面
図、 同欧口）は、〔拘図の線分ｃ−ｃ’における縦断面図、
第４図（イＸロＸ／Ｖ二）は、それぞれ容量が１６にバ
イト、６４にバイト、２５６にバイト、１Ｍバイトであ
るメモリー素子の平面図をそれぞれ表す。 ａ・・・メモリー素子 ａ １−−−チップ ａ２・・・モールド ｄｌ・・・チップ幅 ｄｌ・・・パッケージ幅 １．１０・・・リードフレーム ２・・・凹所 ３・・・樹脂モールド領域のエツジライ４・・・ボンデ
ィングパット ５・・・ワイヤー １１・・・グイ・バット部 １１ａ・・・グイ・バット部周縁 １２・・・リード部 １２ａ・・・リード部先端 １３・・・アウターリード部 １４・・・ダムバ一部 １５・・・接合部 １６・・・枠体 ン 出 願 人 人日本印刷株式会社
Claims (3)
- （１）ダイ・パッド部とリード部とが一体に形成された
半導体素子のリードフレームにおいて、リード部先端が
ダイ・パッド部の周縁と同じかもしくはそれよりも内側
にあることを特徴とする半導体素子のリードフレーム構
造。 - （２）リードフレームのアウターリードと直交するフレ
ーム部分をプレス成形することを特徴とする、請求項第
１項に記載された半導体素子のリードフレームの製法。 - （３）上記プレス成形は、凹状もしくは凸状に行うこと
を特徴とする請求項第２項に記載された、半導体素子の
リードフレームの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26357988A JPH02110961A (ja) | 1988-10-19 | 1988-10-19 | 半導体素子のリードフレーム構造及びその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26357988A JPH02110961A (ja) | 1988-10-19 | 1988-10-19 | 半導体素子のリードフレーム構造及びその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02110961A true JPH02110961A (ja) | 1990-04-24 |
Family
ID=17391513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26357988A Pending JPH02110961A (ja) | 1988-10-19 | 1988-10-19 | 半導体素子のリードフレーム構造及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02110961A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0468560A (ja) * | 1990-07-10 | 1992-03-04 | Toshiba Corp | 半導体装置 |
| US5907769A (en) * | 1996-12-30 | 1999-05-25 | Micron Technology, Inc. | Leads under chip in conventional IC package |
-
1988
- 1988-10-19 JP JP26357988A patent/JPH02110961A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0468560A (ja) * | 1990-07-10 | 1992-03-04 | Toshiba Corp | 半導体装置 |
| US5907769A (en) * | 1996-12-30 | 1999-05-25 | Micron Technology, Inc. | Leads under chip in conventional IC package |
| US6130474A (en) * | 1996-12-30 | 2000-10-10 | Micron Technology, Inc. | Leads under chip IC package |
| US6271580B1 (en) | 1996-12-30 | 2001-08-07 | Micron Technology, Inc. | Leads under chip in conventional IC package |
| US6277673B1 (en) | 1996-12-30 | 2001-08-21 | Micron Technology, Inc. | Leads under chip in conventional IC package |
| US6445061B2 (en) | 1996-12-30 | 2002-09-03 | Micron Technology, Inc. | Leads under chip in conventional IC package |
| US6830961B2 (en) | 1996-12-30 | 2004-12-14 | Micron Technology, Inc. | Methods for leads under chip in conventional IC package |
| US6958528B2 (en) | 1996-12-30 | 2005-10-25 | Micron Technology, Inc. | Leads under chip IC package |
| US7084490B2 (en) | 1996-12-30 | 2006-08-01 | Micron Technology, Inc. | Leads under chip IC package |
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