JPH0697724B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0697724B2 JPH0697724B2 JP58218266A JP21826683A JPH0697724B2 JP H0697724 B2 JPH0697724 B2 JP H0697724B2 JP 58218266 A JP58218266 A JP 58218266A JP 21826683 A JP21826683 A JP 21826683A JP H0697724 B2 JPH0697724 B2 JP H0697724B2
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- JP
- Japan
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- transistor
- emitter
- current
- transistors
- wiring
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- Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路装置（以下ICと記す）に係り、
特にICに内蔵された電流増幅回路（カレントミラー回
路）が安定に作動するように構成されたものに関する。
特にICに内蔵された電流増幅回路（カレントミラー回
路）が安定に作動するように構成されたものに関する。
従来例の構成とその問題点 電流増幅回路は、たとえば差動増幅器等の負荷電流源な
どに用いられている。第１図は、一般的によく用いられ
ている作動増幅器とその負荷電流を生成する電流増幅回
路を示す。トランジスタQ1および同Q2で形成された差動
増幅器の負荷電流I0は電流源トランジスタQ3によって与
えられる。又、トランジスタQ3のコレクタ電流I0は、ト
ランジスタQ4、抵抗R1〜R3および電源電圧VCCによって
定められる。ことでトランジスタQ3と同Q4の大きさをほ
ぼ同じとすると、トランジスタQ3のコレクタ電流I0とト
ランジスタQ4の動作電流I1との電流比は抵抗R1とR2との
比によって定められる。又、抵抗R1,R2は、トランジス
タQ3とQ4のベース・エミッタ間順方向電圧差で生じる回
路動作点の変動を補償する。すなわち、負帰還としての
作用をもっている。しかし、第１図示の回路構成は抵電
源電圧で作動することが要求される回路装置に用いるこ
とは好ましくない。なぜならば、抵抗R1,R2の挿入によ
って、トランジスタQ1〜Q3が活性領域で作動できるダイ
ナミックレンジが狭くなるからである。
どに用いられている。第１図は、一般的によく用いられ
ている作動増幅器とその負荷電流を生成する電流増幅回
路を示す。トランジスタQ1および同Q2で形成された差動
増幅器の負荷電流I0は電流源トランジスタQ3によって与
えられる。又、トランジスタQ3のコレクタ電流I0は、ト
ランジスタQ4、抵抗R1〜R3および電源電圧VCCによって
定められる。ことでトランジスタQ3と同Q4の大きさをほ
ぼ同じとすると、トランジスタQ3のコレクタ電流I0とト
ランジスタQ4の動作電流I1との電流比は抵抗R1とR2との
比によって定められる。又、抵抗R1,R2は、トランジス
タQ3とQ4のベース・エミッタ間順方向電圧差で生じる回
路動作点の変動を補償する。すなわち、負帰還としての
作用をもっている。しかし、第１図示の回路構成は抵電
源電圧で作動することが要求される回路装置に用いるこ
とは好ましくない。なぜならば、抵抗R1,R2の挿入によ
って、トランジスタQ1〜Q3が活性領域で作動できるダイ
ナミックレンジが狭くなるからである。
第２図は、このような不都合を排除した回路構成を示
す。第１図との相違は、抵抗R1,R2を用いずに、トラン
ジスタQ3,Q4それぞれのエミッタを共に接地（GND）した
ことである。このような回路構成は、比較的低い電源電
圧の使用に好適である。反面不都合な点として、トラン
ジスタQ3と同じQ4のベース・エミッタ間順方向電圧に差
が生じると、トランジスタQ3のコレクタ電流I0とトラン
ジスタQ4の動作電流I1との電流比を精度よく得ることが
できなくなる。しかし、回路装置によっては、さほど電
流比を要せずにその回路動作が正常に作動する電流値だ
け確保できればそれで充分である場合が少なくない。
す。第１図との相違は、抵抗R1,R2を用いずに、トラン
ジスタQ3,Q4それぞれのエミッタを共に接地（GND）した
ことである。このような回路構成は、比較的低い電源電
圧の使用に好適である。反面不都合な点として、トラン
ジスタQ3と同じQ4のベース・エミッタ間順方向電圧に差
が生じると、トランジスタQ3のコレクタ電流I0とトラン
ジスタQ4の動作電流I1との電流比を精度よく得ることが
できなくなる。しかし、回路装置によっては、さほど電
流比を要せずにその回路動作が正常に作動する電流値だ
け確保できればそれで充分である場合が少なくない。
第３図はこのような回路機能をもったICの一例を示す。
ここで第２図と同じ機能を有するものは同一番号を付与
した。このICの中にはトランジスタQ1〜Q8、抵抗R3〜R
10およびコンデンサＣによって構成された発振回路装置
とは別に、回路装置２とその負荷電流を作り出す電流源
トランジスタQ4,Q9及び抵抗R3が構成されている。
ここで第２図と同じ機能を有するものは同一番号を付与
した。このICの中にはトランジスタQ1〜Q8、抵抗R3〜R
10およびコンデンサＣによって構成された発振回路装置
とは別に、回路装置２とその負荷電流を作り出す電流源
トランジスタQ4,Q9及び抵抗R3が構成されている。
第４図は、第３図の回路部３を構成npnトランジスタQ3,
Q4,Q9及び抵抗R3をIC化したときのパターンレイアウト
の一例を示す。なお、電流源トランジスタQ4をアース配
線GNDの近くにかつ、幅広部に隣接させ、トランジスタQ
3,Q9はGNDから離れたものを例示したが、そうしたレイ
アウトは必ずしも当業者が採用する一般的なものではな
い。第３図の回路部３のIC化のレイアウトをあまり配慮
せずに行った場合の不都合な一例を示したものである。
すなわち、トランジスタQ4のエミッタ側の配線抵抗が無
視できる程度に小さくかつ、トランジスタQ3,Q9のエミ
ッタ側に配線抵抗が介在された一例を表している。また
作図上、ダイオード動作を行うトランジスタQ4の近くに
トランジスタQ3,Q9を配置したものを例示したが、実際
は、これらのトランジスタは互いに離れて配置されうる
ことも理解されたい。図中C,B,Eの文字でで示した箇所
はトランジスタのそれぞれコレクタ，ベース，エミッタ
を表示する。トランジスタQ4のコレクタ（Ｃ）とベース
（Ｂ）は共通接続されてダイオードのアノードの機能
を、そのエミッタ（Ｅ）はカソードの機能をそれぞれ有
する。なお、トランジスタQ3,Q4及びQ9などをnpnトラン
ジスタとは逆導電型のpnpトランジスタで構成する場合
は、トランジスタQ4のコレクタ・ベースの共通接続点が
ダイオードのカソード、そのエミッタがアノードの機能
を果たすことになり、npnトランジスタの場合とは極性
が反転する。また、トランジスタQ3、Q4及びQ9がnpnト
ランジスタの場合はそれぞれのエミッタは共に接地され
るが、pnpトランジスタを採用したときは、上記のトラ
ンジスタの各エミッタは電源端子に接続される。そし
て、それらのトランジスタ相互間及びR3との結線は、た
とえばアルミニウム配線INによって行われる。いずれに
しても、この配線INにはその膜厚に応じた配線抵抗値が
存在する。たとえば、その膜厚が１μｍであると、約27
（ｍΩ／口）の層抵抗を有し、配線抵抗値はその長さに
比例することに留意しなければならない。
Q4,Q9及び抵抗R3をIC化したときのパターンレイアウト
の一例を示す。なお、電流源トランジスタQ4をアース配
線GNDの近くにかつ、幅広部に隣接させ、トランジスタQ
3,Q9はGNDから離れたものを例示したが、そうしたレイ
アウトは必ずしも当業者が採用する一般的なものではな
い。第３図の回路部３のIC化のレイアウトをあまり配慮
せずに行った場合の不都合な一例を示したものである。
すなわち、トランジスタQ4のエミッタ側の配線抵抗が無
視できる程度に小さくかつ、トランジスタQ3,Q9のエミ
ッタ側に配線抵抗が介在された一例を表している。また
作図上、ダイオード動作を行うトランジスタQ4の近くに
トランジスタQ3,Q9を配置したものを例示したが、実際
は、これらのトランジスタは互いに離れて配置されうる
ことも理解されたい。図中C,B,Eの文字でで示した箇所
はトランジスタのそれぞれコレクタ，ベース，エミッタ
を表示する。トランジスタQ4のコレクタ（Ｃ）とベース
（Ｂ）は共通接続されてダイオードのアノードの機能
を、そのエミッタ（Ｅ）はカソードの機能をそれぞれ有
する。なお、トランジスタQ3,Q4及びQ9などをnpnトラン
ジスタとは逆導電型のpnpトランジスタで構成する場合
は、トランジスタQ4のコレクタ・ベースの共通接続点が
ダイオードのカソード、そのエミッタがアノードの機能
を果たすことになり、npnトランジスタの場合とは極性
が反転する。また、トランジスタQ3、Q4及びQ9がnpnト
ランジスタの場合はそれぞれのエミッタは共に接地され
るが、pnpトランジスタを採用したときは、上記のトラ
ンジスタの各エミッタは電源端子に接続される。そし
て、それらのトランジスタ相互間及びR3との結線は、た
とえばアルミニウム配線INによって行われる。いずれに
しても、この配線INにはその膜厚に応じた配線抵抗値が
存在する。たとえば、その膜厚が１μｍであると、約27
（ｍΩ／口）の層抵抗を有し、配線抵抗値はその長さに
比例することに留意しなければならない。
第５図は、第４図示のパターンレイアウト図でアルミニ
ウム配線抵抗を含めた等価回路図を示す。第５図より明
らかなように、トランジスタQ3,Q9のエミッタとGND間に
それぞれアルミニウム配線抵抗INによる配線抵抗R30,R
90がそれぞれ介在される。なお、ここでトランジスタQ4
のエミッタからGNDまでの配線抵抗値はきわめて微小で
ありほぼ零とみなした。このような回路構成下において
は、配線抵抗R30,R90が介在されるために、トランジス
タQ3,Q9のベース・エミッタ間に印加される電圧が低下
する。その結果、それぞれのコレクタI0,I2は減少し、
ひいては、電流I0,I2を電流源とする回路装置が作動し
なくなるという不都合が生じた。そしてそのような問題
点は、配線抵抗R30,R90が大きくなるほどに顕著に表れ
る。又、常温では正常に作動していても、温度変化によ
って、配線抵抗値及びトランジスタのベース・エミッタ
間順方向電圧が変化することに加え、これらの変化はそ
れぞれのトランジスタによって異なってくるために、正
常な回路動作が実行できなくなるという不都合が生じ
た。
ウム配線抵抗を含めた等価回路図を示す。第５図より明
らかなように、トランジスタQ3,Q9のエミッタとGND間に
それぞれアルミニウム配線抵抗INによる配線抵抗R30,R
90がそれぞれ介在される。なお、ここでトランジスタQ4
のエミッタからGNDまでの配線抵抗値はきわめて微小で
ありほぼ零とみなした。このような回路構成下において
は、配線抵抗R30,R90が介在されるために、トランジス
タQ3,Q9のベース・エミッタ間に印加される電圧が低下
する。その結果、それぞれのコレクタI0,I2は減少し、
ひいては、電流I0,I2を電流源とする回路装置が作動し
なくなるという不都合が生じた。そしてそのような問題
点は、配線抵抗R30,R90が大きくなるほどに顕著に表れ
る。又、常温では正常に作動していても、温度変化によ
って、配線抵抗値及びトランジスタのベース・エミッタ
間順方向電圧が変化することに加え、これらの変化はそ
れぞれのトランジスタによって異なってくるために、正
常な回路動作が実行できなくなるという不都合が生じ
た。
発明の目的 本発明は上記の不都合を排除した半導体集積回路装置を
提供するものである。
提供するものである。
発明の構成 本発明は上記の目的を達成するために、ダイオード動作
を行う第１のトランジスタと、第１のトランジスタとそ
のベース・エミッタ間が並列にしかも順方向に接続され
かつ、そのコレクタ側より出力電流が取り出される少な
くとも第２のトランジスタとを含み、第１のトランジス
タと第２のトランジスタはほぼ同じ大きさであり、第１
のトランジスタのエミッタは直接第１の内部配線を介し
て共通接続線に結合され、第２のトランジスタのエミッ
タは直接第２の内部配線を介して前記共通接続線に結合
され、前記第１の内部配線でもたらされる抵抗成分が前
記第２の金属内部配線でもたらされる抵抗成分よりも大
きく選ばれていることによって、第２のトランジスタの
出力電流を安定に取り出すことができる。
を行う第１のトランジスタと、第１のトランジスタとそ
のベース・エミッタ間が並列にしかも順方向に接続され
かつ、そのコレクタ側より出力電流が取り出される少な
くとも第２のトランジスタとを含み、第１のトランジス
タと第２のトランジスタはほぼ同じ大きさであり、第１
のトランジスタのエミッタは直接第１の内部配線を介し
て共通接続線に結合され、第２のトランジスタのエミッ
タは直接第２の内部配線を介して前記共通接続線に結合
され、前記第１の内部配線でもたらされる抵抗成分が前
記第２の金属内部配線でもたらされる抵抗成分よりも大
きく選ばれていることによって、第２のトランジスタの
出力電流を安定に取り出すことができる。
実施例の説明 第６図は本発明にかかる実施例ICのパターンレイアウト
図を示す。作図の都合上、トランジスタQ3,Q4およびQ9
を隣接して配置させたものを示した。しかし前にも述べ
たように実際のIC化においては、これらのトランジスタ
は互いに離れて位置されうることを是認しなければなら
ない。第４図に示した従来ICのレイアウトとの相違は、
共通接続線GNDに隣接してトランジスタQ3を配置し、そ
のエミッタとGND間の配線抵抗を無視できるようにした
ことである。又、トランジスタQ4のエミッタとGND間に
配線抵抗R40が介在されるように意図的に配置した。し
かし、トランジスタQ3のエミッタからGND間の配線抵抗
が無視できない場合でも、前記配線抵抗R40に比べて充
分小さければ本発明の目的は充分に達成できる。又、ト
ランジスタQ9が安定して作動するためには、そのエミッ
タGND間に介在される配線抵抗R90はできる得る限り小さ
いことが好ましい。なお、本実施例において、GNDで表
示した箇所は配線抵抗R40およびR90の共通接続線に相当
する。本願発明の技術思想を考慮しない従来のパターン
レイアウトであれば第６図の配置で、トランジスタQ4の
エミッタ（Ｅ）とGND間を最短距離で結ぶことになり、
トランジスタQ4,Q9及びQ3のそれぞれのエミッタ（Ｅ）
を一直線で配線を採用することになろう。本願発明の技
術思想は最短距離による配線を採用しないで、トランジ
スタQ4のエミッタに抵抗成分が介在されるようにパター
ンレイアウトを配慮することにある。なお、配線でもた
らされる抵抗成分はトランジスタのエミッタ側だけでな
くそのベース側にも存在する。例えば、トランジスタQ4
とQ9とのベース間或いは、トランジスタQ4とQ3とのベー
ス間にそれぞれ介在される。したがって、ベース側にも
配線抵抗による電圧降下は生じるものとなる。しかしベ
ース側における電圧降下は金属配線の場合無視できる。
なぜならば、ベース電流は、エミッタ電流の、1/hfe
（電流増幅率）に過ぎない。hfeの値は通常100〜200程
度であるので、ベース電流による電圧降下は同じ配線抵
抗値であれば、エミッタ側の1/200〜1/100となる。
図を示す。作図の都合上、トランジスタQ3,Q4およびQ9
を隣接して配置させたものを示した。しかし前にも述べ
たように実際のIC化においては、これらのトランジスタ
は互いに離れて位置されうることを是認しなければなら
ない。第４図に示した従来ICのレイアウトとの相違は、
共通接続線GNDに隣接してトランジスタQ3を配置し、そ
のエミッタとGND間の配線抵抗を無視できるようにした
ことである。又、トランジスタQ4のエミッタとGND間に
配線抵抗R40が介在されるように意図的に配置した。し
かし、トランジスタQ3のエミッタからGND間の配線抵抗
が無視できない場合でも、前記配線抵抗R40に比べて充
分小さければ本発明の目的は充分に達成できる。又、ト
ランジスタQ9が安定して作動するためには、そのエミッ
タGND間に介在される配線抵抗R90はできる得る限り小さ
いことが好ましい。なお、本実施例において、GNDで表
示した箇所は配線抵抗R40およびR90の共通接続線に相当
する。本願発明の技術思想を考慮しない従来のパターン
レイアウトであれば第６図の配置で、トランジスタQ4の
エミッタ（Ｅ）とGND間を最短距離で結ぶことになり、
トランジスタQ4,Q9及びQ3のそれぞれのエミッタ（Ｅ）
を一直線で配線を採用することになろう。本願発明の技
術思想は最短距離による配線を採用しないで、トランジ
スタQ4のエミッタに抵抗成分が介在されるようにパター
ンレイアウトを配慮することにある。なお、配線でもた
らされる抵抗成分はトランジスタのエミッタ側だけでな
くそのベース側にも存在する。例えば、トランジスタQ4
とQ9とのベース間或いは、トランジスタQ4とQ3とのベー
ス間にそれぞれ介在される。したがって、ベース側にも
配線抵抗による電圧降下は生じるものとなる。しかしベ
ース側における電圧降下は金属配線の場合無視できる。
なぜならば、ベース電流は、エミッタ電流の、1/hfe
（電流増幅率）に過ぎない。hfeの値は通常100〜200程
度であるので、ベース電流による電圧降下は同じ配線抵
抗値であれば、エミッタ側の1/200〜1/100となる。
第７図は第６図示のパターンレイアウトによってもたら
される等価回路図を示す。第７図に示すように、トラン
ジスタQ3のエミッタとGND間の配線抵抗が無視できるた
めほぼ零とみなしたが、トランジスタQ4,Q9のエミッタ
とGNDとの間にはそれぞれ配線抵抗R40,R90が介在される
ものとなる。このような回路構成であれば、トランジス
タQ3のベース・エミッタ間には、トランジスタQ4のそれ
よりもトランジスタQ4に流れる電流I1と配線抵抗R40と
の積、即ち、I1×R40の電圧分がトランジスタQ4に比べ
て余分に印加されるので、トランジスタQ3は順方向に深
くバイアスされる。この結果トタンジスタQ3のコレクタ
電流I0は安定して得られるものとなる。
される等価回路図を示す。第７図に示すように、トラン
ジスタQ3のエミッタとGND間の配線抵抗が無視できるた
めほぼ零とみなしたが、トランジスタQ4,Q9のエミッタ
とGNDとの間にはそれぞれ配線抵抗R40,R90が介在される
ものとなる。このような回路構成であれば、トランジス
タQ3のベース・エミッタ間には、トランジスタQ4のそれ
よりもトランジスタQ4に流れる電流I1と配線抵抗R40と
の積、即ち、I1×R40の電圧分がトランジスタQ4に比べ
て余分に印加されるので、トランジスタQ3は順方向に深
くバイアスされる。この結果トタンジスタQ3のコレクタ
電流I0は安定して得られるものとなる。
トランジスタQ9についても同じことが言える。すなわ
ち、そのエミッタとGND間の配線抵抗R90が配線抵抗R40
よりも小さくなるようにすれば、トランジスタQ9のコレ
クタ電流I2を安定して得ることができる。
ち、そのエミッタとGND間の配線抵抗R90が配線抵抗R40
よりも小さくなるようにすれば、トランジスタQ9のコレ
クタ電流I2を安定して得ることができる。
発明の効果 以上説明したように本発明のICは、電流比をさほど正確
に要求されない電流増幅回路をIC化するに際し、その回
路要素となるトランジスタ、ダイオードおよび抵抗の配
置若しくはこれらの間の配線を工夫するだけでトランジ
スタの出力電流を安定して取り出すことができるのでそ
の利用価値は大きい。
に要求されない電流増幅回路をIC化するに際し、その回
路要素となるトランジスタ、ダイオードおよび抵抗の配
置若しくはこれらの間の配線を工夫するだけでトランジ
スタの出力電流を安定して取り出すことができるのでそ
の利用価値は大きい。
第１図および第２図は従来よく用いられていた差動増幅
器とその電流源を作り出すための電流増幅回路との組合
せ回路装置の要部回路図、第３図は第２図の回路装置を
用いたICの一実施例回路図、第４図は第３図中の回路部
３をIC化したときのパターンレイアウト図、第５図は第
４図の等価回路図、第６図は本発明にかかるICの一実施
例レイアウト図、第７図は第６図の等価回路図、をそれ
ぞれ示す。 １……電源端子、２……回路装置、３……回路部、Q1,Q
2……差動増幅器用トランジスタ、Q3,Q4,Q9……電流源
トランジスタ、R30,R40,R90……配線抵抗、IN……アル
ミニウム配線、GND……接地。
器とその電流源を作り出すための電流増幅回路との組合
せ回路装置の要部回路図、第３図は第２図の回路装置を
用いたICの一実施例回路図、第４図は第３図中の回路部
３をIC化したときのパターンレイアウト図、第５図は第
４図の等価回路図、第６図は本発明にかかるICの一実施
例レイアウト図、第７図は第６図の等価回路図、をそれ
ぞれ示す。 １……電源端子、２……回路装置、３……回路部、Q1,Q
2……差動増幅器用トランジスタ、Q3,Q4,Q9……電流源
トランジスタ、R30,R40,R90……配線抵抗、IN……アル
ミニウム配線、GND……接地。
Claims (1)
- 【請求項１】ダイオード動作を行う第１のトランジスタ
と、第１のトランジスタとそのベース・エミッタ間が並
列にしかも順方向に接続されかつ、そのコレクタ側より
出力電流が取り出される少なくとも第２のトランジスタ
とを含み、第１のトランジスタと第２のトランジスタは
ほぼ同じ大きさであり、第１のトランジスタのエミッタ
は直接第１の内部配線を介して共通接続線に結合され、
第２のトランジスタのエミッタは直接第２の内部配線を
介して前記共通接続線に結合され、前記第１の内部配線
でもたらされる抵抗成分が前記第２の内部配線でもたら
される抵抗成分よりも大きく、第２のトランジスタの前
記出力電流が第１のトランジスタの電流よりも大きいこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58218266A JPH0697724B2 (ja) | 1983-11-18 | 1983-11-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58218266A JPH0697724B2 (ja) | 1983-11-18 | 1983-11-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60109912A JPS60109912A (ja) | 1985-06-15 |
| JPH0697724B2 true JPH0697724B2 (ja) | 1994-11-30 |
Family
ID=16717174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58218266A Expired - Lifetime JPH0697724B2 (ja) | 1983-11-18 | 1983-11-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697724B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4825459A (ja) * | 1971-08-02 | 1973-04-03 |
-
1983
- 1983-11-18 JP JP58218266A patent/JPH0697724B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60109912A (ja) | 1985-06-15 |
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