JP2006078204A - 電流検出回路 - Google Patents

Abstract

【課題】 電流検出用抵抗に流れる両方向の電流を高精度に検出する。
【解決手段】 レベルシフト回路１５において、定電流回路２１から出力される電流Ｉ０は、トランジスタＱ１１とＱ１３のエミッタの電位差ΔＶに応じてトランジスタＱ１１とＱ１３に配分される。配分された電流は、カレントミラー回路１９、２０によりトランジスタＱ１２、Ｑ１４に流れ、抵抗Ｒ１７、Ｒ１８の電圧降下に応じてノードＮａ、Ｎｂの電位が定まる。トランジスタＱ１１〜Ｑ１４の各端子は負になる場合があるが、当該集積回路はトレンチ絶縁分離構造を有しているため、素子内の寄生トランジスタを通して電流が流れることはない。
【選択図】 図１

Description

本発明は、半導体集積回路として構成され、電流検出用抵抗の端子間電圧に基づいて当該電流検出用抵抗に流れる電流を検出する電流検出回路に関する。

非特許文献１には、汎用オペアンプの等価回路が示されている。また、図４には、この種のオペアンプを用いた電流検出回路の回路構成が示されている。この電流検出回路１は、モータ等に流れる電流を検出する手段としてローサイド側の駆動回路にシャント抵抗Ｒ１を設け、そのシャント抵抗Ｒ１に生じる端子間電圧を端子２、３を介してオペアンプ４で増幅することにより電流検出を行うものである。

オペアンプ４は、抵抗Ｒ３〜Ｒ６およびバイアス電圧源５とともに周知の差動増幅回路を形成しており、Ｒ３＝Ｒ５、Ｒ４＝Ｒ６の設定の下ではシャント抵抗Ｒ１の端子間電圧をＲ４／Ｒ３（＝Ｒ６／Ｒ５）倍に増幅して出力するようになっている。また、検出電流が大きいためにシャント抵抗Ｒ１の抵抗値が小さく設定されている場合には、シャント抵抗Ｒ１とグランドとの間の配線抵抗Ｒ２がシャント抵抗Ｒ１と同程度またはそれ以上の抵抗値となる場合がある。
「μＰＣ４５１，３２４データ・シート」、資料番号Ｇ１０５２２ＪＪ８Ｖ０ＤＳ００、ＮＥＣエレクトロニクス株式会社、２００４年３月、ｐ．２

シャント抵抗Ｒ１に力行電流Ｉａが流れる場合には、端子２、３の電位が正になるため、オペアンプ４の反転入力端子、非反転入力端子の電圧も正になり、電流検出回路１は正常に動作する。これに対し、シャント抵抗Ｒ１に回生電流Ｉｂが流れる場合には、シャント抵抗Ｒ１と配線抵抗Ｒ２により端子２、３の電位がともに負になる。上記汎用のオペアンプ４は、図５に示すジャンクション分離構造を有しているため、オペアンプ４の差動入力トランジスタに負の電圧が印加されると、素子内のｐｎ接合および寄生トランジスタを通して図中矢印で示す向きに電流が流れ、正常な増幅作用ができなくなる。

そこで、オペアンプ４の反転入力端子、非反転入力端子の電圧が負にならないように、増幅率を犠牲にしても、抵抗Ｒ４、Ｒ６の抵抗値に対して抵抗Ｒ３、Ｒ５の抵抗値を相対的に高める設計が行われる（一例として、Ｒ３＝Ｒ４、Ｒ５＝Ｒ６）。しかしながら、増幅回路を多段に接続して増幅率を高める場合、オフセット電圧による出力電圧誤差を低減するためには初段の増幅回路を高増幅率に設定する必要があり、オペアンプ４への適正な入力電圧範囲を確保しつつ高い増幅率を得ることができなかった。

本発明は上記事情に鑑みてなされたもので、その目的は、電流検出用抵抗に流れる両方向の電流を高精度に検出できる電流検出回路を提供することにある。

請求項１に記載した手段によれば、電流検出用抵抗の端子間電圧をレベルシフト回路を介してオペアンプに入力することにより、電流検出用抵抗に流れる電流の向きにかかわらず、オペアンプの反転入力端子と非反転入力端子の電圧が負になることを防止している。レベルシフト回路には負の電圧が印加される場合があるため、少なくともレベルシフト回路にはトレンチ絶縁分離構造を採用することが必要となる。

レベルシフト回路において、電流供給回路は、第１のカレントミラー回路を構成する第１のトランジスタと第２のカレントミラー回路を構成する第３のトランジスタにコレクタ電流を供給している。電流検出用抵抗の各一端子は、それぞれ直接または抵抗を介して、第１のカレントミラー回路を構成する第１、第２のトランジスタのエミッタ、第２のカレントミラー回路を構成する第３、第４のトランジスタのエミッタに接続されているため、電流検出用抵抗の端子間電圧に応じて、第１のトランジスタに流れる電流と第３のトランジスタに流れる電流の配分が変化する。

第１、第２のカレントミラー回路により、上記配分された電流に応じた電流が第１、第２の抵抗に流れる。その結果、第２および第４のトランジスタのコレクタ電圧は、電流検出用抵抗の各一端子の電圧を正方向にレベルシフトした電圧となり、その差動電圧がオペアンプの入力端子に印加される。これにより、電流検出用抵抗に流れる電流の向きにかかわらず、オペアンプの入力端子には正の電圧が印加されるようになり、オペアンプを用いて構成した増幅回路の増幅率を高く設定することが可能となる。また、増幅回路を多段に接続して増幅率を高める場合において、各増幅回路が有するオフセット電圧に起因する出力電圧誤差を低減することができる。

請求項２に記載した手段によれば、レベルシフト回路において、電流検出用抵抗の各一端子からオペアンプの反転入力端子、非反転入力端子に至る回路が同特性に構成されているので、電流検出用抵抗に流れる電流とオペアンプへの差動入力電圧との関係が、電流検出用抵抗に流れる電流の向きにかかわらず一定（つまり正負の電流について対称的）となる。

請求項３に記載した手段によれば、電流供給回路を定電流回路としたので、レベルシフト回路のバイアス状態、例えば電流検出用抵抗の端子間電圧がゼロの場合におけるオペアンプの反転入力端子、非反転入力端子の電圧を一定の状態に定めることができる。

請求項４に記載した手段によれば、電源線と第１および第２の抵抗との間に定電圧回路が接続されているので、オペアンプにおいて電源線と入力端子との間で動作上必要となる電圧を確保することができ、オペアンプを好ましいバイアス状態の下で動作させることができる。

請求項５に記載した手段によれば、レベルシフト回路とオペアンプは、全体として電流検出用抵抗の端子間電圧に対する差動増幅回路を構成しているので、電流検出用抵抗に対して直列に配線抵抗が存在する場合またはコモンモードノイズが侵入した場合であっても、電流検出用抵抗に流れる電流を増幅して高精度の電流検出をすることができる。

請求項６に記載した手段によれば、複数の増幅回路を縦続接続した場合に、上記レベルシフト回路を備えた差動増幅回路を初段に設け、その増幅率を後段の増幅回路の増幅率よりも高く設定することができるので、各増幅回路のオフセット誤差の影響を低減することができ、高精度の電流検出が可能となる。

以下、本発明の一実施形態について図１ないし図３を参照しながら説明する。
図１は、トレンチ絶縁分離工程により製造された半導体集積回路装置の中の電流検出回路の構成を示している。この電流検出回路１１は、例えば電動パワーステアリング装置のモータを駆動する三相ブリッジ駆動回路内においてローサイド側（グランド側）に設けられたシャント抵抗Ｒ１１（電流検出用抵抗に相当）に流れる電流を検出するものである。

シャント抵抗Ｒ１１には、モータの力行時および回生時において、それぞれ図示方向の電流ＩａおよびＩｂが流れる。一般に、シャント抵抗Ｒ１１とグランドとの間には配線抵抗Ｒ１２も介在している。電流検出回路１１は、端子１２、１３を介してシャント抵抗Ｒ１１の各一端子の電圧を入力し、シャント抵抗Ｒ１１に流れる電流に比例した電圧を端子１４から出力するようになっている。

電流検出回路１１は、レベルシフト回路１５、オペアンプ１６、抵抗Ｒ１３〜Ｒ１６およびバイアス電圧源１７からなる差動増幅回路の構成を備えており、電源１８から一定の電源電圧Ｖccの供給を受けて動作するようになっている。ここでは、レベルシフト回路１５とオペアンプ１６を独立した回路として示しているが、レベルシフト回路１５を内蔵したオペアンプ１６として捉えてもよい。

レベルシフト回路１５は、トランジスタＱ１１、Ｑ１２からなるカレントミラー回路１９（第１のカレントミラー回路に相当）とトランジスタＱ１３、Ｑ１４からなるカレントミラー回路２０（第２のカレントミラー回路に相当）を備えている。トランジスタＱ１１〜Ｑ１４（第１〜第４のトランジスタに相当）のベースは共通に接続されており、共通に接続されたトランジスタＱ１１、Ｑ１３のベース、コレクタと電源電圧Ｖccが印加される電源線２２との間には、定電流回路２１（電流供給回路に相当）が接続されている。

トランジスタＱ１２のコレクタおよびトランジスタＱ１４のコレクタは、それぞれレベルシフト回路１５の出力ノードＮａおよびＮｂであって、それぞれ抵抗Ｒ１７（第１の抵抗に相当）とダイオードＤ１２、Ｄ１１および抵抗Ｒ１８（第２の抵抗に相当）とダイオードＤ１２、Ｄ１１を介して電源線２２に接続されている。ここで、抵抗Ｒ１７とＲ１８の抵抗値は等しく設定されている。また、ダイオードＤ１１、Ｄ１２（定電圧回路に相当）は、レベルシフト回路１５のバイアスレベルを調整するために付加されている。

トランジスタＱ１１、Ｑ１２のエミッタおよびトランジスタＱ１３、Ｑ１４のエミッタはレベルシフト回路１５の入力ノードであって、それぞれ抵抗Ｒ１３およびＲ１５を介して端子１２および１３に接続されている。また、トランジスタＱ１１、Ｑ１２のエミッタとオペアンプ１６の出力端子１４との間には抵抗Ｒ１４が接続されており、トランジスタＱ１３、Ｑ１４のエミッタとバイアス電圧源１７の正側端子との間には抵抗Ｒ１６が接続されている。

オペアンプ１６は、差動増幅回路と出力回路とからなる周知の回路構成を備えている。すなわち、ＰＮＰ形の差動入力用トランジスタＱ１５、Ｑ１６と電源線２２との間には定電流回路２５が接続されており、これらトランジスタＱ１５、Ｑ１６と電源（グランド）線２３との間には、トランジスタＱ１７、Ｑ１８からなる能動負荷２４が接続されている。トランジスタＱ１５、Ｑ１６の各ベースは、それぞれオペアンプの反転入力端子、非反転入力端子であってノードＮａ、Ｎｂに接続されている。この差動増幅回路の後段には、トランジスタＱ２０、Ｑ２１、Ｑ２２、抵抗Ｒ１９および定電流回路２７、２８からなる出力回路が接続されている。さらに、電源線２２と２３との間には、定電流回路２６とトランジスタＱ１９とからなるベース電流補償回路が接続されている。

図２は、トレンチ絶縁分離工程により製造されたトランジスタの構造を示している。ＳＯＩ(Silicon On Insulator)基板において埋め込み酸化膜２９に達する溝３０を形成し、その溝３０に酸化膜を形成した後ポリシリコン３１を埋め込むことによりトランジスタの素子形成領域が形成されている。そして、埋め込み酸化膜２９の上にｎ＋シリコン層３２を形成し、さらにｎ−シリコン層３３を形成し、そのｎ−シリコン層３３内にｎ＋のコレクタ領域３４を形成するとともに、ｎ−シリコン層３３の表層部にベース領域３５とベースコンタクト領域３６およびエミッタ領域３７を形成することによりトランジスタが構成されている。

次に、本実施形態の作用について図３も参照しながら説明する。
レベルシフト回路１５において、トランジスタＱ１１とＱ１３のベース、コレクタは共通に接続されているため、定電流回路２１から出力される電流Ｉ０は、トランジスタＱ１１とＱ１３のエミッタの電位差ΔＶに応じてトランジスタＱ１１とＱ１３に配分される。トランジスタＱ１１のコレクタ電流Ｉc(Q11)とＱ１３のコレクタ電流Ｉc(Q13)の比は、以下の（１）式のようになる。
Ｉc(Q11)／Ｉc(Q13)＝ｅｘｐ（ΔＶ／ＶＴ） …（１）
ここで、ＶＴ：熱電圧

トランジスタＱ１１〜Ｑ１４は同特性となるように形成されているため、トランジスタＱ１１のコレクタ電流Ｉc(Q11)とトランジスタＱ１２のコレクタ電流Ｉc(Q12)は等しく、トランジスタＱ１３のコレクタ電流Ｉc(Q13)とトランジスタＱ１４のコレクタ電流Ｉc(Q14)も等しくなる。また、上述したように抵抗Ｒ１７と抵抗Ｒ１８の抵抗値は等しい（抵抗値＝Ｒ）ので、ノードＮａとＮｂの電位差ΔＶ(Na-Nb)すなわちオペアンプへの差動入力電圧は、次の（２）式のようになる。
ΔＶ(Na-Nb) ＝Ｒ１７・Ｉc(Q11)−Ｒ１８・Ｉc(Q13)
＝Ｒ・ΔＩc …（２）

この電流検出回路１１は全体として差動増幅回路を構成しており、以下の（３）式の条件の下での増幅率Ｇは（４）式のようになる。この場合、いわゆるイマジナリショートによりトランジスタＱ１１、Ｑ１２のエミッタ電位とトランジスタＱ１３、Ｑ１４のエミッタ電位とが等しくなる。
Ｒ１３＝Ｒ１５、Ｒ１４＝Ｒ１６ …（３）
Ｇ＝Ｒ１４／Ｒ１３＝Ｒ１６／Ｒ１５ …（４）

ここで、増幅率Ｇを高めると、（４）式に示した関係から抵抗Ｒ１３、Ｒ１５の電圧降下が小さくなり、レベルシフト回路１５には、端子１２、１３の電圧がほぼそのまま入力される。従って、シャント抵抗Ｒ１１と配線抵抗Ｒ１２に回生電流Ｉｂが流れると、端子１２、１３の電圧ひいてはトランジスタＱ１１〜Ｑ１４の各端子電圧が負になる。しかし、本実施形態の電流検出回路１１はトレンチ絶縁分離構造を有しているため、素子内の寄生トランジスタを通して電流が流れることはなく、正常なレベルシフト動作が行われる。

そして、定電流回路２１の出力電流値Ｉ０と抵抗Ｒ１７、Ｒ１８の抵抗値Ｒとを適切な値に設定するとともに、ダイオードＤ１１、Ｄ１２を付加することにより、ノードＮａ、Ｎｂに（５）式に示す適当なバイアス電圧ＶBIASを与えることができる。
ＶBIAS＝Ｖcc−２・ＶＦ−Ｒ・（Ｉ０／２） …（５）
ここで、ＶＦ：ｐｎ接合の順方向電圧

具体的には、シャント抵抗Ｒ１１と配線抵抗Ｒ１２に流れる正負の最大電流範囲内において、ノードＮａ、Ｎｂの電圧が、グランド電圧（０Ｖ）よりも高く、且つ、（電源電圧Ｖcc−定電流回路２５の動作に必要な電圧−トランジスタＱ１５、Ｑ１６のベース・エミッタ間電圧ＶＦ）よりも低い電圧となるように設定される。その結果、オペアンプ１６を正常に動作させながら、電流検出回路１１の差動増幅回路を高い増幅率Ｇで動作させることができる。

ところで、シャント抵抗Ｒ１１の端子間電圧Ｖinが小さい場合には、電流検出回路１１の後段にさらに増幅回路を縦続接続して増幅率を高める場合がある。図３（ａ）は、電流検出回路１１を単独で用いた場合を示しており、図３（ｂ）は、電流検出回路１１の後段に増幅回路３８を設けた場合を示している。図３（ｂ）の場合、増幅回路３８の増幅率をＨ、電流検出回路１１と増幅回路３８のオフセット電圧をそれぞれＶoffset1、Ｖoffset2とすれば、全体の入出力特性は（６）式により表すことができる。
Ｖout ＝Ｇ・Ｈ・Ｖin＋Ｇ・Ｈ・Ｖoffset1＋Ｈ・Ｖoffset2 …（６）

この（６）式から分かるように、全体として高い増幅率を確保しつつオフセット誤差を低減するためには、初段である電流検出回路１１の増幅率Ｇを高め、後段の増幅回路３８の増幅率Ｈを小さく設定することが必要である。本実施形態では上述したように電流検出回路１１の増幅率Ｇを高めることができるので、多段増幅回路を構成する際に出力電圧Ｖoutに現れるオフセット誤差を低減することができる。

以上説明したように、本実施形態の電流検出回路１１は、トレンチ絶縁分離工程により製造され、シャント抵抗Ｒ１１の端子電圧をレベルシフト回路１５によって適当なレベルに変換した後にオペアンプ１６に入力しているため、シャント抵抗Ｒ１１に流れる電流の向きと大きさにかかわらずオペアンプ１６を正常に動作させることができる。そして、後段に増幅回路を縦続接続する場合であっても、初段の電流検出回路１１の増幅率Ｇを高く設定することができるので、増幅回路全体のオフセット誤差を低減することができ、高精度の電流検出を行うことができる。

レベルシフト回路１５は、端子１２からオペアンプ１６の反転入力端子に至る回路と端子１３からオペアンプ１６の非反転入力端子に至る回路とが同特性に構成されているので、シャント抵抗Ｒ１１に流れる電流とオペアンプ１６への差動入力電圧との関係が、シャント抵抗Ｒ１１に流れる電流の向きにかかわらず一定つまり正負の電流について対称性を持つ。

なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
レベルシフト回路１５を構成する各素子の設定値は、上記実施形態における設定値に限られない。少なくとも、「端子１２の電圧＝端子１３の電圧」の関係が成立している場合に「ノードＮａの電圧＝ノードＮｂの電圧」が成立し、「端子１２の電圧＞端子１３の電圧」の関係が成立している場合に「ノードＮａの電圧＞ノードＮｂの電圧」が成立し、「端子１２の電圧＜端子１３の電圧」の関係が成立している場合に「ノードＮａの電圧＜ノードＮｂの電圧」が成立する特性を有していればよい。
ダイオードＤ１１、Ｄ１２は必ずしも必要ではなく、バイアスレベルを設定する上で適宜設ければよい。

本発明の一実施形態を示す電流検出回路の構成図 トレンチ絶縁分離によるトランジスタの構造を模式的に示す図 （ａ）は電流検出回路を単独で用いる場合の概略的な構成図、（ｂ）は電流検出回路の後段に他の増幅回路を接続する場合の概略的な構成図である。 従来技術を示す電流検出回路の概略的な構成図 ジャンクション分離によるトランジスタの構造を模式的に示す図

符号の説明

１１は電流検出回路、１２、１３は端子、１５はレベルシフト回路、１６はオペアンプ、１９、２０はカレントミラー回路（第１、第２のカレントミラー回路）、２１は定電流回路（電流供給回路）、２２は電源線、Ｑ１１〜Ｑ１４はトランジスタ（第１〜第４のトランジスタ）、Ｄ１１、Ｄ１２はダイオード（定電圧回路）、Ｒ１１は抵抗（電流検出用抵抗）、Ｒ１７、Ｒ１８は抵抗（第１、第２の抵抗）である。

Claims (6)

1. 半導体集積回路として構成され、電流検出用抵抗の端子間電圧に基づいて当該電流検出用抵抗に流れる電流を検出する電流検出回路において、
   トレンチ絶縁分離構造を備え前記電流検出用抵抗の端子間電圧を入力とするレベルシフト回路と、そのレベルシフト回路の出力電圧を増幅するオペアンプとから構成され、
   前記レベルシフト回路は、
   ベースが共通に接続された第１ないし第４のトランジスタのうち第１および第２のトランジスタからなる第１のカレントミラー回路および第３および第４のトランジスタからなる第２のカレントミラー回路と、
   共通に接続された前記第１および第３のトランジスタのコレクタに電流を供給する電流供給回路と、
   電源線と前記第２および第４のトランジスタの各コレクタとの間にそれぞれ接続された第１および第２の抵抗とを備え、
   共通に接続された前記第１および第２のトランジスタのエミッタと、共通に接続された前記第３および第４のトランジスタのエミッタに、それぞれ前記電流検出用抵抗の各一端子の電圧が印加されるように構成されるとともに、前記第２および第４のトランジスタの各コレクタ電圧が前記オペアンプの差動入力電圧となるように構成されていることを特徴とする電流検出回路。
2. 前記第１ないし第４のトランジスタは同特性を有するように形成され、前記第１および第２の抵抗は同一抵抗値となるように形成されていることを特徴とする請求項１記載の電流検出回路。
3. 前記電流供給回路は、定電流回路であることを特徴とする請求項１または２記載の電流検出回路。
4. 前記オペアンプは、前記電源線から動作用電源の供給を受けるように構成され、
   前記電源線と前記第１および第２の抵抗との間に定電圧回路が接続されていることを特徴とする請求項１ないし３の何れかに記載の電流検出回路。
5. 前記レベルシフト回路とオペアンプは、全体として、前記電流検出用抵抗の端子間電圧に対する差動増幅回路を構成していることを特徴とする請求項１ないし４の何れかに記載の電流検出回路。
6. 前記差動増幅回路の後段にさらに増幅回路を備え、
   前記差動増幅回路の増幅率が前記後段の増幅回路の増幅率よりも大きく設定されていることを特徴とする請求項５記載の電流検出回路。
   
   

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